JPH0945930A

JPH0945930A - 薄膜トランジスタ及びその製造方法

Info

Publication number: JPH0945930A
Application number: JP21271695A
Authority: JP
Inventors: Hisao Hayashi; 久雄林; Masahiro Fujino; 昌宏藤野; Masaru Yamazaki; 勝山崎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-07-28
Filing date: 1995-07-28
Publication date: 1997-02-14

Abstract

(57)【要約】【課題】薄膜トランジスタのオフ電流を抑制する一方
十分なオン電流を確保する。【解決手段】薄膜トランジスタは半導体薄膜１と所定
のパタンを有するゲート電極２と両者の間に介在するゲ
ート絶縁膜３とを重ねた積層構造を有する。半導体薄膜
１にはチャネル領域４、高濃度不純物領域５及び低濃度
不純物領域６が設けられている。半導体薄膜１はゲート
電極２のパタン内に包含される内側部ＩＮとパタン外に
位置する外側部ＯＵＴとを有している。チャネル領域４
は内側部ＩＮに形成され、高濃度不純物領域５は外側部
ＯＵＴに形成される。低濃度不純物領域６はチャネル領
域４と高濃度不純物領域５の間に位置し、且つ少なくと
も一部は内側部ＩＮに包含されている。ゲート電位で低
濃度不純物領域６を変調させる様にしてオン電流を下げ
ない様している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜半導体装置に集
積形成される薄膜トランジスタ及びその製造方法に関す
る。より詳しくは、薄膜トランジスタのオフ電流を抑制
し且つ十分なオン電流を確保する為の構造並びに製法に
関する。

【０００２】

【従来の技術】近年、電子機器の小型・薄型化の為に大
面積集積回路の研究が盛んになっている。例えば、アク
ティブマトリクス液晶テレビ、密着型ラインセンサ、サ
ーマルプリンタヘッド等の素子が開発されている。これ
らの素子開発には、多結晶シリコン等の半導体薄膜を活
性層として用いる薄膜トランジスタが最適であると考え
られている。多結晶シリコン薄膜中に素子を作成する為
に種々の改善が試みられている。一般には、小粒径シリ
コンの集合体であると考えられている多結晶膜には、多
数の未結合手が存在しており、この為に電気特性が単結
晶シリコントランジスタと比較して劣っている。多結晶
シリコン薄膜をＭＯＳトランジスタの活性層に用いる
と、ドレイン接合の耐圧が低く、また接合漏れ電流（オ
フ電流）が大きいという欠点が指摘されている。ドレイ
ン接合において、弱電界ではＳｉ／ＳｉＯ₂界面でのリ
ーク電流、２×１０⁵Ｖ／cmを超える強電界ではトンネ
ル電流が支配的である。

【０００３】

【発明が解決しようとする課題】薄膜トランジスタの高
耐圧化や漏れ電流の低減の為に、オフセットゲート構造
が提案されている。薄膜トランジスタは多結晶シリコン
からなる半導体薄膜と、所定のパタンを有するゲート電
極と、両者の間に介在するゲート絶縁膜とを重ねた積層
構造を有する。オフセットゲート構造では半導体薄膜に
チャネル領域、高濃度不純物領域及び低濃度不純物領域
が形成されている。高濃度不純物領域はチャネル領域の
両側に位置しソース領域及びドレイン領域として機能す
る。低濃度不純物領域はチャネル領域とドレイン領域と
の間及び／又はチャネル領域とソース領域との間に介在
し、所謂ＬＤＤ領域（ＬｉｇｈｔｌｙＤｏｐｅｄＤ
ｒａｉｎ）と呼ばれている。しかしながら、このＬＤＤ
領域を設けると漏れ電流を顕著に抑制できるものの、逆
に駆動電流（オン電流）が低下してしまう。従来のＬＤ
Ｄ領域はゲート電極の外側にあり、ゲート電位による変
調を受けない為にその分オン電流が低下する。特に、ソ
ース領域側にこのＬＤＤ領域を設けるとオン電流が大幅
に下がってしまう。かかる従来の技術の解決すべき課題
は、例えば電子情報通信学会論文誌Ｃ−II Vol. Ｊ
７３−Ｃ−II No．４ｐｐ．２７７−２８３１９９
０年４月「多結晶シリコンＭＯＳＦＥＴにおけるドレイ
ン接合の設計」に記載されている。

【０００４】

【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち、本発明にか
かる薄膜トランジスタは基本的に、半導体薄膜と、所定
のパタンを有するゲート電極と、両者の間に介在するゲ
ート絶縁膜とを有する。該半導体薄膜にチャネル領域、
高濃度不純物領域及び低濃度不純物領域が設けられてい
る。この半導体薄膜は該ゲート電極のパタン内に包含さ
れる内側部とパタン外に位置する外側部とに分かれてい
る。前記チャネル部は該内側部に形成され、前記高濃度
不純物領域は該外側部に形成されている。特徴事項とし
て、前記低濃度不純物領域は該チャネル領域と該高濃度
不純物領域の間に位置し且つ少なくとも一部は該内側部
に包含されている。好ましくは、前記低濃度不純物領域
は、不純物濃度が１０¹⁶〜１０¹⁸個／cm³である。又、
前記低濃度不純物領域は不純物濃度がチャネル領域から
高濃度不純物領域に向う水平方向に沿って勾配を有する
ものであっても良い。あるいは、前記低濃度不純物領域
は不純物濃度が半導体薄膜の深さ方向に沿って勾配を有
するものであっても良い。又好ましくは、前記高濃度不
純物領域はチャネル領域の両側に位置し、前記低濃度不
純物領域は少なくとも一方の高濃度不純物領域とチャネ
ル領域との間に設ける。

【０００５】本発明の他の側面では、薄膜トランジスタ
は以下の工程により製造される。先ず絶縁基板上に所定
のパタンのゲート電極を形成する第１工程を行なう。次
に該ゲート電極の上にゲート絶縁膜を形成する第２工程
を行なう。続いて該ゲート絶縁膜の上に半導体薄膜を形
成する第３工程を行なう。さらに該ゲート電極のパタン
より内側に入るパタンで第１不純物阻止膜を該半導体薄
膜の上に形成する。この後該第１不純物阻止膜をマスク
として不純物を低濃度で該半導体薄膜にドーピングする
第５工程を行なう。さらに該第１不純物阻止膜のパタン
を包含し且つそれよりも大面積のパタンで第２不純物阻
止膜を形成する第６工程を行なう。最後に、該第２不純
物阻止膜をマスクとして不純物を高濃度で該半導体薄膜
にドーピングする第７工程を行なう。好ましくは、前記
第４工程は該ゲート電極をマスクとして透明な絶縁基板
の裏面からオーバ露光を行ない、該絶縁基板の表面に第
１不純物阻止膜のパタンを設定する裏面露光処理を含
む。又好ましくは、前記第６工程は該ゲート電極をマス
クとして透明な絶縁膜の裏面から露光を行ない、該絶縁
基板の表面に第２不純物阻止膜のパタンを設定する裏面
露光処理を含む。又、前記第５工程は不純物のイオンを
電界加速して該半導体薄膜中にドーピングする。同様
に、前記第７工程は不純物のイオンを電界加速して該半
導体薄膜にドーピングする。あるいは、前記第７工程は
不純物を高濃度で含有するドープトシリコンを該半導体
薄膜に重ねて成膜し、レーザ光を照射して不純物のドー
ピングを行なっても良い。さらに好ましくは、前記第４
工程は熱変形可能なフォトレジストを用いて第１不純物
阻止膜を形成し、前記第６工程は該フォトレジストをリ
フロー加熱して第１不純物阻止膜のパタンを拡大化し第
２不純物阻止膜に転換する方法であっても良い。

【０００６】本発明は表示用薄膜半導体装置を包含して
いる。この表示用薄膜半導体装置は画素電極と、これを
スイッチング駆動する薄膜トランジスタと、該薄膜トラ
ンジスタを駆動する駆動回路に含まれる薄膜トランジス
タとが同一基板に集積形成されている。少なくとも駆動
回路に含まれる薄膜トランジスタは半導体薄膜と、所定
のパタンを有するゲート電極と、両者の間に介在するゲ
ート絶縁膜とを重ねた積層構造を有し、該半導体薄膜に
チャネル領域、高濃度不純物領域及び低濃度不純物領域
を設けている。前記半導体薄膜は該ゲート電極のパタン
内に包含される内側部とパタン外に位置する外側部とに
分かれている。前記チャネル部は該内側部に形成され、
前記高濃度不純物領域は該外側部に形成される。特徴事
項として、前記低濃度不純物領域は該チャネル領域と該
高濃度不純物領域の間に位置し、且つ少なくとも一部は
該内側部に包含される。

【０００７】多結晶シリコン等の半導体薄膜を活性層と
する薄膜トランジスタではオフ電流（リーク電流）の抑
制が重要であり、ＬＤＤ構造が採用されている。しかし
ながら、チャネル領域と高濃度不純物領域との間に低濃
度不純物領域（ＬＤＤ領域）を介在させたＬＤＤ構造を
採用するとオン電流（駆動電流）が低下する。この点に
鑑み、本発明はオン電流を低下させずオフ電流を抑制す
る新規なＬＤＤ構造を実現している。従来のＬＤＤ構造
ではＬＤＤ領域がゲートパタンよりも外側部にあり、ゲ
ート電位による変調を受けない為その分駆動電流が下が
る。特に、ソース領域側にこのＬＤＤ領域があると大き
く下がってしまう。そこで、本発明ではこのＬＤＤ領域
をゲートパタンの内側部に配置し、ゲート電位で変調さ
せる様にしてオン電流を下げない様にする。

【０００８】

【発明の実施の形態】以下、図１を参照して最良な発明
の実施形態を説明する。（Ａ）は本発明にかかる薄膜ト
ランジスタの基本的な断面構造を表わしており、ボトム
ゲート型である。図示する様に、薄膜トランジスタは多
結晶シリコン等からなる半導体薄膜１と、所定のパタン
を有するゲート電極２と、両者の間に介在するゲート絶
縁膜３とを重ねた積層構造を有する。本例では半導体薄
膜１の下側にゲート電極２が配置しておりボトムゲート
型となっている。半導体薄膜１にはチャネル領域（ｉ
（イントリンシック）領域）４と、高濃度不純物領域
（Ｎ＋＋領域）５と、低濃度不純物領域（Ｎ領域）６と
が設けられている。高濃度不純物領域５はチャネル領域
４の両側に位置し、夫々ソース領域Ｓ及びドレイン領域
Ｄとして機能する。一方、低濃度不純物領域６はＬＤＤ
領域となり、少なくとも一方の高濃度不純物領域５とチ
ャネル領域４との間に介在する。本例では、ＬＤＤ領域
６はチャネル領域４とドレイン領域Ｄとの間及びチャネ
ル領域４とソース領域Ｓとの間に設けられている。

【０００９】半導体薄膜１はアイランド状にパタニング
されており、ゲート電極２のパタン内に包含される内側
部ＩＮとパタン外に位置する外側部ＯＵＴとに分かれて
いる。チャネル領域４は内側部ＩＮに形成される一方、
高濃度不純物領域５は外側部ＯＵＴに形成されている。
特徴事項として、低濃度不純物領域６はチャネル領域４
と高濃度不純物領域５の間に位置し且つ少なくとも一部
は内側部ＩＮに包含されている。なお、図示の例では低
濃度不純物領域６は全て内側部ＩＮに包含されている。
好ましくは、低濃度不純物領域６はその不純物濃度が１
０¹⁶〜１０¹⁸個／cm³に設定されている。又、低濃度不
純物領域６はその不純物濃度がチャネル領域４から高濃
度不純物領域５に向う水平方向に沿って勾配を有するも
のであっても良い。ＬＤＤ領域にドレイン方向又はソー
ス方向に向って濃度分布を付ける事で、ＬＤＤ領域の幅
を実効的に狭くできより多くのオン電流を確保できる。
あるいは、ＬＤＤ領域の不純物濃度が半導体薄膜１の深
さ方向に沿って勾配を有する様にしても同様の効果が得
られる。なお、上述した構造を有する薄膜トランジスタ
は絶縁基板７の上に形成されると共に、パシベーション
膜８により被覆されている。このパシベーション膜８に
はソース領域Ｓ及びドレイン領域Ｄに連通するコンタク
トホールが開口している。パシベーション膜８の上には
配線９がパタニング形成されており、コンタクトホール
を介してソース領域Ｓ及びドレイン領域Ｄに電気接続し
ている。

【００１０】ところで、ドレイン耐圧を測定する場合、
ソース領域Ｓ及びゲート電極２を接地電位に近い状態に
保持すると共に、ドレイン領域Ｄに正電位（Ｎチャネル
トランジスタの場合）を印加する。この時、チャネル領
域４とドレイン領域Ｄの接合部では強い蓄積層（アキュ
ミレーション層）が形成される。この為、接合部には強
い横方向電界が発生し、ブレイクダウンの原因となる。
この横方向電界を弱める為にＬＤＤ領域６が介在してい
る。従来、このＬＤＤ領域６をゲート電極２のパタンの
内側部ＩＮに設けても、ゲート電位によって変調を受け
る為意味をなさないと考えられていた。しかしながら、
詳しく計算するとＬＤＤ領域６の不純物濃度を適切な範
囲に設定すると、ゲート電位で変調されてもＬＤＤ機能
を有する事が判明した。この現象を積極的に利用してゲ
ート電位で変調させる様にしてオン電流を下げない様に
すると共に、オフ電流を抑制している。

【００１１】（Ｂ）はトップゲート型の薄膜トランジス
タを表わしており、本発明はボトムゲート型とトップゲ
ート型とを問わず適用可能である。なお、（Ａ）に示し
たボトムゲート型の薄膜トランジスタと対応する部分に
は対応する参照番号を付して理解を容易にしている。図
示する様に、トップゲート型では半導体薄膜１の上にゲ
ート絶縁膜３を介してゲート電極２がパタニング形成さ
れている。チャネル領域４はゲート電極２のパタンの内
側部ＩＮに形成され、高濃度不純物領域５は外側部ＯＵ
Ｔに形成されている。低濃度不純物領域６は少なくとも
一部ゲート電極２のパタンの内側部ＩＮに包含されてい
る。

【００１２】図２は薄膜トランジスタのオン電流及びオ
フ電流とＬＤＤ領域における不純物濃度との関係を示す
グラフである。縦軸にオン電流及びオフ電流をとり、横
軸に不純物濃度をとってある。カーブＡＯＮは図１の
（Ａ）に示した薄膜トランジスタのオン電流を表わし、
カーブＺＯＮは従来の薄膜トランジスタのオン電流を表
わしている。又、カーブＡＯＦＦは本発明にかかる薄膜
トランジスタのオフ電流を示し、カーブＺＯＦＦは従来
の薄膜トランジスタのオフ電流を表わしている。グラフ
から明らかな様に、ＬＤＤ領域（Ｎ領域）の不純物濃度
を１０¹⁶個／cm³〜１０¹⁸個／cm³の間に設定する事
で、本発明にかかる薄膜トランジスタはオン電流が殆ど
変わらずにオフ電流が下げられる。一方、従来の薄膜ト
ランジスタではＬＤＤ領域を設ける事によりオン電流が
低下している。なお、高濃度不純物領域（Ｎ＋＋領域）
の不純物濃度は１０²⁰〜１０²¹個／cm³程度に制御され
ている。

【００１３】

【実施例】図４を参照して本発明にかかる薄膜トランジ
スタの製造方法の好適な実施例を詳細に説明する。先ず
工程（Ａ）で、ガラス等からなる絶縁基板５１の上に所
定のパタンを有するゲート電極５２を形成する。例え
ば、Ｔａ／Ｍｏ等からなる金属膜をスパッタリングで成
膜した後、フォトリソグラフィ及びエッチングにより金
属膜をパタニングしてゲート電極５２に加工する。この
段階で１枚目のフォトマスクを使用する。

【００１４】工程（Ｂ）に進み、ゲート電極５２の上に
ゲート絶縁膜５３を形成する。例えば、ＣＶＤによりＳ
ｉＯ₂を成膜してゲート絶縁膜５３とする。あるいは、
ＳｉＯ₂に代えてＰ−ＳｉＮを用いても良い。さらに
は、Ｐ−ＳｉＮとＳｉＯ₂の積層膜をゲート絶縁膜とし
ても良い。続いて、非晶質シリコンからなる半導体薄膜
５４をＣＶＤ法により成膜する。この半導体薄膜５４に
レーザ光を照射して一旦溶融化した後冷却過程で非晶質
シリコンを多結晶シリコンに転換する。さらに、フォト
リソグラフィ及びエッチングにより半導体薄膜５４をア
イランド状にパタニングして薄膜トランジスタの素子領
域（活性層）とする。この段階で第２のフォトマスクを
使用する。

【００１５】工程（Ｃ）に進み、ＳｉＯ₂をＣＶＤによ
り５０nmの厚みで成膜し保護膜５５を形成する。続い
て、ゲート電極５２のパタンより内側に入るパタンで第
１不純物阻止膜５６を半導体薄膜５４の上に保護膜５５
を介して形成する。具体的には、ゲート電極５２をマス
クとして透明な絶縁基板５１の裏面からオーバ露光を行
ない、絶縁基板５１の表面に第１不純物阻止膜５６のパ
タンを設定している。さらに具体的には、フォトレジス
トを塗布した後裏面からのオーバ露光を行なう事でセル
フアライメントによりフォトレジストを第１不純物阻止
膜５６に加工している。これにより、極めて精度良く第
１不純物阻止膜５６をパタニングできるばかりでなく、
ゲート電極５２をマスクとしたセルフアライメント方式
なので何等フォトマスクを必要としない。ゲート電極５
２に対する第１不純物阻止膜５６のアライメント精度は
極めて高くなる。引き続いて、第１不純物阻止膜５６を
マスクとして不純物を低濃度で半導体薄膜５４にドーピ
ングしＮ領域を形成する。例えば燐等の不純物のイオン
を電界加速して半導体薄膜５４中にドーピングする。こ
の後使用済みになった第１不純物阻止膜５６を剥離す
る。

【００１６】工程（Ｄ）に進み、第１不純物阻止膜５６
のパタンを包含し且つそれよりも大面積のパタンで第２
不純物阻止膜５７を形成する。具体的には、ゲート電極
５２をマスクとして透明な絶縁基板５１の裏面から露光
を行ない、絶縁基板５１の表面に第２不純物阻止膜５７
のパタンを設定する裏面露光処理を行なう。さらに具体
的には、保護膜５５の表面にフォトレジストを塗布した
後裏面露光を行なってセルフアライメントによりフォト
レジストを第２不純物阻止膜５７に加工している。この
時、露光量を調整する事で、第１不純物阻止膜５６より
大面積の第２不純物阻止膜５７を形成できる。例えば、
オーバ露光ではなくジャスト露光を行なえば良い。さら
に、第２不純物阻止膜５７をマスクとして不純物を高濃
度で半導体薄膜５４にドーピングし、Ｎ＋＋領域を設け
る。具体的には、燐等の不純物のイオンを電界加速して
保護膜５５を介し半導体薄膜５４にドーピングする。こ
の後不要になった第２不純物阻止膜５７を剥離する。以
上により、ボトムゲート型薄膜トランジスタのソース領
域Ｓ及びドレイン領域Ｄ（Ｎ＋＋領域）とＬＤＤ領域
（Ｎ領域）が形成される。図から明らかな様に、ＬＤＤ
領域はチャネル領域とソース領域Ｓとの間及びチャネル
領域とドレイン領域Ｄとの間に設けられ、且つゲート電
極５２のパタンの内側部に包含される。

【００１７】工程（Ｅ）に進み、ボトムゲート型の薄膜
トランジスタを層間絶縁膜５８で被覆する。例えば、Ｓ
ｉＯ₂をＣＶＤにより成膜して層間絶縁膜５８とする。
続いてＣＶＤによりＰ−ＳｉＮを成膜しキャップ膜５９
とする。この状態で例えば３５０℃程度のアニールを行
ない、層間絶縁膜５８に含有されていた水素を半導体薄
膜５４に拡散する。この水素化処理により薄膜トランジ
スタの特性が改善できる。なお、キャップ膜５９は緻密
な組成を有しており水素の外方拡散を抑制している。こ
の後フォトリソグラフィ及びエッチングによりソース領
域Ｓ及びドレイン領域Ｄに連通するコンタクトホールを
開口する。この段階で３枚目のフォトマスクを使用す
る。

【００１８】この後電極形成工程等を行なって薄膜半導
体装置が完成する。完成状態を図５に示す。前工程でコ
ンタクトホールを開口した後金属をスパッタリングで成
膜する。本例ではアルミニウムとモリブデンを２層に重
ねて成膜している。フォトリソグラフィ及びエッチング
によりこの金属膜をパタニングして配線電極６０に加工
する。この段階で４枚目のフォトマスクを使用する。続
いて感光性のアクリル樹脂等を塗布して平坦化膜６１を
設け、薄膜トランジスタや配線電極６０の凹凸を埋め
る。さらにフォトリソグラフィにより平坦化膜６１を選
択的にエッチングしコンタクトホールを開口する。この
段階で５枚目のフォトマスクを使用する。最後に、平坦
化膜６１の上にＩＴＯ等の透明導電膜をスパッタリング
により成膜し、フォトリソグラフィ及びエッチングで所
定の形状にパタニングして画素電極６２に加工する。こ
の段階で６枚目のフォトマスクを使用する。以上によ
り、表示用薄膜半導体装置には画素電極６２とこれを駆
動する薄膜トランジスタが集積形成される。さらに、図
示しないが周辺の駆動回路を構成する薄膜トランジスタ
も同一の絶縁基板５１上に集積形成される。以上の様
に、本発明にかかる製造方法では６枚のフォトマスクの
みを用いて表示用薄膜半導体装置を作成できる。平坦化
膜６１を省略する場合には５枚のフォトマスクのみを使
用すれば良い。

【００１９】図３は、図４の工程（Ｃ）及び（Ｄ）に示
した裏面露光処理における露光量とオフセット幅との関
係を示している。このオフセット幅はゲート電極５２の
パタンよりも内側に入り込む不純物阻止膜５６，５７の
幅を表わしている。なお、このグラフは露光エネルギー
を１５mW／cm²に設定し不純物阻止膜の材料としてポジ
型のフォトレジストＯＦＰＲ−８００を用いた場合であ
る。絶縁基板としてはガラス（コーニング７０５９）を
用いている。又、ゲート絶縁膜はＳｉＮ_x（５０nm）と
ＳｉＯ₂（２００nm）の積層構造を用い、半導体薄膜は
３０nmの多結晶シリコンを用いている。グラフから明ら
かな様に、露光時間を２０ｓに設定した時、露光量が３
００mJ／cm²となり、ジャスト露光の条件が得られオフ
セット幅は零である。これに対し、例えば露光時間を５
０ｓ程度に設定すると露光量が８００mJ／cm²程度とな
りオーバ露光の条件が得られオフセット幅は１μｍ程度
になる。この様に、露光時間を制御する事でオフセット
幅が正確に設定でき、ばらつきの少ないＬＤＤ領域幅が
実現できる。なお、ゲート電極をマスクとしたセルフア
ライメントによる裏面露光を採用しないで、フォトマス
クを用いた表面側からの露光によりフォトレジストを不
純物阻止膜に加工する事はできる。しかしながらこれで
は必ずアライメント誤差が生じる為ソース領域側とドレ
イン領域側でＬＤＤ領域の幅が異なってしまう。あるい
は、個々の薄膜トランジスタ間でＬＤＤ領域の幅がばら
ついてしまう。

【００２０】図６は、図５に示した表示用薄膜半導体装
置を駆動基板として用いたアクティブマトリクス型表示
パネルの一例を示す模式的な斜視図である。図示する様
に、本表示パネルは駆動基板１０１と対向基板１０２と
両者の間に保持された液晶１０３とを備えたフラット構
造を有する。駆動基板１０１には画面部１０４と周辺部
とが集積形成されている。周辺部は垂直駆動回路１０５
と水平駆動回路１０６とを含んでいる。これらの駆動回
路は本発明に従ったＬＤＤ構造を備えた薄膜トランジス
タにより構成されている。駆動基板１０１の周辺部上端
には外部接続用の端子部１０７が形成されている。端子
部１０７は配線１０８を介して垂直駆動回路１０５及び
水平駆動回路１０６に接続している。画面部１０４は行
列状に交差したゲート配線１０９及び信号配線１１０を
含んでいる。各交差部には画素電極１１１とこれをスイ
ッチング駆動する薄膜トランジスタ１１２が形成されて
いる。ゲート配線１０９は垂直駆動回路１０５に接続
し、信号配線１１０は水平駆動回路１０６に接続してい
る。薄膜トランジスタ１１２のドレイン領域は対応する
画素電極１１１に接続し、ソース領域は対応する信号配
線１１０に接続し、ゲート電極は対応するゲート配線１
０９に連続している。かかる構成において、少なくとも
駆動回路１０５，１０６に含まれる薄膜トランジスタは
そのＬＤＤ領域がゲート電極パタンの内側部に包含され
ている。一般に、画素電極を駆動するスイッチング用の
薄膜トランジスタは画素電極に書き込まれた信号電荷を
１フィールド期間に渡って保持する為オフ電流（リーク
電流）を厳しく抑制する事が重要である。これに対し、
駆動回路を構成する薄膜トランジスタはオフ電流を抑制
する点に加え、大きなオン電流を確保して駆動能力を改
善する事が重要である。特に、高速駆動回路ではオン電
流の絶対値を大きくするばかりでなく個々の薄膜トラン
ジスタ間でオン電流のばらつきを±２０％以下に制御す
る事が必須である。この点、本発明によればＬＤＤ領域
をゲート電極パタンの内側に内包する事で十分なオン電
流を確保している。さらに、前述した裏面からのオーバ
露光処理を行なって個々の薄膜トランジスタのＬＤＤ領
域幅を精度良く制御しておりオン電流のばらつきが少な
い。

【００２１】図７は第１不純物阻止膜及び第２不純物阻
止膜の形成方法の他の実施例を示す模式的な断面図であ
る。なお、図４と対応する部分には対応する参照番号を
付して理解を容易にしている。工程（Ａ）は図４の工程
（Ｃ）と同様であり、ゲート電極５２をマスクとした裏
面からのオーバ露光により第１不純物阻止膜５６を形成
している。ただ、不純物阻止膜５６の材料として熱変形
可能なフォトレジストを用いる点で異なっている。この
後工程（Ｂ）に進み、熱変形可能なフォトレジストをリ
フロー加熱して第１不純物阻止膜５６のパタンを拡大化
し第２不純物阻止膜５７に転換している。リフロー加熱
は例えば１４０℃〜１８０℃の温度にて行なわれる。こ
の様に、本実施例では裏面からの露光処理により第２不
純物阻止膜を形成する代わりに、リフロー加熱で第１不
純物阻止膜５６を第２不純物阻止膜５７に転換しており
製造工程が簡略化できる。又、このリフロー加熱は加熱
温度や加熱時間を制御する事で、拡大幅を精密に制御で
き、従ってＬＤＤ領域幅をばらつきなく作り込む事が可
能である。

【００２２】図８はソース領域Ｓ及びドレイン領域Ｄの
形成方法の他の例を示す模式的な断面図である。本例
は、図４の工程（Ｄ）に示したイオンドーピングに代え
て熱拡散法により不純物を高濃度で半導体薄膜に導入し
ている。なお、図４の工程（Ｄ）と対応する部分には対
応する参照番号を付して理解を容易にしている。本例で
は、不純物を高濃度で含有するドープトシリコン７０を
半導体薄膜５４に重ねて成膜し、レーザ光を照射して不
純物のドーピングを行なっている。この関係で、第２不
純物阻止膜５７はフォトレジストに代え耐熱性を有する
ＳｉＯ₂を用いている。この第２不純物阻止膜５７は、
ドープトシリコン７０をエッチングして配線電極に加工
する際のエッチングストッパとしても機能する。本例で
はレーザドーピングを用いて不純物を半導体薄膜５４に
拡散すると共に同時に活性化している。

【００２３】

【発明の効果】以上説明した様に、本発明によれば、薄
膜トランジスタのＬＤＤ領域は少なくとも一部ゲート電
極パタンの内側部に包含されており、オフ電流を抑制す
ると共に十分なオン電流の確保を可能にしている。又、
ゲート電極をマスクとしたセルフアライメントによる裏
面露光技術を採用してＬＤＤ領域の幅を精密に制御して
いる為、オン電流のばらつきが顕著に抑制できる。

【図面の簡単な説明】

【図１】本発明にかかる薄膜トランジスタの最良な実施
形態を示す断面図である。

【図２】薄膜トランジスタにおけるＬＤＤ領域の不純物
濃度とオン電流及びオフ電流との関係を示すグラフであ
る。

【図３】ゲート電極をマスクとした裏面露光における露
光量とオフセット幅との関係を示すグラフである。

【図４】本発明にかかる薄膜トランジスタ製造方法の一
実施例を示す工程図である。

【図５】図４に示した工程に従って製造された表示用薄
膜半導体装置の完成状態を示す断面図である。

【図６】図５に示した表示用薄膜半導体装置を駆動基板
として組み立てたアクティブマトリクス型表示パネルの
一例を示す斜視図である。

【図７】本発明にかかる薄膜トランジスタ製造方法の他
の実施例を示す工程図である。

【図８】本発明にかかる薄膜トランジスタ製造方法の別
の実施例を示す断面図である。

【符号の説明】

１半導体薄膜２ゲート電極３ゲート絶縁膜４チャネル領域５高濃度不純物領域６低濃度不純物領域７絶縁基板

Claims

【特許請求の範囲】

【請求項１】半導体薄膜と、所定のパタンを有するゲ
ート電極と、両者の間に介在するゲート絶縁膜とを重ね
た積層構造を有し、該半導体薄膜にチャネル領域、高濃
度不純物領域及び低濃度不純物領域を設けた薄膜トラン
ジスタであって、前記半導体薄膜は該ゲート電極のパタン内に包含される
内側部とパタン外に位置する外側部とを有し、前記チャネル領域は該内側部に形成され、前記高濃度不純物領域は該外側部に形成され、前記低濃度不純物領域は該チャネル領域と該高濃度不純
物領域の間に位置し且つ少なくとも一部は該内側部に包
含される事を特徴とする薄膜トランジスタ。
【請求項２】前記低濃度不純物領域は、不純物濃度が
１０¹⁶〜１０¹⁸個／cm³である事を特徴とする請求項１
記載の薄膜トランジスタ。
【請求項３】前記低濃度不純物領域は、不純物濃度が
チャネル領域から高濃度不純物領域に向う水平方向に沿
って勾配を有する事を特徴とする請求項１記載の薄膜ト
ランジスタ。
【請求項４】前記低濃度不純物領域は、不純物濃度が
半導体薄膜の深さ方向に沿って勾配を有する事を特徴と
する請求項１記載の薄膜トランジスタ。
【請求項５】前記高濃度不純物領域はチャネル領域の
両側に位置し、前記低濃度不純物領域は少なくとも一方
の高濃度不純物領域とチャネル領域との間に設ける事を
特徴とする請求項１記載の薄膜トランジスタ。
【請求項６】絶縁基板上に所定のパタンのゲート電極
を形成する第１工程と、該ゲート電極の上にゲート絶縁膜を形成する第２工程
と、該ゲート絶縁膜の上に半導体薄膜を形成する第３工程
と、該ゲート電極のパタンより内側に入るパタンで第１不純
物阻止膜を該半導体薄膜の上に形成する第４工程と、該第１不純物阻止膜をマスクとして不純物を低濃度で該
半導体薄膜にドーピングする第５工程と、該第１不純物阻止膜のパタンを包含し且つそれよりも大
面積のパタンで第２不純物阻止膜を形成する第６工程
と、該第２不純物阻止膜をマスクとして不純物を高濃度で該
半導体薄膜にドーピングする第７工程とを行なう薄膜ト
ランジスタの製造方法。
【請求項７】前記第４工程は、該ゲート電極をマスク
として透明な絶縁基板の裏面からオーバ露光を行ない、
該絶縁基板の表面に第１不純物阻止膜のパタンを設定す
る裏面露光処理を含む請求項６記載の薄膜トランジスタ
の製造方法。
【請求項８】前記第６工程は、該ゲート電極をマスク
として透明な絶縁基板の裏面から露光を行ない、該絶縁
基板の表面に第２不純物阻止膜のパタンを設定する裏面
露光処理を含む請求項７記載の薄膜トランジスタの製造
方法。
【請求項９】前記第５工程は、不純物のイオンを電界
加速して該半導体薄膜中にドーピングする請求項６記載
の薄膜トランジスタの製造方法。
【請求項１０】前記第７工程は、不純物のイオンを電
界加速して該半導体薄膜にドーピングする請求項６記載
の薄膜トランジスタの製造方法。
【請求項１１】前記第７工程は、不純物を高濃度で含
有するドープトシリコンを該半導体薄膜に重ねて成膜
し、レーザ光を照射して不純物のドーピングを行なう請
求項６記載の薄膜トランジスタの製造方法。
【請求項１２】前記第４工程は、熱変形可能なフォト
レジストを用いて第１不純物阻止膜を形成し、前記第６
工程は該フォトレジストをリフロー加熱して第１不純物
阻止膜のパタンを拡大化し第２不純物阻止膜に転換する
請求項６記載の薄膜トランジスタの製造方法。
【請求項１３】画素電極と、これをスイッチング駆動
する薄膜トランジスタと、該薄膜トランジスタを駆動す
る駆動回路に含まれる薄膜トランジスタとが同一基板に
集積形成された表示用薄膜半導体装置であって、少なくとも駆動回路に含まれる薄膜トランジスタは、半
導体薄膜と、所定のパタンを有するゲート電極と、両者
の間に介在するゲート絶縁膜とを重ねた積層構造を有
し、該半導体薄膜にチャネル領域、高濃度不純物領域及
び低濃度不純物領域を設けており、前記半導体薄膜は該ゲート電極のパタン内に包含される
内側部とパタン外に位置する外側部とを有し、前記チャネル領域は該内側部に形成され、前記高濃度不純物領域は該外側部に形成され、前記低濃度不純物領域は該チャネル領域と該高濃度不純
物領域の間に位置し且つ少なくとも一部は該内側部に包
含される事を特徴とする表示用薄膜半導体装置。