JPH0946596A - 固体撮像装置と画像撮像装置 - Google Patents

固体撮像装置と画像撮像装置

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Abstract

(57)【要約】 【課題】 ＣＭＯＳセンサの縮少化と、画素信号加算を
画素部で行ない、さらに加算、非加算を任意に行える多
機能センサを実現することを課題とする。 【解決手段】 光電変換素子で発生した電荷を転送スイ
ッチを介してフローティングディフュージョン部へ完全
転送させ、そのフローティングディフュージョン部の電
位変化をソースフォロワアンプで外部へ出力する固体撮
像装置において、１つの上記フローティングディフュー
ジョン部に数個の上記光電変換素子を転送スイッチを介
して接続し、上記ソースフォロワアンプを数画素に１組
形成することを特徴とする。また、上記光電変換素子が
ＭＯＳトランジスタゲートとゲート下の空乏層からなる
ことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、画像信号を得る画
像撮像装置に関し、特にＣＭＯＳプロセスコンパチブル
ＸＹアドレス型増幅型固体撮像装置に関するものであ
る。
【０００２】
【従来の技術】従来、固体撮像素子としては、光電変換
を可能とする金属と酸化物と半導体からなるＭＯＳ構造
を有し、光キャリアの移動方式でＦＥＴ型とＣＣＤ型と
分けられる。この固体撮像素子は太陽電池、イメージカ
メラ、複写機、ファクシミリなど種々な方面に使用さ
れ、技術的にも変換効率や集積密度の改良改善が図られ
ている。このような増幅型固体撮像装置の１つに、ＣＭ
ＯＳプロセスコンパチブルのセンサ（以後ＣＭＯＳセン
サと略す）がある。このタイプのセンサはＩＥＥＥＴＲ
ＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥ，ＶＯＬ４１，ＰＰ４５２〜４５３，１９９４
などの文献で発表されている。図１１にＣＭＯＳセンサ
の回路構成図（Ｂ）及び断面図（Ａ）を示す。また、図
１１（Ｃ）は光電変換部の光子ｈνの蓄積中の電荷の状
態図を、図１１（Ｄ）は光子ｈνの蓄積後の電荷の状態
図を示す。
【０００３】図１１（Ａ）（Ｂ）において、１は光電変
換部、２はＭＯＳトランジスタによるフォトゲート、３
は転送スイッチＭＯＳトランジスタ、４はリセット用Ｍ
ＯＳトランジスタ、５はソースフォロワアンプＭＯＳト
ランジスタ、６は水平選択スイッチＭＯＳトランジス
タ、７はソースフォロワ負荷ＭＯＳトランジスタ、８は
暗出力転送ＭＯＳトランジスタ、９は明出力転送ＭＯＳ
トランジスタ、１０は暗出力蓄積容量、１１は明出力蓄
積容量で有る。
【０００４】また、１７はＰ型ウェル、１８はゲート酸
化膜、１９は一層目ポリＳｉ、２０は二層目ポリＳｉ、
２１はｎ+ フローティングディフュージョン領域（Ｆ
Ｄ）である。本センサの特徴の１つはフルＣＭＯＳトラ
ンジスタ・プロセスコンパチブルであり、画素部のＭＯ
Ｓトランジスタと周辺回路のＭＯＳトランジスタを同一
工程で形成できるため、マスク枚数、プロセス工程がＣ
ＣＤと比較して大幅に削減できるということが挙げられ
る。
【０００５】次に動作方法を簡単に述べる。先ず、フォ
トゲート２の下に空乏層を拡げるため制御パルスφPGに
正の電圧を印加する。ＦＤ部２１は蓄積中、ブルーミン
グ防止のため制御パルスφRをハイにして電源ＶDDに固
定しておく。光子ｈνが照射されフォトゲート２下でキ
ャリアが発生すると、フォトゲート２下の空乏層中に電
子が蓄積されていき、正孔はＰ型ウェル１７を通して排
出される。
【０００６】光電変換部１，Ｐ型ウェル１７とＦＤ部２
１の間には転送ＭＯＳトランジスタ３によるエネルギー
障壁が形成されているため、光電荷蓄積中は電子はフォ
トゲート２下に存在する（図１１（Ｃ））。読み出し状
態になると転送ＭＯＳトランジスタ３下の障壁をなく
し、フォトゲート２下の電子をＦＤ部２１へ完全に転送
させる様に制御パルスφPG，制御パルスφTXを設定する
（図１１（Ｄ））。完全転送であるため、残像やノイズ
は光電変換部１においては発生しない。ＦＤ部２１に電
子が転送されると電子の数に応じてＦＤ部２１の電位が
変化する。その電位変化をソースフォロワ動作でソース
フォロワアンプＭＯＳトランジスタ５のソースを介して
外部の水平選択スイッチＭＯＳトランジスタ６へ出力す
ることにより、線型性の良い光電変換特性を得ることが
できる。ＦＤ部２１において、リセットによるｋＴＣノ
イズが発生するが、これは光キャリア転送前の暗出力を
サンプリングして蓄積しておき、明出力との差を取れば
除去できる。従ってこのＣＭＯＳセンサは低ノイズで高
Ｓ／Ｎ信号が特徴となる。又、完全非破壊読み出しであ
るため多機能化が実現できる。更にＸＹアドレス方式に
よる高歩留り、低消費電力というメリットもある。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来例では、各画素にフォトゲートが１つ、ＭＯＳトラン
ジスタが４つ、水平駆動線が４本あるため、ＣＣＤタイ
プのセンサと比較して画素の縮少化が難しく、又、開口
率も小さくなってしまうといった欠点があった。
【０００８】又、ＴＶ走査を行うための光電変換信号の
加算も周辺回路で行うため、動作速度が遅速になってし
まうといった欠点もあった。
【０００９】本発明に係る第１の目的はＣＭＯＳセンサ
の縮少化を実現することであり、第２の目的は画素信号
加算を画素部で行うことを実現し、さらに加算、非加算
を任意に行える多機能センサを実現することである。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたもので、従来各画素毎に設けてい
たＦＤ領域とソースフォロワアンプを数画素に１個形成
し、そのＦＤ領域に複数の光電変換領域をＭＯＳトラン
ジスタスイッチを介して接続させたことを特徴とする。
【００１１】この構成によりソースフォロワのＭＯＳト
ランジスタアンプ、水平線選択用ＭＯＳトランジスタ、
リセット用ＭＯＳトランジスタを数画素周期に１組設け
ればよいので、従来より各画素に占める素子数、配線数
を減らせるので微細化が可能となる。
【００１２】又、ＦＤ部への転送ＭＯＳトランジスタの
タイミングで、２画素の信号電荷の加算、非加算が簡単
に行えるので、色差線順次駆動、全画素独立出力駆動等
の様々な駆動方式に対応できる。
【００１３】さらに、固体撮像装置おいて、光電変換素
子がＭＯＳトランジスタゲートとゲート下の空乏層から
なることを特徴とする。また、上記光電変換素子のＭＯ
Ｓトランジスタゲートを周辺回路のＭＯＳトランジスタ
と同一工程で作製したことを特徴とする。また、上記光
電変換素子がＰｎ接合フォトダイオードであることを特
徴とする。さらに、複数の上記光電変換素子の電荷を同
時又は別に前記フローティングディフュージョン部へ転
送できることを特徴とする。また上記固体撮像装置を複
数個並べて画像信号出力を得る画像撮像装置を特徴とす
る。かかる構成により、多彩な画像信号を得ることがで
きる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を、各
実施例とともに図面を参照しつつ詳細に説明する。
【００１５】（第１実施例）図１に、本発明による第１
実施例の概略的回路構成図を示す。同図において、２列
×４行画素の２次元エリアセンサを示したものである
が、実際は、本センサを拡大して、１９２０列×１０８
０行等と画素数を多くして、解像度を高めている。
【００１６】図１において、１はＭＯＳトランジスタゲ
ートとゲート下の空乏層からなる光電変換素子の光電変
換部、２はフォトゲート、３は転送スイッチＭＯＳトラ
ンジスタ、４はリセット用ＭＯＳトランジスタ、５はソ
ースフォロワアンプＭＯＳトランジスタ、６は水平選択
スイッチＭＯＳトランジスタ、７はソースフォロワの負
荷ＭＯＳトランジスタ、８は暗出力転送ＭＯＳトランジ
スタ、９は明出力転送ＭＯＳトランジスタ、１０は暗出
力蓄積容量ＣTN、１１は明出力蓄積容量ＣTS、１２は水
平転送ＭＯＳトランジスタ、１３は水平出力線リセット
ＭＯＳトランジスタ、１４は差動出力アンプ、１５は水
平走査回路、１６は垂直走査回路である。
【００１７】図２に画素部の断面図を示す。同図におい
て、１７はＰ型ウェル、１８はゲート酸化膜、１９は一
層目ポリＳｉ、２０は二層目ポリＳｉ、２１はｎ+ フロ
ーティングディフュージョン部（ＦＤ）である。２１の
ＦＤは別の転送ＭＯＳトランジスタを介して別の光電変
換部と接続される。同図において、２つの転送ＭＯＳト
ランジスタ３のドレインとＦＤ部２１を共通化して微細
化とＦＤ部２１の容量低減による感度向上を図っている
が、Ａｌ配線でＦＤ部２１を接続しても良い。
【００１８】次に、図３のタイミングチャートを用いて
動作を説明する。このタイミングチャートは全画素独立
出力の場合である。
【００１９】まず垂直走査回路１６からのタイミング出
力によって、制御パルスφLをハイとして垂直出力線を
リセットする。また制御パルスφＲ0,φＰＧ00,φＰＧe
0をハイとし、リセット用ＭＯＳトランジスタ４をオン
とし、フォトゲート２の一層目ポリＳｉ１９をハイとし
ておく。時刻Ｔ0において、制御パルスφＳ0をハイと
し、選択スイッチＭＯＳトランジスタ６をオンさせ、第
１，第２ラインの画素部を選択する。次に制御パルスφ
Ｒ0をロウとし、ＦＤ部２１のリセットを止め、ＦＤ部
２１をフローティング状態とし、ソースフォロワアンプ
ＭＯＳトランジスタ５のゲート・ソース間をスルーとし
た後、時刻Ｔ1において制御パルスφＴNをハイとし、Ｆ
Ｄ部２１の暗電圧をソースフォロワ動作で蓄積容量ＣTN
１０に出力させる。
【００２０】次に、第１ラインの画素の光電変換出力を
行うため、第１ラインの制御パルスφＴＸ00をハイとし
て転送スイッチＭＯＳトランジスタ３を導通した後、時
刻Ｔ 2 において制御パルスφＰＧ00をローとして下げ
る。この時フォトゲート２の下に拡がっていたポテンシ
ャル井戸を上げて、光発生キャリアをＦＤ部２１に完全
転送させるような電圧関係が好ましい。従って完全転送
が可能であれば制御パルスφＴＸはパルスではなくある
固定電位でもかまわない。
【００２１】時刻Ｔ2 でフォトダイオードの光電変換部
１からの電荷がＦＤ部２１に転送されることにより、Ｆ
Ｄ部２１の電位が光に応じて変化することになる。この
時ソースフォロワアンプＭＯＳトランジスタ５がフロー
ティング状態であるので、ＦＤ部２１の電位を時刻Ｔ3
において制御パルスφＴs をハイとして蓄積容量ＣTS１
１に出力する。この時点で第１ラインの画素の暗出力と
光出力はそれぞれ蓄積容量ＣTN１０とＣTS１１に蓄積さ
れおり、時刻Ｔ4 の制御パルスφＨＣを一時ハイとして
水平出力線リセットＭＯＳトランジスタ１３を導通して
水平出力線をリセットし、水平転送期間において水平走
査回路１５の走査タイミング信号により水平出力線に画
素の暗出力と光出力を出力される。この時、蓄積容量Ｃ
TN１０とＣTS１１の差動増幅器１４によって、差動出力
ＶOUTを取れば、画素のランダムノイズ、固定パターン
ノイズを除去したＳ／Ｎの良い信号が得られる。また画
素３０ー１２、３０ー２２の光電荷は画素３０ー１１、
３０ー２１と同時に夫々の蓄積容量ＣTN１０とＣTS１１
に蓄積されるが、その読み出しは水平走査回路１５から
のタイミングパルスを１画素分遅らして水平出力線に読
み出して差動増幅器１４から出力される。
【００２２】本実施例では、差動出力ＶOUTをチップ内
で行う構成を示しているが、チップ内に含めず、外部で
従来のＣＤＳ（Correlated Double Sampling：相関二重
サンプリング）回路を用いても同様の効果が得られる。
【００２３】蓄積容量ＣTS１１に明出力を出力した後、
制御パルスφＲ0をハイとしてリセット用ＭＯＳトラン
ジスタ４を導通しＦＤ部２１を電源ＶDDにリセットす
る。第１ラインの水平転送が終了した後、第２ラインの
読み出しを行う。第２ラインの読み出しは、制御パルス
φＴＸe0，制御パルスφＰＧe0を同様に駆動させ、制御
パルスφＴN、φＴSに夫々ハイパルスを供給して、蓄積
容量ＣTN１０とＣTS１１に夫々光電荷を蓄積し、暗出力
及び明出力を取り出す。以上の駆動により、第１，第２
ラインの読み出しが夫々独立に行える。この後、垂直走
査回路を走査させ、同様に第２ｎ＋１，第２ｎ＋２（ｎ
＝１，２，…）の読み出しを行えば全画素独立出力が行
える。即ち、ｎ＝１の場合は、まず制御パルスφＳ1を
ハイとし、次に次にφＲ1をローとし、続いて制御パル
スφＴN、φＴＸ01をハイとし、制御パルスφＰＧ01を
ロー、制御パルスφＴSをハイ、制御パルスφＨＣを一
時ハイとして画素３０ー３１，３０ー３２の画素信号を
読み出す。続いて、制御パルスφＴＸe1，φＰＧe1及び
上記と同様に制御パルスを印加して、画素３０ー４１，
３０ー４２の画素信号を読み出す。
【００２４】本実施例において、１画素に１組のソース
フォロワを設けずに、２画素に１組のソースフォロワを
設けたことにより、ソースフォロワアンプＭＯＳトラン
ジスタ５、選択スイッチＭＯＳトランジスタ６、リセッ
トＭＯＳトランジスタ４を従来の半分にすることができ
る。これにより、画素の光電変換部の開口率が向上し、
画素の集積化による微細化が実現できる。又、ＦＤ部２
１を２画素で共有化させることにより、ソースフォロワ
アンプＭＯＳトランジスタ５のゲート部分の容量を増や
さず済むため、感度の低下を防ぐことができる。
【００２５】本発明の別の特徴として、２画素以上の信
号をＦＤ部２１において加算することによりＳ／Ｎを向
上させることも挙げられる。これは、回路は全く変えず
に印加パルスのタイミングのみの変更で実現できる。上
下２画素信号の加算の場合のタイミングチャートを図４
に示す。非加算モードの図３では制御パルスφＴＸ00と
制御パルスφＴＸe0，制御パルスφＰＧ00と制御パルス
φＰＧe0のタイミングを１画素分ずらしていたが、加算
の場合は同じタイミングである。即ち画素３０ー１１と
画素３０ー２１とから同時に読み出すために、まず制御
パルスφＴNをハイとして垂直出力線からノイズ成分を
読み出し、制御パルスφＴＸ00と制御パルスφＴＸe0
を、及び制御パルスφＰＧ00と制御パルスφＰＧe0を、
夫々同時にハイ、ローとして、ＦＤ部２１に転送する。
これにより、同時刻に上下２つの光電変換部１の信号を
ＦＤ部２１で加算することが可能となる。従って、図３
のタイミングによる２つのタイミングを準備しておけ
ば、例えば明るい時には高解像度撮像を、一方図４のタ
イミングによる同時読み出しのタイミングによって、例
えば暗い時には高感度撮像を行うことが１つのセンサで
可能となる。
【００２６】上記実施例においては、ＦＤ部２１に２つ
の光電変換部を接続した例を示したが、この光電変換部
を３，４個等と複数個であっても良い。そうすること
で、例えばＣＭＯＳプロセスによる短工程で、高感度の
固体撮像装置、高密度の装置等と活用幅の広い装置を提
供できる。
【００２７】本実施例において画素部３０の各ＭＯＳト
ランジスタは全てｎ型で構成して製造工程を簡単化して
いるが、ｐ型のサブストレートにｎ型ウェルを用いて全
てＰＭＯＳトランジスタで構成するのも当然可能であ
り、この逆の構成でもよい。
【００２８】（第２実施例）図５に本発明による第２実
施例の概略回路図を示す。本実施例において、色差線順
次駆動ができる様に転送スイッチ２２を設けたことを特
徴とする。第１実施例では第１ラインと第２ラインの加
算、第３ラインと第４ラインの加算が行えるが、第２ラ
インと第３ラインの加算は行えない。本実施例において
は転送スイッチ２２があるため、第２と第３ラインの加
算が可能となった。
【００２９】第２と第３ラインの加算の場合、第１ライ
ンの読み出しは図３のタイミングでＴ0〜Ｔ4と進み、そ
の後第２ラインを読み出す際に、制御パルスφＴＸe0と
制御パルスφＴＸ01，制御パルスφＰＧe0と制御パルス
φＰＧe1を同時にハイ、ローとし、制御パルスφＦも制
御パルスφＴＸe0と同時にハイとし、他の制御パルスも
同様に供給して、画素３０ー２１と画素３０ー３１の画
素信号を蓄積容量１１に蓄積し、ノイズ成分をキャンセ
ルして画素信号出力ＶOUTを得ることができる。その後
画素３０ー２２と画素３０ー３２の画素信号を蓄積容量
１１に蓄積して画素信号出力ＶOUTを得ることができ
る。、続けて第３ラインと第４ラインとも同様な制御パ
ルスを供給印加して、画素３０ー３１と画素３０ー４１
の画素信号を、及び画素３０ー３２と画素３０ー４２の
画素信号を順次読み出すことができる。
【００３０】従って、図５の回路構成チップ上に、図６
のような補色モザイク型フィルタを形成すれば、ＮＴＳ
Ｃ方式の走査によれば、ＯＤＤ（奇数）フィールドでは
例えば第１ラインと第２ラインの和としてＣy ＋Ｍg ，
Ｙe ＋Ｇの出力と、例えば第３ラインと第４ラインの和
としてＣy＋Ｇ，Ｙe ＋Ｍg の出力を順に得ることがで
き、ＥＶＥＮ（偶数）フィールドにおいても、例えば第
２ラインと第３ラインの和としてＣy ＋Ｍg ，Ｙe ＋Ｇ
の出力と、例えば第３ラインと第４ラインＣy＋Ｇ，Ｙ
e ＋Ｍg の出力を順に得ることができ、インターレス走
査のＴＶ走査（ＮＴＳＣ，ＨＤ）におけるＩ軸（オレン
ジ・シアン系）とＱ軸（緑・マゼンタ系）の２つの搬送
色信号を容易に生成すること等が可能となる。
【００３１】又、本実施例においても、駆動タイミング
の供給タイミングを変更すれば、全画素の独立出力が可
能であるのは当然である。即ち、制御パルスφＦを常時
ローとすれば、転送スイッチ２２の動作をオフして、図
３に示すタイミングによって時系列に従って各画素の出
力毎に読み出すことができる。
【００３２】従って、本実施例によれば、１ラインずれ
た画素の和信号を出力することが可能となってＴＶ走査
に対応するばかりでなく、図３及び図４に示すタイミン
グで各画素毎に時系列に独立して読み出したり、２画素
の和信号を読み出したりできるので、撮像環境に応じて
多彩な撮像ができる。
【００３３】本実施例において、特に色差線順次駆動
（インターレース、色信号加算出力）方式を行えば、第
１実施例で必要であった、メモリ、外部加算回路が不必
要となり、従来のＣＣＤ用の信号処理回路がそのまま使
用できるため、コスト、実装の面で有利となる。
【００３４】（第３実施例）図７に本発明による第３実
施例の概念回路図を示す。本実施例においては、画素信
号の加算をする際に、図４に示すタイミングによるＦＤ
部での加算のみでなく、光電変換部で加算できるスイッ
チＭＯＳトランジスタ２３を設けたことを特徴とする。
【００３５】図７において、各制御パルスのタイミング
は第２実施例と同様であり、第１ラインを読み出して、
次に第２、第３ラインの読み出しにおいても、制御パル
スφＦも制御パルスφＴＸe0と同時にハイとし、画素３
０ー２１の光電変換部１の電荷と画素３０ー３１の光電
変換部１の電荷とがスイッチＭＯＳトランジスタ２３を
導通することで加算され、画素３０ー２１の転送ＭＯＳ
トランジスタ３を導通してソースフォロワＭＯＳトラン
ジスタ５、選択スイッチＭＯＳトランジスタ６を介して
蓄積容量１１に転送される。
【００３６】こうして、図６に示す補色モザイク型フィ
ルタを形成すれば、第２実施例と同様に、ＯＤＤ（奇
数）フィールドでは例えば第１ラインと第２ラインの和
としてＣy ＋Ｍg ，Ｙe ＋Ｇの出力と、例えば第３ライ
ンと第４ラインの和としてＣy＋Ｇ，Ｙe ＋Ｍg の出力
を順に得ることができ、ＥＶＥＮ（偶数）フィールドに
おいても、例えば第２ラインと第３ラインの和としてＣ
y ＋Ｍg ，Ｙe ＋Ｇの出力と、例えば第３ラインと第４
ラインＣy ＋Ｇ，Ｙe ＋Ｍg の出力を順に得ることがで
きる。
【００３７】従って、インターレス駆動において、ＯＤ
ＤフィールドではＦＤ部で加算を行い、ＥＶＥＮフィー
ルドでは画素部で片方の電荷をもう片方の井戸へ転送加
算して、ＦＤ部へ出力させる。もちろんＥＶＥＮフィー
ルド，ＯＤＤフィールドで逆でも良い。本実施例におい
て、ＦＤ部容量を増やすことなく、ＴＶ走査が可能とな
る。また、各制御パルスのタイミングを種々変更するこ
とで、第２実施例と同様に、多彩な画像信号を得ること
ができる。さらに、本実施例においても、第２実施例都
同様に、色差線順次駆動を行なうことにより、従来の信
号処理回路をそのまま使用できるメリットが出てくる。
【００３８】（第４実施例）図８に本発明による第４実
施例の概念回路図を示す。本実施例においては、光電変
換部にフォトゲートを用いず、ｐｎフォトダイオード２
４を用いたことを特徴とする。図９に画素の断面図を示
す。同図において、２５はｎ層であり完全空乏化できる
濃度である。制御パルスφＴＸにより発生した電荷をＦ
Ｄ部へ完全転送させる。本実施例の場合も制御パルスφ
ＴＸにより信号の加算、非加算を行うことができる。
【００３９】図８、図９の動作を説明する。まず制御パ
ルスφＲをハイとしてＦＤ部２１を電源ＶDDにリセット
し、制御パルスφＳをハイとして暗出力を蓄積容量１０
に蓄積し、次に制御パルスφＴＸ00をハイとして、ｐｎ
フォトダイオード２４に蓄積された光電荷をソースフォ
ロワＭＯＳトランジスタ５、選択スイッチＭＯＳトラン
ジスタ６を介して蓄積容量１１に転送して、ノイズ成分
を差動増幅器１４によってキャンセルし、画像信号ＶOU
Tを出力する。また、図４によるタイミングに相当する
制御パルスを供給することで、２つのｐｎフォトダイオ
ード２４に電荷を加算して読み出すことができる。
【００４０】また、スイッチＭ０Ｓトランジスタを追加
することで、第２実施例及び第３実施例と同様に、イン
ターレス走査に効率の良い画像出力を得ることができ
る。
【００４１】（第５実施例）図１０に本発明による第５
実施例の画素断面図を示す。同図において、２６は表面
Ｐ+層であり、ｎ層２５と光電変換部を構成し、埋込み
型フォトダイオードで画素を形成したことを特徴とす
る。この構造により表面で発生する暗電流を抑制するこ
とができる。図９と比較して効率の良い高い光電荷を得
ることができるので、Ｓ／Ｎの高い高品質の画像信号を
得ることができる。
【００４２】図１０に示す構造の画素は、図８のｐｎフ
ォトダイオード２４の代わりに設ける、第４実施例と同
様な各制御パルスのタイミングによって、同様な画像出
力を得ることができる。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
素子数を減らした高開口率、微細化可能なＣＭＯＳトラ
ンジスタ型センサが実現できるため、収率アップによる
高歩留り、低コスト、パッケージ小型化、光学系システ
ム小型化という効果がある。
【００４４】又、画素信号の加算、非加算を駆動方法の
みで実現できるため、従来のＸＹアドレス機能を含め
て、様々な動作方法に対応できるという効果もある。
【図面の簡単な説明】
【図１】本発明による第１実施例の概略的回路構成図で
ある。
【図２】本発明による第１実施例の画素断面図である。
【図３】本発明による第１実施例のタイミングチャート
（１）である。
【図４】本発明による第１実施例のタイミングチャート
（２）である。
【図５】本発明による第２実施例の概略的回路構成図で
ある。
【図６】本発明による第２実施例のオンチップカラーフ
ィルタ図である。
【図７】本発明による第３実施例の概略的回路構成図で
ある。
【図８】本発明による第４実施例の概略的回路構成図で
ある。
【図９】本発明による第４実施例の画素断面図である。
【図１０】本発明による第５実施例の画素断面図であ
る。
【図１１】従来の固体撮像装置の概略回路構成図であ
る。
【符号の説明】
１ 光電変換部 ２ フォトゲート ３ 転送スイッチＭＯＳトランジスタ ４ リセットＭＯＳトランジスタ ５ ソースフォロワアンプ ６ 水平線選択スイッチＭＯＳトランジスタ ７ ソースフォロワ負荷ＭＯＳトランジスタ ８ 暗出力転送ＭＯＳトランジスタ ９ 明出力転送ＭＯＳトランジスタ １０ 暗出力蓄積容量 １１ 明出力蓄積容量 １２ 水平転送ＭＯＳトランジスタ １３ 水平出力線リセットＭＯＳトランジスタ １４ 差動アンプ １５ 水平走査回路 １６ 垂直走査回路 １７ Ｐウェル １８ ゲート酸化膜 １９ 一層目ポリＳｉ ２０ 二層目ポリＳｉ ２１ ｎ+ フローティングディフュージョン ２２ 転送スイッチＭＯＳトランジスタ ２３ 加算スイッチＭＯＳトランジスタ ２４ Ｐｎフォトダイオード ２５ ｎ型層 ２６ 表面Ｐ+ 層

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 光電変換素子で発生した電荷を転送スイ
    ッチを介してフローティングディフュージョン部へ完全
    転送させ、そのフローティングディフュージョン部の電
    位変化をソースフォロワアンプで外部へ出力する固体撮
    像装置において、 １つの前記フローティングディフュージョン部に数個の
    前記光電変換素子を転送スイッチを介して接続し、前記
    ソースフォロワアンプを数画素に１組形成することを特
    徴とする固体撮像装置。
  2. 【請求項２】 請求項１に記載の固体撮像装置おいて、
    前記光電変換素子がＭＯＳトランジスタゲートとゲート
    下の空乏層からなることを特徴とする固体撮像装置。
  3. 【請求項３】 請求項２に記載の固体撮像装置おいて、
    前記光電変換素子のＭＯＳトランジスタゲートを周辺回
    路のＭＯＳトランジスタと同一工程で作製したことを特
    徴とする固体撮像装置。
  4. 【請求項４】 請求項１に記載の固体撮像装置おいて、
    前記光電変換素子がｐｎ接合フォトダイオードであるこ
    とを特徴とする固体撮像装置。
  5. 【請求項５】 請求項１に記載の固体撮像装置おいて、
    複数の前記光電変換素子の電荷を同時又は別に前記フロ
    ーティングディフュージョン部へ転送できることを特徴
    とする固体撮像装置。
  6. 【請求項６】 請求項１に記載の固体撮像装置を複数個
    並べて画像信号出力を得ることを特徴とする画像撮像装
    置。
  7. 【請求項７】 請求項６に記載の画像撮像装置おいて、
    前記フローティングディフュージョン部に少なくとも２
    つの前記光電変換素子の電荷を加算することを特徴とす
    る画像撮像装置。
  8. 【請求項８】 請求項６に記載の画像撮像装置おいて、
    前記光電変換素子の読み出しにインターリーブ走査によ
    るＯＤＤ及びＥＶＥＮと同期して補色モザイクパターン
    からの画像信号を得ることを特徴とする画像撮像装置。
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