JPH0949864A - 集積回路試験装置 - Google Patents
集積回路試験装置Info
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- JPH0949864A JPH0949864A JP7203334A JP20333495A JPH0949864A JP H0949864 A JPH0949864 A JP H0949864A JP 7203334 A JP7203334 A JP 7203334A JP 20333495 A JP20333495 A JP 20333495A JP H0949864 A JPH0949864 A JP H0949864A
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】チップまたはウェハ上の集積回路を少ないハー
ドウェア構成で高精度に測定する集積回路試験装置を提
供する。 【構成】ＬＳＩテスタ（１）の機能の一部または全部を
半導体チップまたはウェハ（１２）上に設け、これを接
触材（１３）を介して被測定集積回路（１４）に電気的
に接触させる。ＬＳＩテスタ（１）の機能としては、パ
ターン・ジェネレータ（２）と、１６Ｉ／Ｏ数を有する
１６個のチップ分の判定結果の入力手段（３）と、メモ
リ・テスタ１以外の外付けパターン・ジェネレータをセ
ットまたは制御する制御手段（４）と、シリコン・テス
タ・ウェハ１２をメモリ・テスタ１に連動して動作させ
る連動手段（５）とを備える。 【効果】試験のために必要な信号をＬＳＩテスタから引
き出す必要がなく、ハードウェアが簡略化されて装置価
格を大幅に引き下げることができる。
ドウェア構成で高精度に測定する集積回路試験装置を提
供する。 【構成】ＬＳＩテスタ（１）の機能の一部または全部を
半導体チップまたはウェハ（１２）上に設け、これを接
触材（１３）を介して被測定集積回路（１４）に電気的
に接触させる。ＬＳＩテスタ（１）の機能としては、パ
ターン・ジェネレータ（２）と、１６Ｉ／Ｏ数を有する
１６個のチップ分の判定結果の入力手段（３）と、メモ
リ・テスタ１以外の外付けパターン・ジェネレータをセ
ットまたは制御する制御手段（４）と、シリコン・テス
タ・ウェハ１２をメモリ・テスタ１に連動して動作させ
る連動手段（５）とを備える。 【効果】試験のために必要な信号をＬＳＩテスタから引
き出す必要がなく、ハードウェアが簡略化されて装置価
格を大幅に引き下げることができる。
Description
【０００１】
【産業上の利用分野】本発明は集積回路試験装置に関
し、特に、チップまたはウェハの状態で集積回路の動作
を評価するための集積回路試験装置に関する。
し、特に、チップまたはウェハの状態で集積回路の動作
を評価するための集積回路試験装置に関する。
【０００２】
【従来の技術】半導体チップやウェハ上の集積回路を評
価するため、従来の集積回路試験装置は、必要とされる
チップ数および入出力数分の電源、クロック信号、アド
レス信号および入力データを被測定チップまたはウェハ
に供給し、そのチップまたはウェハの出力を判定回路に
より判定するＬＳＩテスタが知られている。
価するため、従来の集積回路試験装置は、必要とされる
チップ数および入出力数分の電源、クロック信号、アド
レス信号および入力データを被測定チップまたはウェハ
に供給し、そのチップまたはウェハの出力を判定回路に
より判定するＬＳＩテスタが知られている。
【０００３】このＬＳＩテスタに関する公知技術は、例
えば、特開昭６２−２４３３３５号公報、特開平２−５
６９４７号公報および特開平２−２３９６４１号公報の
それぞれに開示されている。また、このような測定のた
めに、被測定チップまたはウェハに試験用の回路を設け
たものも公知である。
えば、特開昭６２−２４３３３５号公報、特開平２−５
６９４７号公報および特開平２−２３９６４１号公報の
それぞれに開示されている。また、このような測定のた
めに、被測定チップまたはウェハに試験用の回路を設け
たものも公知である。
【０００４】以下に、このＬＳＩテスタの一例として記
憶素子を測定するメモリ・テスタを例に説明する。
憶素子を測定するメモリ・テスタを例に説明する。
【０００５】図５は従来のメモリ・テスタによる被測定
ウェハの測定例を示す。従来のメモリ・テスタは１００
ＭＨｚで動作するメモリ・テスタ本体５１とメモリ・テ
スタ測定ステーション５２とを備え、メモリ・テスタ測
定ステーション５２にはドライバ・コンパレータ６２と
信号ケーブル５７が設けられる。被測定ウェハ５５はウ
ェハプローバ５３上の真空チャク台５６に載せられプロ
ーブ・カード５４を介して測定される。
ウェハの測定例を示す。従来のメモリ・テスタは１００
ＭＨｚで動作するメモリ・テスタ本体５１とメモリ・テ
スタ測定ステーション５２とを備え、メモリ・テスタ測
定ステーション５２にはドライバ・コンパレータ６２と
信号ケーブル５７が設けられる。被測定ウェハ５５はウ
ェハプローバ５３上の真空チャク台５６に載せられプロ
ーブ・カード５４を介して測定される。
【０００６】図６はメモリ・テスタの測定系のブロック
構成を示す。メモリ・テスタ本体５１は内には中央処理
装置６１を備え、メモリ・テスタ測定ステーション５２
内にはドライバ・コンパレータ６２を備える。被測定メ
モリ６３は信号線６４、６５および６６を介してドライ
バ・コンパレータ６２に接続される。ドライバ・コンパ
レータ６２は、反転ＲＡＳ信号および反転ＣＡＳ信号と
して高精度かつ高速のクロックを信号線６４、６５を介
して被測定メモリ６３に供給し、信号線６６を介して試
験データを供給する。ドライバ・コンパレータ６２はま
た、被測定メモリ６３から信号線６６に出力されたデー
タを高精度に判定する。
構成を示す。メモリ・テスタ本体５１は内には中央処理
装置６１を備え、メモリ・テスタ測定ステーション５２
内にはドライバ・コンパレータ６２を備える。被測定メ
モリ６３は信号線６４、６５および６６を介してドライ
バ・コンパレータ６２に接続される。ドライバ・コンパ
レータ６２は、反転ＲＡＳ信号および反転ＣＡＳ信号と
して高精度かつ高速のクロックを信号線６４、６５を介
して被測定メモリ６３に供給し、信号線６６を介して試
験データを供給する。ドライバ・コンパレータ６２はま
た、被測定メモリ６３から信号線６６に出力されたデー
タを高精度に判定する。
【０００７】
【発明が解決しようとする課題】しかし、従来のＬＳＩ
テスタでは、被測定集積回路のチップ数および入出力数
に応じてクロック信号、アドレス信号、データその他を
高精度かつ高速に供給および測定する必要があるため、
装置が複雑になり、その制御が困難になるという課題が
あった。例えば、入出力が８ビットの１６Ｍ−ＤＲＡＭ
を１００ＭＨｚで１６個並列測定することのできるメモ
リ・テスタの制御は技術的に高度になり、高精度の部品
を使用しなければならず、その価格は非常に高額になっ
てしまう問題もあった。
テスタでは、被測定集積回路のチップ数および入出力数
に応じてクロック信号、アドレス信号、データその他を
高精度かつ高速に供給および測定する必要があるため、
装置が複雑になり、その制御が困難になるという課題が
あった。例えば、入出力が８ビットの１６Ｍ−ＤＲＡＭ
を１００ＭＨｚで１６個並列測定することのできるメモ
リ・テスタの制御は技術的に高度になり、高精度の部品
を使用しなければならず、その価格は非常に高額になっ
てしまう問題もあった。
【０００８】本発明は、このような課題を解決し、チッ
プまたはウェハ上の集積回路を少ないハードウェア構成
で高精度に測定することのできる集積回路試験装置を提
供することを目的とする。
プまたはウェハ上の集積回路を少ないハードウェア構成
で高精度に測定することのできる集積回路試験装置を提
供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の集積回路試験装
置は、基板（チップまたはウェハ）上に形成された被測
定集積回路にその回路が動作するために必要な電源およ
び信号を入力してその出力を測定する試験手段を備えた
集積回路試験装置において、被測定集積回路に接触材を
介して電気的に接触可能な半導体チップまたはウェハを
備え、前記試験手段のうち前記半導体チップまたはウェ
ハに形成された第１の試験手段を活性化させ動作させる
第２の試験手段を有する構成である。
置は、基板（チップまたはウェハ）上に形成された被測
定集積回路にその回路が動作するために必要な電源およ
び信号を入力してその出力を測定する試験手段を備えた
集積回路試験装置において、被測定集積回路に接触材を
介して電気的に接触可能な半導体チップまたはウェハを
備え、前記試験手段のうち前記半導体チップまたはウェ
ハに形成された第１の試験手段を活性化させ動作させる
第２の試験手段を有する構成である。
【００１０】また、本発明の集積回路試験装置の前記第
２の試験手段は、倍速数指定機能とパターン名指定機能
とライン名指定機能とを備えるパターン・ジェネレー
タ、所定のＩ／Ｏ数を有する複数個のチップ分の判定結
果の入力手段、前記パターン・ジェネレータとは異なる
前記第２の試験手段以外の外付けパターン・ジェネレー
タをセットまたは制御する制御手段および前記第２の試
験手段を前記第１の試験手段に連動して動作させる連動
手段のそれぞれを有する構成とすることもできる。 以
下の説明では、半導体としてシリコンを用いた技術を想
定し、試験手段の少なくとも一部が形成された半導体チ
ップまたはウェハを「シリコン・テスタ」という。
２の試験手段は、倍速数指定機能とパターン名指定機能
とライン名指定機能とを備えるパターン・ジェネレー
タ、所定のＩ／Ｏ数を有する複数個のチップ分の判定結
果の入力手段、前記パターン・ジェネレータとは異なる
前記第２の試験手段以外の外付けパターン・ジェネレー
タをセットまたは制御する制御手段および前記第２の試
験手段を前記第１の試験手段に連動して動作させる連動
手段のそれぞれを有する構成とすることもできる。 以
下の説明では、半導体としてシリコンを用いた技術を想
定し、試験手段の少なくとも一部が形成された半導体チ
ップまたはウェハを「シリコン・テスタ」という。
【００１１】このシリコン・テスタには、被測定集積回
路の１個のチップに対する１ビット分のデータからｍチ
ップ（ｍは正の整数）のそれぞれに対してｎビット（ｎ
は正の整数）のデータを生成する手段、１枚のウェハに
形成された被測定集積回路をａ個のブロック（ａは正の
整数）に分割し、そのひとつのブロックを選択して測定
する手段、被測定集積回路のひとつのチップを選択して
測定する手段などを設けることができる。
路の１個のチップに対する１ビット分のデータからｍチ
ップ（ｍは正の整数）のそれぞれに対してｎビット（ｎ
は正の整数）のデータを生成する手段、１枚のウェハに
形成された被測定集積回路をａ個のブロック（ａは正の
整数）に分割し、そのひとつのブロックを選択して測定
する手段、被測定集積回路のひとつのチップを選択して
測定する手段などを設けることができる。
【００１２】
【作用】ＬＳＩテスタの機能の一部または全部を半導体
チップまたはウェハ上に設けてシリコン・テスタとし、
これを接触材を介して被測定集積回路に電気的に接触さ
せる。これにより、試験のために必要な信号をすべてＬ
ＳＩテスタから信号線を介して引き出す必要がなくな
る。特に、多チップ並列で多入出力用の高精度かつ高速
のドライバとコンパレータの機能をシリコン・テスタに
内蔵することで、ＬＳＩテスタのハードウェアを簡略化
できる。シリコン・テスタと被測定集積回路との間を互
いに接触させるので、信号線を引き回す必要はなく、シ
リコン・テスタに高価なドライバは不要である。
チップまたはウェハ上に設けてシリコン・テスタとし、
これを接触材を介して被測定集積回路に電気的に接触さ
せる。これにより、試験のために必要な信号をすべてＬ
ＳＩテスタから信号線を介して引き出す必要がなくな
る。特に、多チップ並列で多入出力用の高精度かつ高速
のドライバとコンパレータの機能をシリコン・テスタに
内蔵することで、ＬＳＩテスタのハードウェアを簡略化
できる。シリコン・テスタと被測定集積回路との間を互
いに接触させるので、信号線を引き回す必要はなく、シ
リコン・テスタに高価なドライバは不要である。
【００１３】
【実施例】図１は本発明の第一の実施例の集積回路試験
装置を示す図であり、ウェハ・レベルでの実施例を示
す。この場合には、被測定ウェハ１４にその回路が動作
するために必要な電源および信号を入力してその出力を
測定するため、２５ＭＨｚで動作するメモリ・テスタ１
と、１Ｉ／Ｏのみのドライバー６と、信号線ケーブル７
と、シリコン・テスタ・ウェハ１２とを備える。
装置を示す図であり、ウェハ・レベルでの実施例を示
す。この場合には、被測定ウェハ１４にその回路が動作
するために必要な電源および信号を入力してその出力を
測定するため、２５ＭＨｚで動作するメモリ・テスタ１
と、１Ｉ／Ｏのみのドライバー６と、信号線ケーブル７
と、シリコン・テスタ・ウェハ１２とを備える。
【００１４】さらに、メモリ・テスタ１は、パターン・
ジェネレータ２と、１６Ｉ／Ｏ数を有する１６個のチッ
プ分の判定結果の入力手段３と、パターン・ジェネレー
タ２とは異なるメモリ・テスタ１以外の外付けパターン
・ジェネレータ（図示してない）をセットまたは制御す
る制御手段４と、シリコン・テスタ・ウェハ１２をメモ
リ・テスタ１に連動して動作させる連動手段５とを備え
る。
ジェネレータ２と、１６Ｉ／Ｏ数を有する１６個のチッ
プ分の判定結果の入力手段３と、パターン・ジェネレー
タ２とは異なるメモリ・テスタ１以外の外付けパターン
・ジェネレータ（図示してない）をセットまたは制御す
る制御手段４と、シリコン・テスタ・ウェハ１２をメモ
リ・テスタ１に連動して動作させる連動手段５とを備え
る。
【００１５】シリコン・テスタ・ウェハ１２および被測
定ウェハ１４はそれぞれ別々の測定治具１１に取り付け
られ、接触材としての圧電性導電ゴム１３を介して互い
に電気的に接続される。シリコン・テスタ・ウェハ２４
には試験のための一部または全部の機能が設けられる。
定ウェハ１４はそれぞれ別々の測定治具１１に取り付け
られ、接触材としての圧電性導電ゴム１３を介して互い
に電気的に接続される。シリコン・テスタ・ウェハ２４
には試験のための一部または全部の機能が設けられる。
【００１６】図２は本発明の第二の実施例の集積回路試
験装置を示す図である。
験装置を示す図である。
【００１７】この実施例の集積回路試験装置は、パター
ン・ジェネレータ２が、倍速数指定機能１５と、パター
ン名指定機能１６と、ライン名指定機能１７とを有する
構成以外は第一の実施例と同一の構成である。
ン・ジェネレータ２が、倍速数指定機能１５と、パター
ン名指定機能１６と、ライン名指定機能１７とを有する
構成以外は第一の実施例と同一の構成である。
【００１８】すなわち、この実施例の集積回路試験装置
は、被測定ウェハ１４にその回路が動作するために必要
な電源および信号を入力してその出力を測定するため、
２５ＭＨｚで動作するメモリ・テスタ１と、１Ｉ／Ｏの
みのドライバー６と、信号線ケーブル７と、シリコン・
テスタ・ウェハ１２とを備える。
は、被測定ウェハ１４にその回路が動作するために必要
な電源および信号を入力してその出力を測定するため、
２５ＭＨｚで動作するメモリ・テスタ１と、１Ｉ／Ｏの
みのドライバー６と、信号線ケーブル７と、シリコン・
テスタ・ウェハ１２とを備える。
【００１９】さらに、メモリ・テスタ１は、１６Ｉ／Ｏ
数を有する１６個のチップ分の判定結果の入力手段３
と、パターン・ジェネレータ２とは異なるメモリ・テス
タ１以外の外付けパターン・ジェネレータ（図示してな
い）をセットまたは制御する制御手段４と、シリコン・
テスタ・ウェハ１２をメモリ・テスタ１に連動して動作
させる連動手段５とを備える。
数を有する１６個のチップ分の判定結果の入力手段３
と、パターン・ジェネレータ２とは異なるメモリ・テス
タ１以外の外付けパターン・ジェネレータ（図示してな
い）をセットまたは制御する制御手段４と、シリコン・
テスタ・ウェハ１２をメモリ・テスタ１に連動して動作
させる連動手段５とを備える。
【００２０】図３はシリコン・テスタの構成例を示す。
ここでは、１入力のみのデータが供給され、被測定メモ
リの個数分の判定結果を出力する例を示す。このシリコ
ン・テスタには、多チップ／ビット化制御回路３１、ブ
ロックン選択デコーダ３２、チップ選択デコーダ３３、
ｐ倍速制御回路３４、Ｐ倍速アルゴリズム回路３５、自
己過電流保護回路３６、位置合わせ用回路３７、チップ
内テスト回路３８、フェイルメモリ回路３９、電流制御
回路４０、コンパレータ回路４１、オンチップコンデン
サ４２およびパッド４３を備える。
ここでは、１入力のみのデータが供給され、被測定メモ
リの個数分の判定結果を出力する例を示す。このシリコ
ン・テスタには、多チップ／ビット化制御回路３１、ブ
ロックン選択デコーダ３２、チップ選択デコーダ３３、
ｐ倍速制御回路３４、Ｐ倍速アルゴリズム回路３５、自
己過電流保護回路３６、位置合わせ用回路３７、チップ
内テスト回路３８、フェイルメモリ回路３９、電流制御
回路４０、コンパレータ回路４１、オンチップコンデン
サ４２およびパッド４３を備える。
【００２１】多チップ／ビット化制御回路３１は、メモ
リ・テスタから供給される１チップの１ビット（または
１入出力）分のデータから、デコーダ回路および入出力
とアドレス用の排他的論理和回路を用いて、ｍチップ
（ｍは正の整数）、ｎビット（ｎは正の整数）のデータ
を生成する。ブロック選択デコーダ３２は、そのシリコ
ン・テスタがウェハ・レベルで測定するとき、その被測
定ウェハをａ個のブロック（ａは正の整数）に分割し、
測定対象としてそのひとつのブロックを選択する。チッ
プ選択デコーダ３３は、ウェハ・レベルで測定すると
き、被測定ウェハの任意のチップを選択する。ｐ倍速制
御回路３４は、メモリ・テスタから供給されるクロック
周波数を位相同期ループを用いてｐ倍（ｐは２以上の整
数）にする。ｐ倍速アルゴリズム回路３５は、ｐ倍速制
御回路３４が動作するとき、アップ／ダウン・カウンタ
とラッチ回路とにより、メモリ・テスタからは供給され
ないｐ倍速動作の第２サイクル以降のテスト・パターン
を発生する。自己過電流保護回路３６は、定格を超える
過電流が流れるチップに対し、リセット機能を有するフ
リップフロップを用いて、電流供給を停止する。位置合
わせ用回路３７は、シリコン・テスタのパッドと被測定
チップのパッドとの位置合わせを行うことができるよう
に、被測定チップの任意のパッドに対して配置されたｂ
個（ｂは正の整数）パッドに、信号切替回路を介してメ
モリ・テスタからの直流信号を供給する。チップ内テス
ト回路３８は、被測定チップの一部の機能に相当するダ
ミー・チップ回路を内蔵し、そのダミー・チップ回路を
測定することで、そのメモリ・テスタの動作を自己診断
する。フェイルメモリ回路３９は、被測定チップの測定
結果が不良の場合に、その不良内容をフリップ・フロッ
プ回路により保持する。電流制御回路４０は、ウェハ・
レベルで被測定ウェハを多チップ並列測定する場合に、
メモリ・テスタからのクロック周波数を分周回路により
１／ｃ（ｃは２以上の整数）に分周して低速化するか、
またはその被測定ウェハを任意のブロックに分割して順
次そのブロックを選択することにより、電流を制御す
る。コンパレータ回路４１は、被測定チップの測定結果
を判定する。オンチップコンデンサ４２は被測定チップ
との間のバイパスコンデンサとして動作する。
リ・テスタから供給される１チップの１ビット（または
１入出力）分のデータから、デコーダ回路および入出力
とアドレス用の排他的論理和回路を用いて、ｍチップ
（ｍは正の整数）、ｎビット（ｎは正の整数）のデータ
を生成する。ブロック選択デコーダ３２は、そのシリコ
ン・テスタがウェハ・レベルで測定するとき、その被測
定ウェハをａ個のブロック（ａは正の整数）に分割し、
測定対象としてそのひとつのブロックを選択する。チッ
プ選択デコーダ３３は、ウェハ・レベルで測定すると
き、被測定ウェハの任意のチップを選択する。ｐ倍速制
御回路３４は、メモリ・テスタから供給されるクロック
周波数を位相同期ループを用いてｐ倍（ｐは２以上の整
数）にする。ｐ倍速アルゴリズム回路３５は、ｐ倍速制
御回路３４が動作するとき、アップ／ダウン・カウンタ
とラッチ回路とにより、メモリ・テスタからは供給され
ないｐ倍速動作の第２サイクル以降のテスト・パターン
を発生する。自己過電流保護回路３６は、定格を超える
過電流が流れるチップに対し、リセット機能を有するフ
リップフロップを用いて、電流供給を停止する。位置合
わせ用回路３７は、シリコン・テスタのパッドと被測定
チップのパッドとの位置合わせを行うことができるよう
に、被測定チップの任意のパッドに対して配置されたｂ
個（ｂは正の整数）パッドに、信号切替回路を介してメ
モリ・テスタからの直流信号を供給する。チップ内テス
ト回路３８は、被測定チップの一部の機能に相当するダ
ミー・チップ回路を内蔵し、そのダミー・チップ回路を
測定することで、そのメモリ・テスタの動作を自己診断
する。フェイルメモリ回路３９は、被測定チップの測定
結果が不良の場合に、その不良内容をフリップ・フロッ
プ回路により保持する。電流制御回路４０は、ウェハ・
レベルで被測定ウェハを多チップ並列測定する場合に、
メモリ・テスタからのクロック周波数を分周回路により
１／ｃ（ｃは２以上の整数）に分周して低速化するか、
またはその被測定ウェハを任意のブロックに分割して順
次そのブロックを選択することにより、電流を制御す
る。コンパレータ回路４１は、被測定チップの測定結果
を判定する。オンチップコンデンサ４２は被測定チップ
との間のバイパスコンデンサとして動作する。
【００２２】以上の各回路はすべてシリコン・テスタ上
に備えられる必要はなく、例えばチップ単位で測定する
場合にはそのいくつかの回路は省略可能である。
に備えられる必要はなく、例えばチップ単位で測定する
場合にはそのいくつかの回路は省略可能である。
【００２３】図４は図３に示したシリコン・テスタの動
作を説明するタイミング図である。メモリ・テスタから
の４０ｎｓ（時刻ｔ１〜ｔ５）の測定周期のうち時刻ｔ
１〜ｔ２の１０ｎｓの間に各信号がセットされると、ｐ
倍速制御回路３４およびｐ倍速アルゴリズム回路３５
は、位相同期ループ、アップ／ダウン・カウンタおよび
ラッチ回路により、時刻ｔ１〜ｔ２の各波形をコピー
し、時刻ｔ２〜ｔ３、時刻ｔ３〜ｔ４、時刻ｔ４〜ｔ５
でコピー波形を生成して出力する。時刻ｔ１〜ｔ２はマ
ーキングのインクリメントのリード「Ｈ」の部分であ
り、時刻ｔ２〜ｔ３のライト「Ｌ」、時刻ｔ３〜ｔ４の
アドレス〔Ａ＋１〕番地のリード「Ｈ」、および時刻ｔ
４〜ｔ５のライト「Ｌ」の各信号の「Ｌ」レベルと
「Ｈ」レベルとの間の変更およびアドレスの変更はｐ倍
速アルゴリズム回路３５により行われ、各信号の「Ｈ」
レベルから「Ｌ」レベルまたは「Ｌ」レベルから「Ｈ」
レベルへの遷移点の時刻の設定はｐ倍速制御回路３４に
より行われる。
作を説明するタイミング図である。メモリ・テスタから
の４０ｎｓ（時刻ｔ１〜ｔ５）の測定周期のうち時刻ｔ
１〜ｔ２の１０ｎｓの間に各信号がセットされると、ｐ
倍速制御回路３４およびｐ倍速アルゴリズム回路３５
は、位相同期ループ、アップ／ダウン・カウンタおよび
ラッチ回路により、時刻ｔ１〜ｔ２の各波形をコピー
し、時刻ｔ２〜ｔ３、時刻ｔ３〜ｔ４、時刻ｔ４〜ｔ５
でコピー波形を生成して出力する。時刻ｔ１〜ｔ２はマ
ーキングのインクリメントのリード「Ｈ」の部分であ
り、時刻ｔ２〜ｔ３のライト「Ｌ」、時刻ｔ３〜ｔ４の
アドレス〔Ａ＋１〕番地のリード「Ｈ」、および時刻ｔ
４〜ｔ５のライト「Ｌ」の各信号の「Ｌ」レベルと
「Ｈ」レベルとの間の変更およびアドレスの変更はｐ倍
速アルゴリズム回路３５により行われ、各信号の「Ｈ」
レベルから「Ｌ」レベルまたは「Ｌ」レベルから「Ｈ」
レベルへの遷移点の時刻の設定はｐ倍速制御回路３４に
より行われる。
【００２４】次に、第一の実施例の動作について説明す
る。この場合には、測定するチップ数が１個ではなく、
被測定ウェハ１４の全チップのうちの一部、例えば９６
チップ中の１６チップとなる。
る。この場合には、測定するチップ数が１個ではなく、
被測定ウェハ１４の全チップのうちの一部、例えば９６
チップ中の１６チップとなる。
【００２５】この場合、メモリ・テスタ１からシリコン
・テスタ・ウェハ１４には、１チップの１入力分の信号
が供給される。シリコン・テスタ・ウェハ１４では、多
チップ／ビット化制御回路のラッチ回路の排他的論理和
回路とにより１６チップ分の８入力データを生成し、ブ
ロック選択デコーダにより９６チップを６ブロックに分
割してその１ブロックの１６チップを選択して各信号を
供給する。
・テスタ・ウェハ１４には、１チップの１入力分の信号
が供給される。シリコン・テスタ・ウェハ１４では、多
チップ／ビット化制御回路のラッチ回路の排他的論理和
回路とにより１６チップ分の８入力データを生成し、ブ
ロック選択デコーダにより９６チップを６ブロックに分
割してその１ブロックの１６チップを選択して各信号を
供給する。
【００２６】まず被測定ウェハ１４が良品の１６Ｍ−Ｄ
ＲＡＭチップの場合を例に説明する。この場合、シリコ
ン・テスタ・チップ１２から試験のための信号が圧電性
導電ゴム１３を介して被測定ウェハ１４に供給される。
被測定チップの出力は圧電性導電ゴム１３を介してシリ
コン・テスタ・チップ１２に伝達され、コンパレータ回
路により良品判定され、信号線ケーブル７を介してメモ
リ・テスタ１に伝達される。
ＲＡＭチップの場合を例に説明する。この場合、シリコ
ン・テスタ・チップ１２から試験のための信号が圧電性
導電ゴム１３を介して被測定ウェハ１４に供給される。
被測定チップの出力は圧電性導電ゴム１３を介してシリ
コン・テスタ・チップ１２に伝達され、コンパレータ回
路により良品判定され、信号線ケーブル７を介してメモ
リ・テスタ１に伝達される。
【００２７】被測定ウェハ１４がマーキング不良の１６
Ｍ−ＤＲＡＭチップである場合にも同様に、シリコン・
テスタ・チップ１２から試験のための信号が圧電性導電
ゴム１３を介して被測定ウェハ１４に供給され、被測定
チップの出力が圧電性導電ゴム１３を介してシリコン・
テスタ・チップ１２に伝達される。このとき、シリコン
・テスタ・チップ１２内のコンパレータ回路では、例え
ば期待値が「Ｈ」レベルであるところに「Ｌ」レベルの
出力が到来するので、その被測定チップが不良品である
と判定し、不良信号が信号線７を介してメモリ・テスタ
１に伝達される。また、その不良結果がフェイル・メモ
リ回路にも保持される。
Ｍ−ＤＲＡＭチップである場合にも同様に、シリコン・
テスタ・チップ１２から試験のための信号が圧電性導電
ゴム１３を介して被測定ウェハ１４に供給され、被測定
チップの出力が圧電性導電ゴム１３を介してシリコン・
テスタ・チップ１２に伝達される。このとき、シリコン
・テスタ・チップ１２内のコンパレータ回路では、例え
ば期待値が「Ｈ」レベルであるところに「Ｌ」レベルの
出力が到来するので、その被測定チップが不良品である
と判定し、不良信号が信号線７を介してメモリ・テスタ
１に伝達される。また、その不良結果がフェイル・メモ
リ回路にも保持される。
【００２８】被測定ウェハ１４にスタンバイ時に過電流
が流れる不良がある場合には、そのチップをセットして
電源を印加した時点で、自己過電流保護回路が動作す
る。これにより被測定チップへの電流供給が停止し、ス
タンバイ電流不良品であることがメモリ・テスタに伝達
される。
が流れる不良がある場合には、そのチップをセットして
電源を印加した時点で、自己過電流保護回路が動作す
る。これにより被測定チップへの電流供給が停止し、ス
タンバイ電流不良品であることがメモリ・テスタに伝達
される。
【００２９】図３および図４に示したシリコン・テスタ
はウェハ・レベルでの測定を目的としたものであるが、
チップ単位の測定用に修正することも可能である。
はウェハ・レベルでの測定を目的としたものであるが、
チップ単位の測定用に修正することも可能である。
【００３０】以上の説明では被測定集積回路がＤＲＡＭ
チップまたはＤＲＡＭチップが形成されたウェハの場合
について説明したが、それ以外の集積回路の測定にも本
発明を同様に実施できる。
チップまたはＤＲＡＭチップが形成されたウェハの場合
について説明したが、それ以外の集積回路の測定にも本
発明を同様に実施できる。
【００３１】
【発明の効果】以上説明したように、本発明の集積回路
試験装置は、ＬＳＩテスタの機能の少なくとも一部を、
被測定集積回路に接触材を介して電気的に接触可能な半
導体チップまたはウェハからなるシリコン・テスタに設
ける。特に、ＬＳＩテスタの多チップ並列かつ多入出力
用の高精度かつ高速のドライバおよびコンパレータの機
能をシリコン・テスタに設けることで、その構成を大幅
に簡略化できる。
試験装置は、ＬＳＩテスタの機能の少なくとも一部を、
被測定集積回路に接触材を介して電気的に接触可能な半
導体チップまたはウェハからなるシリコン・テスタに設
ける。特に、ＬＳＩテスタの多チップ並列かつ多入出力
用の高精度かつ高速のドライバおよびコンパレータの機
能をシリコン・テスタに設けることで、その構成を大幅
に簡略化できる。
【００３２】例えば、８入出力の１６Ｍ−ＤＲＡＭを１
００ＭＨｚで１６個並列測定が可能な従来のメモリ・テ
スタは、ドライバ・ボードのみで１３８枚を必要とす
る。これに対して本発明では、ドライバおよびコンパレ
ータの機能をシリコン・テスタで行うことで、ＬＳＩテ
スタ本体には１個の１入出力ハードウェアを備えればよ
く、しかも２５ＭＨｚ動作で十分である。この場合、必
要のドライバ・ボードは２２枚と従来の１／６以下とな
り、基本クロックも低速となることから、機能を簡略化
したメモリ・テスタを用いて従来と同等の測定が可能と
なる。一方、シリコン・テスタについては、１６Ｍ−Ｄ
ＲＡＭなみのプロセスで製造可能であり、８入出力の１
６Ｍ−ＤＲＡＭを１００ＭＨｚで１６個並列測定するよ
うに製造する場合でも、その価格は１セット当たり１５
００万円以下になる。したがって、装置全体の価格はメ
モリ・テスタとシリコン・テスタとで６５００万円とな
り、従来の１／３以下と大幅に価格を引き下げることが
できる。
００ＭＨｚで１６個並列測定が可能な従来のメモリ・テ
スタは、ドライバ・ボードのみで１３８枚を必要とす
る。これに対して本発明では、ドライバおよびコンパレ
ータの機能をシリコン・テスタで行うことで、ＬＳＩテ
スタ本体には１個の１入出力ハードウェアを備えればよ
く、しかも２５ＭＨｚ動作で十分である。この場合、必
要のドライバ・ボードは２２枚と従来の１／６以下とな
り、基本クロックも低速となることから、機能を簡略化
したメモリ・テスタを用いて従来と同等の測定が可能と
なる。一方、シリコン・テスタについては、１６Ｍ−Ｄ
ＲＡＭなみのプロセスで製造可能であり、８入出力の１
６Ｍ−ＤＲＡＭを１００ＭＨｚで１６個並列測定するよ
うに製造する場合でも、その価格は１セット当たり１５
００万円以下になる。したがって、装置全体の価格はメ
モリ・テスタとシリコン・テスタとで６５００万円とな
り、従来の１／３以下と大幅に価格を引き下げることが
できる。
【図１】本発明の第一の実施例の集積回路試験装置の構
成を示す図。
成を示す図。
【図２】本発明の第二の実施例の集積回路試験装置の構
成を示す図。
成を示す図。
【図３】シリコン・テスタの構成例を示す図。
【図４】シリコン・テスタの動作を説明するタイミング
図。
図。
【図５】従来のメモリ・テスタによる測定例を示す図。
【図６】メモリ・テスタの測定系のブロック構成を示す
図。
図。
１，５１ メモリ・テスタ ２ パターン・ジェネレータ ３ 判定結果の入力手段 ４ セットまたは制御する制御手段 ５ シリコン・テスタ・ウェハ１２をメモリ・テスタ
１に連動して動作させる連動手段 ６，６２ ドライバ・コンパレータ ７，５７ 信号線ケーブル １１ 固定治具 １２ シリコン・テスタ・ウェハ １３ 圧電性導電ゴム １４ 被測定ウェハ １５ 倍速数指定機能 １６ パターン名指定機能 １７ ライン名指定機能 ３１ 多チップ／ビット化制御回路 ３２ ブロックン選択デコーダ ３３ チップ選択デコーダ ３４ ｐ倍速制御回路 ３５ ｐ倍速アルゴリズム回路 ３６ 自己過電流保護回路 ３７ 位置合わせ用回路 ３８ チップ内テスト回路 ３９ フェイルメモリ回路 ４０ 電流制御回路 ４１ コンパレータ回路 ４２ オンチップコンデンサ ４３ パッド ５２ メモリ・テスタ測定ステーション ５３ ウェハプローバ ５４ プローブ・カード ５５ 被測定ウェハ ５６ 真空チャク台５６ ６１ 中央処理装置 ６３ 被測定メモリ ６４，６５，６６ 信号線
１に連動して動作させる連動手段 ６，６２ ドライバ・コンパレータ ７，５７ 信号線ケーブル １１ 固定治具 １２ シリコン・テスタ・ウェハ １３ 圧電性導電ゴム １４ 被測定ウェハ １５ 倍速数指定機能 １６ パターン名指定機能 １７ ライン名指定機能 ３１ 多チップ／ビット化制御回路 ３２ ブロックン選択デコーダ ３３ チップ選択デコーダ ３４ ｐ倍速制御回路 ３５ ｐ倍速アルゴリズム回路 ３６ 自己過電流保護回路 ３７ 位置合わせ用回路 ３８ チップ内テスト回路 ３９ フェイルメモリ回路 ４０ 電流制御回路 ４１ コンパレータ回路 ４２ オンチップコンデンサ ４３ パッド ５２ メモリ・テスタ測定ステーション ５３ ウェハプローバ ５４ プローブ・カード ５５ 被測定ウェハ ５６ 真空チャク台５６ ６１ 中央処理装置 ６３ 被測定メモリ ６４，６５，６６ 信号線
Claims (5)
- 【請求項１】 基板上に形成された被測定集積回路にそ
の回路が動作するめに必要な電源および信号を入力して
その出力を測定する試験手段を備えた集積回路装置にお
いて、 前記被測定集積回路に接触材を介して電気的に接触可能
な半導体チップまたはウェハを備え、 前記試験手段のうち前記半導体チップまたはウェハに形
成された第１の試験手段を活性化させ動作させる第２の
試験手段を有することを特徴とする集積回路試験装置。 - 【請求項２】 前記第２の試験手段は、倍速数指定機能
とパターン名指定機能とライン名指定機能とを備えるパ
ターン・ジェネレータ、所定のＩ／Ｏ数を有する複数個
のチップ分の判定結果の入力手段、前記パターン・ジェ
ネレータとは異なる前記第２の試験手段以外の外付けパ
ターン・ジェネレータをセットまたは制御する制御手段
および前記第２の試験手段を前記第１の試験手段に連動
して動作させる連動手段のそれぞれを有することを特徴
とする請求項１記載の集積回路試験装置。 - 【請求項３】 前記被測定集積回路は１枚のウェハに複
数のチップを含み、前記半導体チップまたはウェハに
は、被測定集積回路の１個のチップに対する１ビット分
のデータからｍチップ（ｍは正の整数）のそれぞれに対
してｎビット（ｎは正の整数）のデータを生成する手段
が設けられた請求項１または２記載の集積回路試験装
置。 - 【請求項４】 前記半導体チップまたはウェハには、１
枚のウェハに形成された被測定集積回路をａ個のブロッ
ク（ａは正の整数）に分割し、そのひとつのブロックを
選択して測定する手段が設けられた請求項１または２記
載の集積回路試験装置。 - 【請求項５】 前記被測定集積回路は１枚のウェハに複
数のチップを含み、前記半導体チップまたはウェハに
は、被測定集積回路のひとつのチップを選択して測定す
る手段が設けられた請求項１または２記載の集積回路試
験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7203334A JPH0949864A (ja) | 1995-08-09 | 1995-08-09 | 集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7203334A JPH0949864A (ja) | 1995-08-09 | 1995-08-09 | 集積回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0949864A true JPH0949864A (ja) | 1997-02-18 |
Family
ID=16472301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7203334A Pending JPH0949864A (ja) | 1995-08-09 | 1995-08-09 | 集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0949864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003016799A (ja) * | 2001-06-29 | 2003-01-17 | Fujitsu Ltd | 半導体試験装置及び半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62263475A (ja) * | 1986-05-10 | 1987-11-16 | Agency Of Ind Science & Technol | メモリ試験装置 |
| JPS6348479A (ja) * | 1986-08-19 | 1988-03-01 | Mitsubishi Electric Corp | Ｉｃテスト装置 |
| JPH05275504A (ja) * | 1992-01-16 | 1993-10-22 | Toshiba Corp | プローブカード |
-
1995
- 1995-08-09 JP JP7203334A patent/JPH0949864A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62263475A (ja) * | 1986-05-10 | 1987-11-16 | Agency Of Ind Science & Technol | メモリ試験装置 |
| JPS6348479A (ja) * | 1986-08-19 | 1988-03-01 | Mitsubishi Electric Corp | Ｉｃテスト装置 |
| JPH05275504A (ja) * | 1992-01-16 | 1993-10-22 | Toshiba Corp | プローブカード |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003016799A (ja) * | 2001-06-29 | 2003-01-17 | Fujitsu Ltd | 半導体試験装置及び半導体装置 |
| US7107504B2 (en) | 2001-06-29 | 2006-09-12 | Fujitsu Limited | Test apparatus for semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980414 |