JPH09502818A - マルチポート共有メモリインタフェースおよび関連の方法 - Google Patents

Abstract

(57)【要約】 データを転送するための複数のポートと、複数のメモリアクセスバッファと、ポートとバッファとの間でデータのサブセットを分配するための相互接続マトリックス回路とを含むマルチポート共有メモリシステムが提供される。

Description

【発明の詳細な説明】 マルチポート共有メモリインタフェース および関連の方法 発明の背景 １．発明の分野 この発明は一般にメモリインタフェースシステムに関し、より特定的には、マ ルチプロセッサシステムおよび通信における交換のような適用例のための、複数 の装置による共有メモリへのアクセスを与えおよび調停するための方法および装 置に関する。 ２．関連技術の説明 共有メモリは、複数のプロセス間でのデータ伝送を容易にするために用いられ る。通常の共有メモリ実現例は、複数のポートの使用を伴う。各ポートが異なる 外部装置に共有メモリアクセスを与えてもよい。異なる装置は、データを送る、 異なるプロセスの制御または実行に関連してもよい。 他のポートによる共有メモリアクセスによって大きく影響されない、共有メモ リへのアクセスを、各ポートに与えるために、共有メモリへの経路は通常は個々 のポートの帯域幅の総和に近い帯域幅で設計される。これにより、たとえ複数の ポートが共有メモリへのアクセスを求めても、共有メモリにアクセスすることに おいていずれのポートも大きな遅延を被らないほど経路のデータ伝搬能力が十分 大きいことが保証される。一般に、これは２つの方法のうちの １つ、またはそれらの何らかの組合せで達成される。第１に、共有メモリアクセ ス時間は、個々のポートへに対するデータ転送時間よりもはるかに高速であるよ う設計すればよい。第２に、共有メモリへの経路幅が、個々のポートの経路幅よ りもはるかに大きいように設計されてもよい。 第１のアプローチは、各ポートに、データが共有メモリから読出されまたはそ こに書込まれ得るタイムスロットを割当てることである。各ポートに対し、割当 てられるタイムスロットは、ポートを通してデータを転送するのに必要な実際の 時間よりも短い。したかって、データはその転送中にポートと共有メモリとの間 で一時的にバッファされる。普通は、ポートのタイムスロットの長さは、共有メ モリへのアクセスを共有する装置の数に反比例する。特定のポートを用いる装置 は、そのポートに対して割当てられたタイムスロットの間のみメモリへのアクセ スを得ることができる。データは、タイムスロットとタイムスロットとの間では バッファされる。このアプローチには欠点があった。たとえば、このアプローチ は、メモリアクセス時間がポートのデータ転送時間よりもかなり短いことを必要 とする。しかしながら、ポートと共有メモリとに対するデータ転送速度間におい てそのような不一致を有することは非実用的であることがしばしばある。 第２のアプローチも、各ポートにタイムスロットを割当てることを伴う。たと えば、共有メモリへの書込みは、そ れぞれのポートで受信された複数のデータワードを一時的にバッファし、次いで 、それらを、そのポートに対して指定されるタイムスロットの間に、すべて１つ のメモリアクセスサイクルで、幅の広いメモリ経路上でメモリに与えることを伴 う。逆に、共有メモリからの読出しは、複数のワードを、それぞれのポートに対 して指定されるタイムスロットの間に、すべて１つのメモリアクセスサイクルで 、幅の広い経路上で与えることと、メモリから読出されたワードを一時的にバッ ファすることと、次いでそのワードをポートを通して転送することとを伴う。こ の第２のアプローチは、データワードがそれぞれのポートを通してマルチワード バーストで通信されるバーストモードシステムに特によく適合する。バースト全 体が、メモリアクセスバッファに一時的に記憶され、次いで１つのメモリアクセ スサイクル中に共有メモリへのそのような広帯域幅経路を通して書込みまたは読 出しされるだろう。適当に大きい帯域幅を有する経路を設けることによって、各 ポートは、他のポートを通るデータ転送によって妨害されない、共有メモリへの 排他的アクセスを有するように見えるようにされるだろう。 図１の例示的ブロック図は、ワード幅ｍを各々が有するｋ個のポートが共通の メモリを等しく共有するマルチポートメモリシステムのこれまでの実現例を示す 。各バーストはｋ個のワードを含む。ｋ個のメモリアクセスバッファはｋ個のｍ ビットワードを各々有し得る。各バッファはｋ× ｍライン幅の経路によって共有メモリに接続される。共有メモリはｋ×ｍビット 幅である。 図２の例示的な図は、図１のそれのような通常のマルチポートメモリシステム において用いられるデータフォーマットを示す。共有メモリへのデータの転送中 、ｍビットワードからなるｋワードのバーストがポートを通過する。このバース ト全体は１つのメモリアクセスバッファに短時間記憶される。次いで、所定のタ イムスロット中に、バーストのｋ個のワードすべては、バッファから同時に転送 され、ｋ×ｍ経路上で共有メモリに書込まれる。共有メモリからのデータの転送 中は、ｋ個のワードが別の所定のタイムスロット中に共有メモリから読出されて １つのメモリアクセスバッファに転送される。次いで、バッファされたデータは 、そのバッファに関連するポートを通って転送される。 最初にバーストを入力したポートは、バーストを出力するポートと異なっても よい。バーストが入力ポートから出力ポートに送られ得るよう、共有メモリはバ ーストを一時的に記憶する。したがって、図１のシステムはポート間でデータを 送るのに用いられ得る。 より特定的には、たとえば、メモリ書込み動作において、それぞれのポートを 通して受信されたｋ個のｍビットワードは、そのポートに割当てられたメモリア クセスバッファによってバッファされる。続いて、そのメモリアクセスバッファ に対して予約されたタイムスロット中に、割当てら れたバッファに記憶されたｋ個のｍビットワードのすべては、共有されるｋ×ｍ ビット幅経路上で共有メモリに同時に書込まれる。同様の態様で、他のバッファ の各々は、それら自身の関連するポートのためにｍビットワードを記憶し得る。 各個々のバッファの内容全体（ｋ個のワードすベて）は、そのバッファに対して 予約された個々のタイムスロット中に、共有メモリに書込まれ得る。メモリ読出 動作は、書込み動作のステップが逆になることを除き、同様である。 この従来の実現例の不利な点は、大型マルチポートシステムにおいてバッファ とバスとの間に多数の相互接続ピンが必要となることである。図３は、別の従来 のマルチポート共有メモリシステムを示すブロック図である。使用されるデータ フォーマットは、１ワードに付き７２ビット（６４ビットデータに８ビットパリ ティを加えたもの）の１６ワードのバーストを伴う。共有メモリバスは１１５２ 線幅を有する（１６ワード×７２ビット／ワード）。バスは１６のメモリアクセ スバッファの各々に接続される。各バッファは、バスに接続される１１５２本、 およびポートに接続される７２本を含む、１２２４よりも多いデータピンを必要 とするだろう。残念なことに、バスに接続される１１５２のデータピンは、１６ のバッファすべてと共有メモリとに接続されるバス上で動作する高い駆動能力を 各々必要とするだろう。図３は、バッファピンによって克服されな ければならない例示的バス容量を示す。 したがって、共有メモリへの複数ポートアクセスを与えるための改善されたア ーキテクチャが要求されている。このアーキテクチャは、メモリアクセスバッフ ァのために必要なピンがより少なくあるべきであり、かつバッファピンのための 高い駆動能力を必要とするべきではない。この発明はこれらの要求を満たすもの である。 発明の概要 新規なマルチポートメモリシステムが提供される。メモリシステムはランダム アクセスメモリを含む。複数のバッファが、それぞれのポートとランダムアクセ スメモリとの間におけるデータの転送中にデータを一時的に記憶するために設け られる。データパスが、ランダムアクセスメモリと複数のバッファとを相互接続 する。相互接続回路が、ポートおよび異なる所定のバッファの間で、データの異 なる所定のサブセットを送る。 別の局面において、ランダムアクセスメモリと複数のデータポートとの間にお けるポートバーストの転送のための方法が提供される。ポートバーストとは、１ つのポートを通して転送されるデータの複数ワードのバーストである。それぞれ のポートバーストにおけるデータワードは複数のサブセットに区分される。各デ ータワードサブセットは一時記憶バッファと関連付けられる。データワードサブ セットは、それぞれのポートと、それらデータワードサブセッ トが一時的に記憶されるそれらがそれぞれ関連付けられたバッファとの間で伝導 される。ポートバーストの全体が、複数のバッファとランダムメモリとの間を、 １つのメモリアクセスサイクル内に転送され得る。 この発明は、ポートと共有メモリとの間でデータの複数ワードのバーストを転 送するのに必要なピン接続の数を低減する。さらに、この発明の現在の実施例は 、メモリアクセスバッファの出力駆動要件を低減する。 この発明のこれらのならびに他の目的および利点は、当業者には、添付の図面 と関連して以下の詳細な説明から明らかとなるであろう。 図面の簡単な説明 図１は、以前のマルチポート共有メモリシステムのブロック図であり、 図２は、図１の以前のシステムにおいて用いられ得るデータフォーマットであ り、 図３は、別の以前のマルチポート共有メモリシステムのブロック図であり、 図４は、この発明に従う第１のマルチポート共有メモリシステムの、一般化さ れたブロック図であり、 図５は、図４の実施例において用いられるデータフォーマットおよびデータフ ローを示し、 図６は、図４の実施例のメモリアクセスバッファおよび制御論理のより詳細な ブロック図であり、 図７は、図６のメモリアクセスバッファのデュアルレジスタ対のひとつのブロ ック図であり、 図８は、図６の制御論理とメモリアクセスバッファとの動作を説明するタイミ ング図であり、 図９は、図７のデュアルレジスタ対の動作を説明するタイミング図であり、 図１０は、この発明に従う非同期転送モード交換機のブロック図である。 好ましい実施例の詳細な説明 この発明は、マルチポート共有メモリシステムを実現するための新規な方法お よび装置を含む。以下の説明は、当業者であればこの発明を実施できるように述 べられる。特定の適用例の説明は、例としてのみ与えられる。好ましい実施例に 対するさまざまな変更は当業者には容易に明らかとなり、ここに定義される一般 原理はこの発明の精神および範囲から逸脱することなく他の実施例および適用例 に適用されてもよい。したがって、この発明は、示される実施例に限定されるこ とは意図されず、ここに開示される原理および特徴と整合性のある最も広い範囲 と一致される。 ここで図４を参照すると、この発明に従う第１のマルチポート共有メモリシス テム１８のブロック図が示される。第１のシステム１８は、ｎワードバーストで ｍビットデータワードを各々が入力／出力するｋ個のポート２０の組と、相互接 続マトリックス回路２２と、ｍ個のメモリアクセス バッファ２４の組と、共有メモリ２６とを含む。ポートは、デジタル情報がデー タバスのような外部回路へまたは外部から転送され得る２方向デジタルパスとし て働く。ポート構造は、当業者には周知であり、ここに記載される必要はない。 共有メモリ２６内の、破線で示される特定領域は、バッファ２４に一時的に記憶 されるデータのサブセットのために予約される。 メモリ書込み動作中において、ポート２０は、それに接続される個々の外部装 置（図示せず）からの二進データを転送する。これらのポート２０は受信した二 進データを相互接続マトリックス２２に与え、相互接続マトリックス２２はポー トを介して転送されたデータをメモリアクセスバッファ２４間に分配する。この 実施例において、この分配は、各メモリアクセスバッファ２４がポートの各々に よって転送されるデータのサブセットを受取るようにして達成される。この実施 例では、各バッファ２４は、個々のポートからそのバッファによって受取られた データのすべてをメモリ２６に並列で転送し得る。さらに、そのような個々のポ ートから受取られるデータの並列転送のすべては、１つのメモリアクセスサイク ル中に起こり得る。 メモリ読出し動作は、書込み動作のステップと同様であるが、逆向きである。 つまり、ｎ個のｍビットワードのためのビットは、共有メモリから転送されてメ モリアクセスバッファ２４間に分配される。相互接続マトリックス２２ は次いでその分配されたビットを１つのポート２０に与え、それを通して、ｎ個 のｍビットワードを含むバーストが外部装置（図示せず）に転送される。 次に図５を参照すると、第１のシステム１８において現在用いられる相互接続 マトリックス回路２２とデータフォーマットとデータフローとの詳細を示す図が 示される。各メモリアクセスバッファ２４は、どのポートであれそれを通して転 送されるすべてのデータワードに対して、特定のビット位置を記憶するための専 用となっている。データワードは、データおよびパリティ情報を含んでもよい。 現在の好ましい実施例において、メモリアクセスバッファの総数はワードごとの ビットの総数（ｍ）に等しく、したがって、各バッファに、すべてのワードにお ける１つのビット位置を担わせることができる。たとえば、メモリアクセスバッ ファ２４−１はポート２０−１ないし２０−ｋのいずれかを通して転送される各 ワードのビット１（Ｂ１）を記憶し、メモリアクセスバッファ２４−２はポート ２０−１ないし２０−ｋのいずれかを通して転送される各ワードのビット２（Ｂ ２）を記憶する、というようになる。 図４を再び参照すると、各メモリアクセスバッファ２４−１〜２４−ｋは、ｎ ビットデータ線２８−１〜２８−ｋの組によって共有メモリ２６に接続される。 したがって、異なる序列のビットのｍ個のサブセットが、メモリ２６とバッファ ２４との間で同時に転送され得る。この実施例に おいては、ｍ個のサブセットの各々に対してｎビットあり、つまり、ｎワードの バーストにおけるｎ個のワードの各々に対して１つのビットがある。特定的には 、バーストごとにｎワードありかつワードごとにｍビットある場合、バーストご とに序列Ｂ１のｎビットがあり、バーストごとに序列Ｂ２のｎビットがあり、… 、バーストごとに序列Ｂｍのｎビットがある。所定の序列のｎビットのすべては 、その序列のビットを記憶するために割当てられたバッファに接続されたｎビッ ト線上でメモリ２６に同時に与えられ得る。たとえば、Ｂ１のｎビットのすべて は、バッファ２４−１に接続されるｎビット線上に与えられる。これは、バッフ ァがメモリのアドレスされた位置へまたはその位置から一度にｎワードを転送し 得ることを意味する。以下に説明されるように、これらの転送されるワードのす べては、同じ外部装置で生じ、またはそれを目標とされたものであろう。 各ポート２０は、相互接続マトリックス２２と外部回路（図示せず）との間で データを所定のフォーマットで転送する。この書類では、「ポートバースト」と は、外部回路へまたはそこからの両方向において１つのポートを介して転送され るデータバーストを意味する。図５に示される現在の実施例においては、ｍビッ トのデータワードは、バッファ２４への転送のためにポートによって相互接続マ トリックス２２へ与えられるであろう。逆に、ｍビットのデータワードは、外部 装置への転送のために相互接続マトリッ クス２２によってそのようなポートへ与えられるであろう。データワードフォー マットは、ビットＢ１〜Ｂｍが所定の順序で与えられるデータワードを含む。相 互接続マトリックスはそれらのビットを上述のように分配する。 相互接続マトリックス回路２２は、たとえば、プリント回路基板（ＰＣＢ）、 ワイヤラップ、またははんだ付けワイヤを用いて実現され得る。現在の好ましい 実施例において、相互接続マトリックスはポートとバッファとの間における接続 を与える。以下に説明されるように、たとえば、ポート２０−１を介して転送さ れる各ワード内の各Ｂ１は、マトリックス２２によって、ポート２０−１と関連 付けされたバッファ２４−１の記憶素子に接続され、ポート２０−２を介して転 送される各ワード内の各Ｂ１は、マトリックス２２によって、ポート２０−２と 関連付けされたバッファ２４−１の記憶素子に接続され、…ポート２０−ｋを介 して転送される各ワード内の各Ｂ１は、マトリックス２２によって、ポートへ２ ０−ｋと関連付けされたバッファ２４−１の記憶素子に接続される。 メモリアクセスバッファは、標準論理またはカスタム論理のいずれを用いても 実現され得る。図６〜図９は、メモリアクセスバッファ２４とメモリアクセスバ ッファ２４のうちの１つのデュアルレジスタ対３４との動作を例示し説明する。 図６の例示的ブロック図は、メモリアクセスバッファ２４と、制御論理２９と、 バッファ２４を相互接続マ トリックス（図示せず）に接続する直列入力／出力線３０と、ｎビット並列入力 ／出力バス３２とを示す。制御論理２９は、線３０上の直列Ｉ／Ｏと、バス３２ 上の並列Ｉ／Ｏとを制御する。制御論理の動作は、図８のタイミング図を参照し て説明される。 図７を参照して、デュアルｎビットレジスタ対３４のひとつが示される。この 発明の現在の実施例において、各メモリアクセスバッファ２４は図７に示される ようなｋ個のデュアルレジスタ対を含み、バッファ２４ごとに合計して２ｋ個の レジスタがある。各バッファ内の各レジスタ対はポートの１つに関連付けされる 。各レジスタ対は、そのレジスタ対に関連付けされたポートへまたはポートから 転送されるすべてのデータワード内の所定の位置（序列）にあるすべてのビット を記憶するための専用となっている。つまり、それぞれのバッファの各それぞれ のデュアルレジスタ対は、それぞれのポートを介して転送される各データワード からの同じ序列のビットのすべてを記憶し転送する。 たとえば、図５を参照すると、バッファ２４−１内において、デュアルレジス タ対Ｒ_i1は、ポートＰ_i（図示せず）を介して転送される各データワードの（序 列が）第１のビットＢ１を受取って記憶する。バッファ２４−２内において、デ ュアルレジスタ対Ｒ_i2は、ポートＰiを介して転送される各ワードの（序列が） 第２のビットＢ２を受取って記憶する。バッファ２４−ｍ内において、デュアル レ ジスタ対Ｒ_imは、ポートＰ_iを介して転送される各ワードの（序列が）第ｍのビ ットＢ_mを受取って記憶する。したがって、たとえば、ポートＰ_iを介して転送さ れるすべてのＢ１は、そのポートを介して転送されるデータのサブセットを表わ す。同様に、たとえば、すべてのＢ２は別のサブセットを表わし、すべてのＢ_m も同様である。 デュアルレジスタ対３４は、シフトインレジスタ３６とシフトアウトレジスタ ３８とを含む。シフトインレジスタ３６は、まずデータのｎビットを記憶し、次 いでそれが共有メモリ２６に書込まれるようそれをメモリバス３２上に並列でア サートする。シフトアウトレジスタは、共有メモリ２６から読み「出された」ｎ ビットのデータをメモリバス３２から並列で読出して記憶する。 シフトインレジスタ３６に記憶されるデータは相互接続マトリックス２２から シフトインレジスタ３６へシリアルにシフトされ、そこからそれはバス３２上に 並列でアサートされて上述のようにメモリ２６に書込まれる。逆に、シフトアウ トレジスタ３８に記憶されるデータはそれがメモリ２６から読出された後バス３ ２からシフトアウトレジスタへ並列で読出され、そこからそれはシフトアウトレ ジスタから相互接続マトリックス２２へシリアルにシフトされる。出力イネーブ ルバッファ４０は、シフトアウトレジスタ３８から相互接続マトリックス２２へ のデータの直列転送を制御する。 図８を参照すると、図４〜図６のメモリアクセスバッファのためのタイミング 図が示される。図８のタイミング図は、各ポートがバーストサイズ３２ワード（ ｎ＝３２）を有する３２ポートシステム（ｋ＝３２）のためのタイミングを示す 。したかって、ｎ＝ｋである。現在の実施例において、メモリアクセスは、３２ のメモリ読出しサイクルと、それに続く３２のメモリ書込みサイクルとの間を交 互する。 メモリ書込みのタイミングにまず注目すると、メモリデータ書込み期間（クロ ックティック３３〜６４）の間に、異なる３２ワードのデータのバーストが、各 ポート２０に対して、共通のメモリ２６に書込まれ得る。各ポートは、そのポー トを介して転送されるデータがメモリ２６に書込まれ得るクロックサイクルを有 する。連続するポートのデータは、連続クロックサイクルで書込まれ、それらは それぞれのポートに対するそれぞれの書込み「タイムスロット」である。各ポー トに割当てられる書込みタイムスロットに対して準備するために、各ポートはそ のタイムスロットの３２クロックサイクル前にデータをメモリアクセスバッファ に転送し始め得るので、ポートのタイムスロットの到着前に、ポートによって受 信されたバーストの３２ワードのすべてを、ポートに割当てられたバッファに転 送するのに十分な時間がある。したかって、メモリデータタイミング線上の「ｗ １．Ｃ」に先行する３２クロックサイクルの間には、ポート２０−１から相互接 続マトリックス２２ を介してメモリアクセスバッファ２４−１へ、ポート２０−１データ線上に「ｗ １．１」、「ｗ１．２」・・・「ｗ１．３２」として示される３２の転送がある。 各ポートは異なるタイムスロットを有するので、各ポートのバーストが、そのポ ートのタイムスロットのすぐ前に共有メモリへの転送準備ができるように、ポー トからの転送は適当にずらされる。 より特定的には、たとえば、図８に示される各ポート２０−１のデータ書込み サイクル中に、ポート２０−１を介して転送される第１のワードにあるすベての ビットは、相互接続マトリックス２２によって、メモリアクセスバッファ２４の 割当てられたデュアルポートレジスタ対間に分配される。たとえば、１バースト に付き３２ワードありかつ１ワードに付きｍビットあるとすると、第１のポート ２０−１のデータ書込みサイクル（ｗ１．１）の間、ポート２０−１を介して転 送されるワード１（Ｗ１）のビットへ１（Ｂ１）はバッファ２４−１にある所定 のレジスタ対にシリアルに書込まれ、Ｗ１のＢ２はバッファ２４−２にある所定 のレジスタ対にシリアルに書込まれ、Ｗ１のＢ３はバッファ２４−３にあるレジ スタ対にシリアルに書込まれる、というようになる。Ｗ１のＢｍはバッファ２４ −ｍのレジスタ対にシリアルに書込まれる。 同様に、たとえば、第３２のポート２０−１のデータ書込みサイクル（Ｗ１． ３２）の間、ポート２０−１を介し て転送されるＷ３２のＢ１は、ポート２０−１を介して転送されるＷ１のＢ１と 同じ、ポート２４−１のレジスタ対にシリアルに書込まれる。同様に、たとえば 、第３のポート２０−１のデータ書込みサイクル（Ｗ１．３）の間、ポート２０ −１を介して転送されるＷ３のＢ６は、ポート２０−１を介して転送されるＷ１ のＢ６と同じ、メモリアクセスバッファ２４−６（図示せず）にあるレジスタ対 にシリアルに書込まれる。 したがって、ポート２０−１に対する３２のデータ書込みサイクル（ｗ１．１ 〜ｗ１．３２）の間、データはそれぞれのメモリアクセスバッファ２４−１〜２ ４−ｍにある指定されたシフトインレジスタにシリアルにシフトされる。メモリ データサイクルｗ１．Ｃの間、事前の３２の直列シフトインサイクル（ｗ１．１ 〜ｗ１．３２）の間にポート２０−１のシフトインレジスタにシリアルにシフト されたすべてのデータは、共有メモリ２６に書込まれ得るようバス３２上に並列 にアサートされる。 同様に、メモリ読出し期間（クロックティック１〜３２）の間、３２ワードの データが、各ポートに対して、共有メモリから読出され得る。たとえば、ｒ１． Ｃでの１つのクロックメモリアクセスサイクルの間に、３２ワードがメモリ２６ から読出され得、これらのワードはポート２０−１を介して外部装置へ転送され 得る。したかって、ｒ１．Ｃはポート２０−１に対する読出し「タイムスロット 」で ある。同様に、たとえば、ｒ３１．Ｃはポート２０−３１に対する読出しタイム スロットを表わす。 特定的には、たとえば、タイムスロットｒ１．Ｃで、バッファ２４−１内にあ るシフトアウトレジスタは、メモリ２６から並列に読出される３２ワードのすべ てのＢ１を並列に受取る。同様に、たとえば、タイムスロットｒ１．Ｃで、バッ ファ２４−１８（図示せず）内にあるシフトアウトレジスタは、メモリ２６から 並列に読出される３２ワードのすべてのＢ１８を並列に受取る。 ポート２０−１の３２のデータ読出しサイクル（ｒ１．１〜ｒ１．３２）の間 、メモリデータ読出しサイクル（ｒ１．Ｃ）中にメモリ２６から読出されたワー ドは相互接続マトリックス２２を介してポート２０−１にシリアルに転送される 。たとえば、データ読出しサイクル（ｒ１．１）の間、ポート２０−１を介して 転送されるべき第１のワード（Ｗ１）に対するすべてのビットは、ｍ個の異なる バッファ２４内にあるｍ個の異なるシフトアウトレジスタから同時にシリアルに シフトされ、マトリックス２２を介してＷ１をポート２０−１に与える。同様に 、たとえば、データ読出しサイクル（ｒ１．３１）の間、ポート２０−１を介し て転送されるべき第３１のワード（Ｗ３１）に対するすべてのビットは、ｍ個の 異なるバッファ２４内にあるｍ個の異なるシフトアウトレジスタから同時にシリ アルにシフトされ、マトリックス２２を介してＷ３１をポート２０ −１に与える。 したがって、所定のポートで受信されたデータがメモリ２６に書込まれるとき 、相互接続マトリックスは、各バッファが各ワードのうちの記憶されるべきサブ セットだけを記憶するよう、データワードビットを複数のバッファ間に分配する 。好ましい実施例では、各バッファは所定の序列のビットのみを記憶する。した がって、各バッファは、バス３２に、メモリに同時に転送されるべきすべてのデ ータのサブセットを与えるだけでよい。 逆に、メモリから読出されるデータが所定のポートに出力されるときは、複数 のバッファ間に分配されたビットが一連の完全なワード（すなわちバースト）と して出力されるよう、相互接続マトリックスはそれらを再結合する。あるポート を介して転送されるべきデータ全体は、メモリから並列に出力されてバッファに 入力される。しかしながら、各バッファはその全体データのサブセットを受取る にすぎない。相互接続マトリックス２２はサブセットをデータのバーストに再結 合する。 図９の例示的タイミング図は、図７のデュアルレジスタ対の動作を示す。Ｐ． ＷＲＩＴＥパルスの間、（ｒＸ．ｃ）メモリデータサイクル中に共有メモリ２６ から読出されたデータはシフトアウトレジスタ３８に並列に書込まれる。各ＳＨ ＩＦＴ−ＯＵＴパルスの間、１つのビットがそれぞれのポートへの転送のために シフトアウトレジスタから相 互接続マトリックス２２へシフトアウトされる。たとえば、バッファ２４−１の 場合、各ＳＨＩＦＴ−ＯＵＴパルスは図８のｒ１．Ｘパルスに対応する。各ＳＨ ＩＦＴ−ＩＮパルスの間では、データの１つのビットがシフトインレジスタにシ フトインされる。たとえば、バッファ２４−１の場合、各ＳＨＩＦＴ−ＩＮパル スは図８のｗ１．Ｘパルスに対応する。Ｐ．ＲＥＡＤパルスの間では、シフトイ ンレジスタにシフトインされたすべてのデータは並列に読出されてｗ１．Ｃサイ クルの間に共有メモリ２６に書込まれ得る。 この実施例では、共有メモリ２６は、（ｎ×ｍ）のメモリ幅を有する標準的ラ ンダムアクセスメモリ（ＲＡＭ）構成であり得る。したがって、メモリは、図５ に示されるように、メモリアクセスバッファ２４へまたはそこからデータの（ｎ ×ｍ）ビットを同時に転送でき、すべての（ｎ×ｍ）ビットを１つのアドレス指 定されるメモリ位置に記憶することができる。この実施例では、ポートからの各 ワードを連続するビットとして記憶するのではなく、これらワードは「インタリ ーブ」され、すべての第１の序列＝序列ビット（Ｂ１）が連続的に記憶され、そ れにすべての第２の序列ビット（Ｂ２）等が続き、以下同様である。この構成で は、特定のポート２０からまたはそこへのｎワードを表わすすべてのビットは、 共有メモリ２６の１ラインとして容易に記憶され得る。 この実施例では、タイムスロットは予め割当てられる。 しかしながら、タイムスロットは優先順位に基づいて調停されてもよい。さらに 、この実施例では、ｋ個のポート２０の各々は共有メモリ２６と通信するために １つのクロックザイクルのタイムスロットを必要とし、かつ各ポートはメモリア クセスバッファ２４へまたはそこからｎワードのデータバーストの全体を転送す るためにそのタイムスロットの前にｎクロックサイクルを必要とするため、バー ストごとのワード数（ｎ）をポート数（ｋ）と等しく設定し、それによって、ボ ルトネックやアイドル時間なしにデータを転送するための円滑なサイクルプロセ スを提供するようにするのが効率的である。しかしながら、ポート数とバースト ごとのワード数との関係は、この発明から逸脱することなく変更可能である。 図１０は、この発明に従う３２ポート非同期転送モード（ＡＴＭ）交換機のブ ロック図である。ＡＴＭは、セルと呼ばれる固定サイズのパケットを用いる情報 転送のためのペイロード多重化技術である。現在の実現例では、ＡＴＭセルは、 ５３バイト長であり、かつ経路情報を伝搬する５バイトのヘッダに４８バイトの 情報フィールド（ペイロード）が続くものからなる。交換機に入る各ＡＴＭセル のペイロードは、共有メモリ内の特定の位置に置かれる。ＡＴＭセルのペイロー ドは４８バイト幅（１バイトに付き８ビット）であるので、共有メモリは３８４ ビット幅（４８×８＝３８４）にされる。この実現例は、メモリアクセスバ ッファからメモリへの３２ビットのバスを有し、各ポートワードが１２ビット幅 であり、かつ３２ワードのポートバーストを用いるように選択された。３８４は （１２×３２）にも等しく、つまり、セルは１２ビットワードからなる３２ワー ドのバーストで転送されることに注目されたい。 ＡＴＭ交換機は、ポート上の各受信されたセルを、各そのようなセルに含まれ る経路情報に従って、宛先ポートへ送る。より特定的には、セルはポートから転 送されて共有メモリに記憶される。次いで、それは、共有メモリから取出されて 、セル内に示された宛先ポートへ転送される。この態様で、データをポート間で 交換できる。制御メモリおよび交換制御装置の動作は、当業者によって理解され 、この発明のいかなる部分も形成しないだろうから、ここに記載される必要はな い。 この発明の特定の実施例がここに詳細に記載されてきたが、この発明の範囲か ら逸脱することなくさまざまな修正が好ましい実施例になされ得る。したがって 、前述の記載は、添付の請求の範囲において規定されるこの発明を限定すること を意図するものではない。

Claims (1)

1. 【特許請求の範囲】 １．ランダムアクセスメモリ（ＲＡＭ）と複数のデータポートとを含むマルチポ ートメモリシステムにおいて使用するためのメモリインタフェースであって、 各々が、異なるそれぞれのデータポートと前記ＲＡＭとの間で移動中の複数の それぞれのデータバーストのサブセットの同時記憶のための複数の記憶素子を含 み、かつ個々の記憶素子と前記ＲＡＭとの間で接続可能な並列データパス回路を さらに含む複数のバッファと、 それぞれのデータポートと前記ＲＡＭとの間で移動中の任意の所与のデータバ ーストの異なるそれぞれのサブセットが、異なるそれぞれのデータ線を介して異 なるそれぞれのバッファへまたはそれらから伝導されるように、各それぞれのデ ータポートを複数のそれぞれのバッファと相互接続する複数のデータ線を含む相 互接続回路とを含む、メモリインタフェース。 ２．それぞれの記憶素子は、データバーストのサブセットを前記相互接続回路へ およびそこからシリアルに転送する直列転送回路を含む、請求項１に記載のシス テム。 ３．それぞれの記憶素子は、前記相互接続回路からのそれぞれのデータバースト のサブセットをシリアルにシフトインするためのそれぞれのシフトインレジスタ 回路を含み、かつ前記相互接続回路へそれぞれのデータバーストのサブセットを シリアルにシフトアウトするためのそれぞれのシ フトアウトレジスタ回路を含む、請求項１に記載のシステム。 ４．それぞれの記憶素子は、前記相互接続回路からそれぞれのデータバーストの サブセットをシリアルにシフトインするための、および前記ＲＡＭへのそのよう なデータバーストのサブセットの並列シフトアウトのための、それぞれの直列シ フトイン／並列シフトアウトレジスタ回路を含み、 それぞれの記憶素子は、前記ＲＡＭからのそれぞれのデータバーストのサブセ ットの並列シフトインのための、および前記相互接続回路へのそのようなデータ バーストのサブセットをシリアルにシフトアウトするための、それぞれの並列シ フトイン／直列シフトアウトレジスタ回路をさらに含む、請求項Ｉに記載のシス テム。 ５．それぞれの記憶素子は、前記相互接続回路からのそれぞれのデータバースト のサブセットをシリアルにシフトインするための、および前記ＲＡＭへのそのよ うなデータバーストのサブセットの並列シフトアウトのための、それぞれの直列 シフトイン／並列シフトアウトレジスタ回路を含み、 それぞれの記憶素子は、前記ＲＡＭからのそれぞれのデータバーストのサブセ ットの並列シフトインのための、およびそのようなデータバーストのサブセット を前記相互接続回路へシリアルにシフトアウトするための、それぞれの並列シフ トイン／直列シフトアウトレジスタ回路をさらに 含み、 それぞれの並列データパス回路はそれぞれの直列シフトイン／並列シフトアウ トレジスタ回路を前記ＲＡＭと断続的に接続し、 それぞれの並列データパス回路はそれぞれの並列シフトイン／直列シフトアウ トレジスタ回路を前記ＲＡＭと断続的に接続する、請求項１に記載のシステム。 ６．それぞれの記憶素子は、データバスのサブセットを前記相互接続回路へまた はそこから一度に１ビットシリアルに転送する直列転送回路を含む、請求項１に 記載のシステム。 ７．前記相互接続回路はプリント基板を含む、請求項１に記載のシステム。 ８．ランダムアクセスメモリ（ＲＡＭ）と複数のデータポートとを含むマルチポ ートメモリシステムにおいて使用するためのメモリインタフェースであって、 複数のバッファを含み、その各々が、異なるそれぞれのデータポートと前記Ｒ ＡＭとの間で移動中の複数のそれぞれのデータバーストのサブセットの同時記憶 のための複数の記憶素子を含み、それぞれの記憶素子は、前記相互接続回路から のそれぞれのデータバーストのサブセットをシリアルにシフトインするための、 および前記ＲＡＭへのそのようなデータバスのサブセットの並列シフトアウトの ための、それぞれの直列シフトイン／並列シフトアウトレジス タ回路を含み、それぞれの記憶素子は、前記ＲＡＭからのそれぞれのデータバー ストのサブセットの並列シフトインのための、およびそのようなデータバースト のサブセットを前記相互接続回路にシリアルにシフトアウトするための、それぞ れの並列シフトイン／直列シフトアウトレジスタ回路をさらに含み、前記それぞ れのバッファは、それぞれの直列シフトイン／並列シフトアウトレジスタ回路を 前記ＲＡＭと断続的に接続し、それぞれの並列シフトイン／直列シフトアウトレ ジスタ回路を前記ＲＡＭと断続的に接続する、それぞれの並列データパス回路を さらに含み、前記メモリインタフェースはさらに、 それぞれのデータポートと前記ＲＡＭとの間を移動中の任意の所与のデータバ ーストの異なるそれぞれのサブセットが、異なるそれぞれのデータ線を介して異 なるそれぞれのバッファへまたはそれらから伝導されるように、各それぞれのデ ータポートを複数のそれぞれのバッファと相互接続する複数のデータ線を含むプ リント基板相互接続回路を含む、メモリインタフェース。 ９．ランダムアクセスメモリ（ＲＡＭ）と、 複数のデータポートと、 複数のバッファとを含み、各々の前記バッファは、異なるそれぞれのデータポ ートと前記ＲＡＭとの間で移動中の複数のそれぞれのデータバーストのサブセッ トの同時記憶のための複数の記憶素子を含み、かつ個々の記憶素子と前 記ＲＡＭとの間で接続可能な並列データパス回路をさらに含み、さらに、 それぞれのデータポートと前記ＲＡＭとの間で移動中の任意の所与のデータバ ーストの異なるそれぞれのサブセットが、異なるそれぞれのデータ線を介して異 なるそれぞれのバッファへまたはそれらから伝導されるように、各それぞれのデ ータポートを複数のそれぞれのバッファと相互接続する複数のデータ線を含む相 互接続回路を含む、マルチポートメモリシステム。 １０．１つのＲＡＭ集積回路を含む、請求項９に記載のシステム。 １１．前記ＲＡＭと任意の所与のデータバーストの異なるサブセットを記憶する 複数の異なるバッファとの間におけるそのような所与のデータバーストのすべて のサブセットの同時並列転送を制御する制御信号を与える制御回路をさらに含む 、請求項９に記載のシステム。 １２．それぞれの記憶素子は、前記相互接続回路へおよびそこからデータバース トのサブセットをシリアルに転送する直列転送回路を含む、請求項９に記載のシ ステム。 １３．前記それぞれの記憶素子は、前記相互接続回路へおよびそこからデータバ ーストのサブセットをシリアルに転送する直列転送回路を含み、 前記ＲＡＭと任意の所与のデータバーストの異なるサブセットを記憶する複数 の異なるバッファとの間におけるそ のような所与のデータバーストのすべてのサブセットの同時並列転送を制御する 制御信号を与え、前記相互接続回路と、異なるそれぞれのバッファとの間におけ るデータバーストのサブセットの転送を制御する制御信号を与える、制御回路を さらに含む、請求項９に記載のシステム。 １４．それぞれの記憶素子は、前記相互接続回路からのそれぞれのデータバース トのサブセットをシリアルにシフトインするためのそれぞれのシフトインレジス タ回路を含み、かつ前記相互接続回路へそれぞれのデータバーストのサブセット をシリアルにシフトアウトするためのそれぞれのシフトアウトレジスタ回路を含 む、請求項９に記載のシステム。 １５．それぞれの記憶素子は、前記相互接続回路からのそれぞれのデータバース トのサブセットをシリアルにシフトインするための、および前記ＲＡＭへのその ようなデータバーストのサブセットの並列シフトアウトのための、それぞれの直 列シフトイン／並列シフトアウトレジスタ回路を含み、 それぞれの記憶素子は、前記ＲＡＭからのそれぞれのデータバーストのサブセ ットの並列シフトインのための、およびそのようなデータバーストのサブセット を前記相互接続回路にシリアルにシフトアウトするための、それぞれの並列シフ トイン／直列シフトアウトレジスタ回路をさらに含む、請求項９に記載のシステ ム。 １６．それぞれの記憶素子は、前記相互接続回路からのそれぞれのデータバース トのサブセットをシリアルにシフトインするための、および前記ＲＡＭへのその ようなデータバーストのサブセットの並列シフトアウトのための、それぞれの直 列シフトイン／並列シフトアウトレジスタ回路を含み、 それぞれの記憶素子は、前記ＲＡＭからのそれぞれのデータバーストのサブセ ットの並列シフトインのための、およびそのようなデータバーストのサブセット を前記相互接続回路へシリアルにシフトアウトするための、それぞれの並列シフ トイン／直列シフトアウトレジスタ回路をさらに含み、 それぞれの並列データパス回路はそれぞれの直列シフトイン／並列シフトアウ トレジスタ回路を前記ＲＡＭと断続的に接続し、 それぞれの並列データパス回路はそれぞれの並列シフトイン／直列シフトアウ トレジスタ回路を前記ＲＡＭと断続的に接続する、請求項９に記載のシステム。 １７．それぞれの記憶素子は、データバーストのサブセットを前記相互接続回路 へまたはそこから一度に１ビットシリアルに転送する直列転送回路を含む、請求 項９に記載のシステム。 １８．前記相互接続回路はプリント基板を含む、請求項９に記載のシステム。 １９．ランダムアクセスメモリ（ＲＡＭ）と、 複数のデータポートと、 複数のバッファとを含み、各々の前記バッファは、異なるそれぞれのデータポ ートと前記ＲＡＭとの間で移動中の複数のそれぞれのデータバーストのサブセッ トの同時記憶のための複数の記憶素子を含み、それぞれの記憶素子は、前記相互 接続回路からのそれぞれのデータバーストのサブセットをシリアルにシフトイン するための、および前記ＲＡＭへのそのようなデータバーストのサブセットの並 列シフトアウトのための、それぞれの直列シフトイン／並列シフトアウトレジス タ回路を含み、それぞれの記憶素子は、前記ＲＡＭからのそれぞれのデータバー ストのサブセットの並列シフトインのための、およびそのようなデータバースト のサブセットを前記相互接続回路にシリアルにシフトアウトするための、それぞ れの並列シフトイン／直列シフトアウトレジスタ回路をさらに含み、前記それぞ れのバッファは、それぞれの直列シフトイン／並列シフトアウトレジスタ回路を 前記ＲＡＭと断続的に接続し、それぞれの並列シフトイン／直列シフトアウトレ ジスタ回路を前記ＲＡＭと断続的に接続する、それぞれの並列データパス回路を さらに含み、さらに、 それぞれのデータポートと前記ＲＡＭとの間で移動中の任意の所与のデータバ ーストの異なるそれぞれのサブセットが、異なるそれぞれのデータ線を介して異 なるそれぞれ のバッファへまたはそれらから伝導されるように、各それぞれのデータポートを 複数のそれぞれのバッファと相互接続する複数のデータ線を含む相互接続回路と 、 前記ＲＡＭと任意の所与のデータバーストの異なるサブセットを記憶する複数 の異なるバッファとの間におけるそのような所与のデータバーストのすべてのサ ブセットの同時並列転送を制御する制御信号を与え、前記相互接続回路と異なる それぞれのバッファとの間におけるデータバーストのサブセットの転送を制御す る制御信号を与える、制御回路とを含む、マルチポートメモリシステム。 ２０．ランダムアクセスメモリ（ＲＡＭ）と、 ｋ個のデータポートと、 ｍ個のバッファとを含み、各々の前記バッファは、異なるそれぞれのデータポ ートと前記ＲＡＭとの間で移動中のｍワードのデータバーストの複数のそれぞれ のｎビットのサブセットの同時記憶のためのｋ個の記憶素子を含み、かつ個々の 記憶素子と前記ＲＡＭとの間で接続可能な並列データパス回路をさらに含み、 それぞれのｎビットのサブセットは、それぞれのｍビットデータバーストのｎ 個のワードにおける同じ序列のｎ個のすべてのビットを含み、さらに、 それぞれのデータポートと前記ＲＡＭとの間で移動中の任意の所与のｍワード のデータバーストのｍ個の異なるそれぞれのｎビットのサブセットが、ｍ個の異 なるそれぞれ のバッファへまたはそれらから伝導されるように、各それぞれのデータポートを ｍ個の異なるバッファと相互接続する複数のデータ線を含む相互接続回路を含む 、マルチポートメモリシステム。 ２１．ｋ＝ｍである、請求項２０に記載のシステム。 ２２．ｋ個のデータポートとランダムアクセスメモリ（ＲＡＭ）との間で、ワー ドごとにｍビットを含むｎワードのデータバーストを転送するための方法であっ て、 それぞれのデータポートを介して転送されるデータバーストを、それぞれのデ ータバーストのサブセットであって、各それぞれのサブセットがそれぞれのデー タバーストの異なるデータワードからの同じ序列のｎビットを含むサブセットに 分けるステップと、 各々がｋ個の記憶素子を含むｍ個のバッファを設けるステップと、 異なるバッファ内の異なる記憶素子に、任意のそれぞれのデータポートおよび ＲＡＭへまたはそれらから移動中のそれぞれのデータバーストの異なるデータバ ーストのサブセットを一時的に記憶するステップと、 異なるバッファにある異なる記憶素子とＲＡＭとの間で、任意のそれぞれのデ ータポートおよびＲＡＭへまたはそれらから移動中のそれぞれのデータバースト の異なるデータバーストのサブセットのすべてを並列に転送するステップとを含 む、データバーストの転送方法。 ２３．ｋ＝ｍである、請求項２０に記載の方法。 ２４．各データバーストのサブセットはｎ個のビットを含む、請求項２０に記載 の方法。 ２５．任意のそれぞれのデータポートと異なるバッファにある異なる記憶素子と の間において、そのようなそれぞれのデータポートおよびＲＡＭへまたはそれら から移動中のそれぞれのデータバーストのそれぞれのデータバーストのサブセッ トをシリアルに転送するステップをさらに含む、請求項２０に記載の方法。 ２６．任意のそれぞれのデータポートと異なるバッファにある異なる記憶素子と の間において、そのようなそれぞれのデータポートおよびＲＡＭへまたはそれら から移動中のそれぞれのデータバーストのそれぞれのデータバーストのサブセッ トを一度に１ビットシリアルに転送するステップをさらに含む、請求項２０に記 載の方法。 ２７．ランダムアクセスメモリ（ＲＡＭ）と、 ｋ個のデータポートと、 それぞれのデータポートを介して転送されるデータバーストを、それぞれのｎ ビットのデータバーストのサブセットであって、各それぞれのサブセットがそれ ぞれのデータバーストの異なるデータワードからの同じ序列のｎビットを含むサ ブセットに分けるための手段と、 ｍ個のバッファ手段とを含み、各々の前記バッファ手段は、異なるバッファ手 段内の異なる記憶素子手段に、任意 のそれぞれのデータポートおよびＲＡＭへまたはそれらから移動中のそれぞれの データバーストの異なるデータバーストのサブセットを一時的に記憶するための ｋ個の記憶素子手段を含み、さらに、 異なるバッファ手段にある異なる記憶素子手段とＲＡＭとの間で、任意のそれ ぞれのデータポートおよびＲＡＭへまたはそれらから移動中のそれぞれのデータ バーストの異なるデータバーストのサブセットのすべてを並列に転送するための 手段を含む、マルチポートメモリシステム。 ２８．ｋ＝ｍである、請求項２７に記載の方法。