JPH09502847A - 不均等サンプル率を用いるアナログ／ディジタル変換 - Google Patents

Abstract

(57)【要約】 ディジタル・サンプル間の時間的間隔のシグマ−デルタ変調を用いるアナログ／ディジタル変換のための方法および装置。本発明の方法および装置は、不均等サンプリングにより生じるエラーが従来の濾波手法により除去され得る領域に周波数整形（即ち、最大周波数にシフト）される如き時間ベースのシグマ−デルタ変調を提供する。一実施例において、ディジタル・データが平均してコンバータにより出力されるディジタル・データのデータ速度および固定比により低減されたデータ速度を再処理するシグマ−デルタ変調された周波数選択信号の制御下で内挿される。別の実施例において、ディジタル・データは、固定比により内挿され、次いで平均してコンバータにより出力されるディジタル・データのデータ速度を表わすシグマ−デルタ変調された周波数選択信号の制御下でデシメートされる。周波数選択信号は、ｎ次のｍビットシグマ−デルタ変調器を用いて変調される。このように、データは、ｎ次のｍビット・ＡＤＭにより選択されたサンプル速度で内挿／デシメーション・プロセスから抜ける。当該方法および装置は、ＡＤＣからのディジタル・データ・ストリームのデータ速度をｎ次のｍビット・シグマ−デルタ変調器により低減されるデータ速度へ変換する。

Description

【発明の詳細な説明】 不均等サンプル率を用いるアナログ／ディジタル変換１．発明の分野 本発明は、アナログ／ディジタル変換のための方法および回路の分野に関する 。特に、本発明は、ディジタル・サンプル間の時間的間隔のシグマ−デルタ変調 （ｓｉｇｍａ−ｄｅｌｔａ ｍｏｄｕｌａｔｉｏｎ）を用いるアナログ／ディジ タル変換のための方法および回路に関する。 ２．関連技術の論述 アナログ／ディジタル変換のためのアナログ／ディジタル変換（ＡＤＣ）回路 および方法は、当技術において周知である。従来のＡＤＣは、アナログ信号を受 取り、このアナログ信号を基準電圧の関数として対応する信号即ち多重ビット２ 進レベルのディジタル信号へ変換する。 最近一般的になった１つのタイプのＡＤＣは、いわゆるシグマ−デルタＡＤＣ である。シグマ−デルタ・システムを記載する文献は多数がある。一例は、参考 のため本文に援用される「混成信号設計セミナー（Ｍｉｘｅｄ−Ｓｉｇｎａｌ Ｄｅｓｉｇｎ Ｓｅｍｉｎａｒ）」（１９９１年、Ａｎａｌｏｇ Ｄｅｖｉｃｅ ｓ社発行）なるタイトルを持つ。 図１に示されるように、従来のシグマ−デルタ・アナログ／ディジタル・コン バータは、ゼロからそれ以上の高い周波数ｆ_aの通過帯域を持つアナログ低域通 過フィルタ１を含む。このアナログ低域通過フィルタは、ｋｆ_s／２に等しい阻 止域周波数を持つのが典型的である（但し、ｆ_sはサンプル率である）。 アナログ低域通過フィルタは、ＡＤＣに対して要求されるアンチ・アリアシン グ機能（ａｎｔｉ−ａｌｉａｓｉｎｇ ｆｕｎｃｔｉｏｎ）の一部を実現する。 濾波されたアナログ信号は、次にアナログ／ディジタル・コンバータ２へ送られ 、このコンバータはシグマ−デルタ変調器（ｓｉｇｍａ−ｄｅｌｔａ ｍｏｄｕ ｌａｔｏｒ）を用いてアナログ信号を１ビットのディジタル・データ・ストリー ム（ｄｉｇｉｔａｌ ｄａｔａ ｓｔｒｅａｍ）へ変換し、かつこのディジタル ・ データ・ストリームをノイズ整形（ｎｏｉｓｅ ｓｈａｐｅ）を行う。アナログ ／ディジタル（Ａ／Ｄ）・コンバータにおいては、シグマ−デルタ変調器は典型 的には全てアナログ型である。シグマ−デルタ変調器は、有効に問題の信号を低 域通過フィルタ（ｌｏｗ−ｐａｓｓ ｆｉｌｔｅｒ）し、かつ信号における量子 化ノイズを高域通過フィルタ（ｈｉｇｈ−ｐａｓｓ ｆｉｌｔｅｒ）する。シグ マ−デルタ変調器の出力は、典型的には高周波の１ビット・データ・ストリーム である。Ａ／Ｄコンバータは、典型的には、サンプル率（ｓａｍｐｌｅ ｒａｔ ｅ）（即ち、データ速度またはサンプリング周波数）のｋ倍である周波数ｋｆ_s でクロックされる。これは、いわゆるオーバサンプルされた信号を生じる。シグ マ−デルタ変調器の出力は、ディジタル低域通過フィルタ３へ送られ、このフィ ルタがｆ_sに関するアンチ・アリアシング機能を実現し、ｆ_s／２で充分な阻止域 減衰を有して所要のダイナミック・レンジを達成する。ディジタル低域通過フィ ルタが、より高い周波数領域に残留する整形された量子化ノイズを除去する。デ ィジタル低域通過フィルタの出力が、このディジタル低域通過フィルタの出力を ディジタル的に再サンプリングすることによりｆ_sまでデータ速度低減を行うデ シメータ（ｄｅｃｉｍａｔｏｒ）へ送られる。デシメーション（ｄｅｃｉｍａｔ ｉｏｎ）もまた、オーバサンプリング・プロセスにより生じる冗長情報が除去さ れる方法として知られる。 図１に示されるシグマ−デルタＡＤＣを含む従来のＡＤＣの制約の１つは、等 間隔の時間間隔における入力信号の大きさを決定するに過ぎないことである。こ れは、均一サンプリングとして知られる。更に、従来のＡＤＣにおいては、ディ ジタル・データ・ストリームのサンプル率、即ちデータ速度（ｄａｔａ ｒａｔ ｅ）は、ＡＤＣをクロックするため用いられるマスター・クロックとは独立し得 ない。ディジタル・データ速度ｆ_sは、マスター・クロックのある整数分割でな ければならない。このことは、例えば、必ずしもマスター・クロックに割り切れ ない２つの異なる出力データ速度が要求されたならば、ＡＤＣのクロッキングの ために２つの異なる周波数のマスター・クロックが得られねばならないことを意 味する。 従来のＡＤＣにおける別の問題は、これらが典型的に外部から供給されるクロ ック信号によりクロックされるようには設計されていないことである。ＡＤＣの 構成要素は、典型的には、ＡＤＣチップにおけるマスター・クロックにより決定 されるクロック周波数で動作するように最適化される。このことは、ある外部か ら与えられるクロック信号にロックして動作し得ないという別の制限を導く。従 って、ディジタル・データ・ストリームが別のクロック信号によりクロックされ るある他の外部構成要素へ送られるならば、得られるディジタル・データ・スト リームおよび他のクロック信号が必ずしも相互に（あるいは、ＡＤＣにおけるマ スター・クロックに）関連するとは限らないため、データ速度と他のクロックと の間の関係における時間的変化がアナログ／ディジタル変換プロセス全体を損な うおそれがある。 従って、本発明の目的は、不均等なサンプリング（即ち、サンプリング点の変 更可能な時間間隔）を用いてアナログ／ディジタル変換を行うための方法および 装置の提供にある。 本発明の別の目的は、外部から与えられるクロック信号にロックし得、かつＡ ＤＣマスター・クロックとは独立的なサンプリング速度で出力信号を生じ得るア ナログ／ディジタル変換を行うための方法および装置の提供にある。 発明の概要 本発明は、不均等サンプリングを用いるアナログ／ディジタル変換のための方 法および装置を提供することにより、従来技術の諸制限を克服する。本発明の一 実施例においては、この装置は、第１のデータ速度でアナログ信号をディジタル 信号へ変換するためのアナログ／ディジタル・コンバータを含んでいる。サンプ ルおよび保持回路の如き補間器（ｉｎｔｅｒｐｏｌａｔｏｒ））または他の類似 の回路が、アナログ／ディジタル・コンバータに接続されて、第１のデータ速度 でディジタル信号を受取り、増加したデータ速度でディジタル信号を供給する。 デシメータ（ｄｅｃｉｍａｔｏｒ：間引き器）が前記補間器に接続され、増加し たデータ速度でディジタル信号をデシメート（ｄｅｃｉｍａｔｅ）してディジタ ル信号を第２のデータ速度で提供する。一実施例においては、シグマ−デルタ変 調器が、補間器に接続されこの補間器を制御して、補間器を制御するため第２の データ速度を表わすシグマ−デルタ変調された出力信号を生じて増加したデータ 速度でディジタル信号を生じ、その結果デシメータによるデシメーションと同時 に、ディジタル信号が第２のデータ速度となるようにする。本発明のこの実施例 は、所要の第２のデータ速度に従って変更可能な率だけディジタル・データを補 間して、次いで補間されたディジタル・データを固定された率だけデシメートす る。 本発明の第２の実施例においては、装置は、アナログ信号を第１のデータ速度 のディジタル信号へ変換するためのアナログ／ディジタル・コンバータを含んで いる。サンプルおよび保持回路の如き補間器または他の類似の回路が、アナログ ／ディジタル・コンバータに接続されて第１のデータ速度のディジタル信号を受 取り増加したデータ速度のディジタル信号を供給する。デシメータが補間器に接 続され、増加したデータ速度のディジタル信号をデシメートして第２のデータ速 度のディジタル信号を生じる。シグマ−デルタ変調器がこのデシメータに接続さ れてこれを制御し、第２のデータ速度を表わすシグマ−デルタ変調された出力信 号を生じ、第２のデータ速度のディジタル信号を生じるようにデシメータを制御 する。シグマ−デルタ変調器はまたクロック・ランダマイザー／サプレッサー回 路（ｃｌｏｃｋ ｒａｎｄｏｍｉｚｅｒ／ｓｕｐｐｒｅｓｓｏｒ：クロック・ラ ンダム化装置／抑制装置）を制御し、この回路が更に出力ディジタル信号におけ る不要なトーンを避けるためにデシメータを制御する。本発明の当該実施例は、 ディジタル・データを固定された率で補間し、次いで所要の第２のデータ速度に 応じた変更可能な率で補間されたディジタル・データをデシメートする。 本発明の別の実施例においては、ディジタルまたはアナログＰＬＬでよいフェ ーズ・ロック・ループ（ＰＬＬ）が、第２のデータ速度を表わす信号を受取り、 この信号にロックして、シグマ−デルタ変調された出力信号を生じるためにシグ マ−デルタ変調器を制御するシグマ−デルタ変調器へ制御信号を与えるために設 けられる。前記シグマ−デルタ変調器は、ＰＬＬにおけるディジタル的に制御さ れる発振器の一部を形成する。前記のフェーズ・ロック・ループは、この回路が 外部から供給されるクロック信号にロックしてこれを追跡することを可能にする 。 広義に述べるならば、本発明の方法は、不均等サンプリング（ｎｏｎｕｎｉｆ ｏｒｍ ｓａｍｐｌｉｎｇ）により生じるエラーが、これらを周知の濾波技術に より除去できる領域へ周波数整形される（即ち、より高い周波数へシフトされる ）如き時間ベースのシグマ−デルタ変調を含む。即ち、本発明の方法は、一時的 にノイズ整形されたディジタル信号を提供する。 本発明の一実施例においては、当該方法は、変更可能な補間法（またはディジ タル・データ・ストリームのサンプル率を増す他の方法）を行って、所要の出力 サンプル率を表わす周波数選択数が与えられるシグマ−デルタ変調器によって制 御される補間による固定デシメーションが後続するイメージを除去するため濾波 することである。可変補間法とは、補間率が所要の出力サンプル率の関数として 変化させられることを意味する。固定補間法とは、デシメーション率がサンプル 率の如何を問わず同じであることを意味する。第１のデータ速度におけるアナロ グ／ディジタル・コンバータ（ＡＤＣ）により出力されるディジタル・データ・ ストリームが、所要の出力データ速度（即ち、サンプル率）を表わすシグマ−デ ルタ変調された信号である制御信号を用いて、より高いデータ速度へ補間される 。周波数選択信号は、ｎ次でｍビットのシグマ−デルタ変調器を用いて変調され る。この制御信号（シグマ−デルタ変調器により出力されるシグマ−デルタ変調 された周波数選択信号）は、コンバータにより出力されるディジタル・データの サンプル率を平均で表わす。この制御信号は、補間器を制御して、固定されたデ シメーション時に、データが所要の出力サンプル率における補間／デシメーショ ン・プロセスから抜けるようにデータ速度を増加させる。 本発明の別の実施例においては、当該方法は、固定補間法（またはディジタル ・データ・ストリームのサンプル率を増加する他の方法）を行って、出力ディジ タル・データ・ストリームの所要のサンプル率を表わす周波数選択数が送られる シグマ−デルタ変調器により制御されるデシメーションによる可変デシメーショ ンが後続するイメージを除去するため濾波することである。固定補間法とは、補 間率がサンプル率の如何を問わず同じであることを意味する。可変デシメーショ ンとは、デシメーション率が所要の出力サンプル率の関数として変化させられる ことを意味する。あるデータ速度でアナログ／ディジタル・コンバータ（ＡＤＣ ）により出力されるディジタル・データ・ストリームは、より高いデータ速度で 補間される。このより高いデータ速度のディジタル・データ・ストリームは次に 、 所要の出力データ速度（または、サンプル率）を表わすシグマ−デルタ変調され た信号である制御信号を用いてデシメートされる。周波数選択信号は、ｎ次のｍ ビット・シグマ−デルタ変調器を用いて変調される。この制御信号（シグマ−デ ルタ変調器により出力されるシグマ−デルタ変調された周波数選択信号）は、コ ンバータにより出力されるディジタル・データのサンプル率を平均で表わす。こ のように、データは、所要の出力サンプル率で補間／デシメーション・プロセス から抜ける。 当該方法は、このように、アナログ／ディジタル・コンバータにより出力され るディジタル・データ・ストリームのデータ速度をオーバサンプルされた信号か ら所要のサンプル率を持つディジタル・データ・ストリームへ変換する。 本発明の特徴および利点については、添付図面に関して読めば本発明の以降の 詳細な記述から、また詳細な記述後の請求の範囲から更に容易に理解され明らか になろう。 図面の簡単な説明 本文に参考のため添付される図面においては、類似の要素が類似の参照番号が 付されている。 図１は、従来のシグマ−デルタ・アナログ／ディジタル・コンバータ（ＡＤＣ ）のブロック図、 図２は、本発明の第１の実施例を組込んだ汎用ＡＤＣ回路のブロック図、 図３は、本発明の第１の実施例を組込んだシグマ−デルタＡＤＣ回路の更に詳 細なブロック図、 図４は、図２〜図３、および図７〜図８、および図１０のｎ次のｍビット・シ グマ−デルタ変調器に前に記憶された周波数を与える回路のブロック図、 図５は、図２〜図３、図７〜図８、および図１０の回路と関連して用いてＡＤ Ｃを外部から与えられるクロック信号にロックするロック回路のブロック図、 図６は、固定デシメーションが後続する可変補間法を用いる本発明の方法の諸 ステップを示すフローチャート、 図７は、本発明の第２の実施例を組込んだ汎用ＡＤＣ回路のブロック図、 図８は、本発明の第２の実施例を組込んだシグマ−デルタＡＤＣ回路のブロッ ク図、 図９は、可変デシメーションが後続する固定補間法を用いる本発明の方法の諸 ステップを示すフローチャート、 図１０は、本発明の第３の実施例を組込んだＡＤＣ回路のブロック図、および 図１１は、図１０の回路における４ビット・コードと、対応するサンプリング 周波数間の関係を示すグラフである。 詳細な説明 例示の目的としてのみ、かつ全体的に限定することなく、本発明について、特 定のデータ速度、補間（または、更に一般的にはサンプル率の増加）率、デシメ ーション率、および動作のクロック周波数に関して次に説明する。当業者は、本 発明が開示される特定の実施例に限定されるものでひはなく、例示されたものと 異なる動作パラメータを持つ他の回路および方法にも更に適用し得ることが判る であろう。 図２は、本発明の第１の実施例を広義に示すブロック図である。回路１０の全 目的は、システムの予め定めた動作範囲内の如何なる周波数のアナログ信号を線 １２上で受取り、この信号をディジタル・データ・ストリームへ変換し、ディジ タル・データ・ストリームのサンプル率を増加し、次いでこれを線３２に存在す るデータが所要のサンプル率であるようにより高い速度のディジタル・データ・ ストリームにデシメートすることである。第１の実施例は、固定デシメーション が後続する可変補間を用いる。換言すれば、回路１０は、アナログ／ディジタル ・コンバータ１１から、固定された予め定めたデータ速度のディジタル・データ を受取り、このデータを別のデータ速度のディジタル・データ・ストリームへ変 換する。この他のデータ速度は、アナログ／ディジタル・コンバータ１１により 出力されるデータ速度と同じでも同じでなくともよく、固定速度または可変速度 でもよい。アナログ／ディジタル・コンバータ１１により出力された線１３にお けるディジタル・データ・ストリームはどんな幅でもよい。ＡＤＣ１１は、どん な公知の形式のアナログ／ディジタル・コンバータでもよい。 図２に示された回路においては、線１２におけるアナログ信号が、ＡＤＣ１１ によって線１３におけるディジタル・データ・ストリームへ変換される。線１３ におけるディジタル・データ・ストリームは、典型的には一定のサンプル率を持 つ。線１３における一定サンプル率のディジタル・データ・ストリームは、低域 通過フィルタ１４によって濾波されて、アナログ／ディジタル変換プロセスの結 果生じる帯域外ノイズを除去する。線１７における濾波されたディジタル・デー タ・ストリームは、次に補間器１８へ送られる。補間器１８は、当業者には周知 の方法で特定数のクロック・サイクルの間ディジタル・サンプルを反復するサン プルおよび保持技術を用いることによって、線１７におけるディジタル・データ ・ストリームのサンプル率を増加（即ち、ディジタル・データ・ストリームをよ り高いサンプル率のディジタル・データ・ストリームへ変換）する。当業者は、 線１７におけるデータ・ストリームのサンプル率を増加させるために、データ・ サンプル間にゼロを挿入する補間法の如き他の技術も用いることができることを 理解されよう。補間器１８の目的は、いわゆるオーバサンプルされた信号を生じ るように線１７におけるディジタル・データ・ストリームのサンプル率を増加す ることである。アナログ／ディジタル・コンバータ１１がオーバサンプリング・ タイプのコンバータ自体でよく、これにより補間器１８がサンプル率を増加しな ければならない率を減じることが理解されよう。しかし、ＡＤＣ１１は、そのサ ンプル率が補間器１８により増加させられるどんな形式のアナログ／ディジタル ・コンバータでもよい。 補間率（線１７におけるディジタル・データのサンプル率が補間器１８によっ て増加される率）は、シグマ−デルタ変調器２０によって制御される。 次に、線１９におけるより高いサンプル率のディジタル・データ・ストリーム がディジタル・フィルタ２６へ送られ、このフィルタが補間プロセスの結果とし て元のディジタル信号のイメージを除去する。線２８における濾波されたディジ タル・データ・ストリームは、次にデシメーション・ブロック３０へ送られ、こ のブロックが線２８におけるディジタル・データ・ストリームを固定デシメーシ ョン率だけデシメートしてサンプリング周波数選択信号２４により選択されるサ ンプル率を持つディジタル・データ・ストリームを線３２に生じる。フィルタ２ ６およびデシメーション・ブロック３０を励磁した目的のため個別の回路要素と して示したが、当業者は、これら機能がＦＩＲフィルタまたはＩＩＲフィルタの 如き単一の計算要素によって周知の方法で行うことができることを理解しよう。 シグマ−デルタ変調器２０は、クロック２２の周波数におけるディジタル・デ ータと、補間器１８の補間を制御するデータを生じる。以下において更に詳細に 述べるように、シグマ−デルタ変調器２０は、線３２におけるディジタル・デー タ・ストリームの所要の出力サンプル率を表わす信号２４をシグマ−デルタ変調 する。この機能を示す一例が役立とう。線１３におけるディジタル・データ・ス トリームのデータ速度が３．０７２ｍＨｚであるものと仮定しよう。クロック２ ２の周波数が３．０７２であると仮定しよう。線３２におけるデータ・ストリー ムの所要のデータ速度が４８ＫＨzであるならば、従って信号２４は４８ＫＨzの サンプリング速度を表わす多重ビットのディジタル数であり、このディジタル数 におけるビット数が線１４におけるデータ・ストリームのデータ速度を指定でき る精度を制御する。このディジタル数は、シグマ−デルタ変調器２０によってシ グマ−デルタ変調され、６の因数だけ線１７におけるディジタル・データ・スト リームのサンプル率を増加するように補間器１８を制御するため用いられる。補 間器１８は、６の因数だけデータを補間することにより、このデータ速度を１８ ．４３２ｍＨｚまで増加させる。結果として得る１８．４３２ｍＨｚのデータが 、フィルタ２６によって因数３８４（デシメータ３０が３８４のデシメーション 率を持つ）だけ濾波された後にデシメートされ、従って、線３２に表われるディ ジタル・データ・ストリームは平均で４８ＫＨzのデータ速度にある。 シグマ−デルタ変調器２０は、ｎ次ｍビットのシグマ−デルタ変調器（ｎ−ｔ ｈ ｏｒｄｅｒ ｍ−ｂｉｔ ｓｉｇｍａ−ｄｅｌｔａ ｍｏｄｕｌａｔｏｒ） であることが望ましい。シグマ−デルタ変調器がより高次であるほど、線２３に おける出力信号のノイズ整形特性（ｎｏｉｓｅ ｓｈａｐｅｄ ｃｈａｒａｃｔ ｅｒｉｓｔｉｃｓ）が良くなる。シグマ−デルタ変調器２０の線２３における出 力信号は、補間器１８を制御するビット数が増加するに伴い、シグマ−デルタ変 調器２０を動作させるに必要なクロック速度を減じることができる故に、ｍビッ トになるように選定される（但し、ｍ≧１ｎ、および望ましい実施例では、１ビ ット以上である）。しかし、本発明がこのように限定されないことは理解されよ う。変調器の動作のため用いられるクロック周波数が適切に増加されるならば、 シグマ−デルタ変調器２０もまた１ビット変調器でよい。 本発明の主な特徴は、当該不均等サンプリングにより生じるエラー（即ち、サ ンプリング点におけるノイズ）が周波数領域において整形されるように、サンプ リング点の時間的間隔がｎ次のｍビットシグマ−デルタ変調器によって制御され ることである。即ち、本発明の補間／デシメーション・プロセスにより生じるデ ィジタル信号が一時的にノイズ整形される。シグマ−デルタ・システムの分野に おいて周知のように、不均等サンプリングの結果生じるノイズによって生じるこ のエラーは、従来のディジタル濾波技術によって除去することができる。 幾つかの他の利点もまた得られる。シグマ−デルタ間隔のサンプリング点が生 成される速度と、これらサンプリング点の間隔を制御する際に用いられるビット 数を適切に選定することにより、線３２におけるディジタル・データ・ストリー ムの信号／雑音比を制御することができる。このサンプリング点を制御するため 用いられるシグマ−デルタ変調器の次数を変更することによって、更なる自由度 が得られる。本発明の別の特質において、線１９におけるディジタル・データ・ ストリームで用いられる濾波度もまた、信号／雑音比と同様に変化するように変 更することができる。 図３は、図２のＡＤＣの更に詳細な実施例を示している。図３の回路１００に おいて、線１２におけるアナログ信号が、アナログ／ディジタル・コンバータ３ ０によって線４２におけるオーバーサンプルされた一定速度のディジタル・デー タ・ストリームへ変換される。アナログ／ディジタル・コンバータ３０は、線４ ２におけるディジタル・データ・ストリームが既にオーバーサンプルされる結果 になる故に、シグマ−デルタＡＤＣであることが望ましく、これにより線４２に おけるデータ・ストリームがデシメーション前にそのサンプリング速度が増加さ れていなければならない因数を減じる。一実施例において、線４２におけるｎビ ット幅のディジタル・データ・ストリームは３．０７２ｍＨｚの一定データ速度 を持つ。線４２における一定速度のディジタル・データ・ストリームは、低域通 過フィルタ４４によって濾波されて、ＡＤＣ３０によって行われたアナログ／デ ィジタル変換プロセスの結果生じる帯域外ノイズとシグマ−デルタ・ノイズとを 除去する。線４６における濾波されたディジタル・データ・ストリームは、次に 補間器４８へ送られる。補間器４８は、シグマ−デルタ変調器４０の制御下でサ ンプルおよび保持技術または補間技術を用いることにより、線４６におけるディ ジタル・データ・ストリームのサンプル率を増加する。サンプルおよび保持技術 の使用は、これが補間プロセスによる元の信号のイメージを増加する際のエネル ギ損失を自動的に補償する故に有利である。線５０におけるディジタル・データ ・ストリームは、補間プロセスの結果として存在し得る線５０におけるディジタ ル・データ・ストリームからイメージおよびシグマ−デルタ・ノイズを除去する 低域通過フィルタ５２に対してより高い速度で送られる。一実施例において、デ ィジタル・フィルタ５２は同期９６¹−タイプ・フィルタである。しかし、フィ ルタ５２は、どんな形式のＩＩＲフィルタまたはＦＩＲフィルタでもよい。 線５４における濾波されたディジタル・データ・ストリームは、次に、固定デ シメーション率（図示された実施例では９６）だけ線５４におけるディジタル・ データ・ストリームをデシメートするデシメーション・ブロック５６へ送られる 。線５８におけるデシメートされたディジタル・データ・ストリームは次に、低 域通過フィルタ６０によって濾波されて不均等サンプリングの結果としてのイメ ージおよびシグマ−デルタ・ノイズを除去する。線６２における濾波されたディ ジタル・データ・ストリームは次にデシメーション・ブロック６４へ送られて、 このブロックが線６２におけるディジタル・データ・ストリームを固定デシメー ション率（図示された実施例では４）だけデシメートして、２０ビットのサンプ リング周波数選択数４３により選択されるデータ速度におけるディジタル・デー タ・ストリームを線６６に提供する。 線４２、４６、５０、５４、５８および６２におけるディジタル・データ・ス トリームが図３においてｎビット幅として示されることに注意すべきである。Ｎ は、どんなビット数でもよく、典型的には特定用途の信号／雑音比要件と釣合い のとれる最も広いビットのストリームになるように選定される。更にまた、ディ ジタル・データ・ストリームは、各線において異なる幅であってもよい。 ｎ次ｍビットのシグマ−デルタ変調器４０は、線５０にディジタル・データ・ ストリームを生じるように補間器４８を制御する４ビット数を線４１に提供する 。一実施例において、シグマ−デルタ変調器４０は４次４ビットの変調器である 。 シグマ−デルタ変調器４０はまた、３．０７２ｍＨｚのクロックを用いてもクロ ックされる。 一実施例において、２０ビットの周波数選択数４２がシグマ−デルタ変調器４ ０へ入力される。周波数選択数４２は、−２¹⁹乃至＋２¹⁹の範囲にわたる。この ２０ビット数は、シグマ−デルタ変調器４０により出力される４ビット数が線６ ６における出力ディジタル・データ・ストリームの所要のサンプリング速度を表 わす精度を制御する。シグマ−デルタ変調器４０は、この２０ビット数を変調し て補間器４８を制御するシグマ−デルタ変調された４ビット・コードを生じる。 このコードの最初のビットは符号ビットである。残る３ビットは、データ・スト リームのサンプル率を有効に変換するため補間器４８により与えられる補間率（ 即ち、線４６におけるディジタル・データ・ストリームのサンプル率が増加され る因数）を制御するコードを生じる。 表１は、シグマ−デルタ変調器２０により生成される４ビット・コード、線４ ６におけるディジタル・データ・ストリームのサンプル率が増加される率、およ び前記４ビット・コードが変調器２０が３．０７２ｍＨｚのクロックを用いてク ロックされる時に対応するサンプリング周波数間の関係を示している。幾つかの 例が、当該システムの動作を示すことになる。 例示の目的のため、線４２におけるディジタル・データ・ストリームのサンプ ル率が３．０７２ｍＨｚの一定サンプル率を持つオーバーサンプルされたデータ ・ストリームであるものと仮定しよう。線６６におけるディジタル・データ・ス トリームの所要のサンプル率が４８ＫＨzであるものと仮定しよう。線６６に４ ８ＫＨzのディジタル・データを生じるためには、線６２におけるディジタル・ データ・ストリームは、１９２ＫＨzのサンプル率を持たなければならず、また 線５０におけるディジタル・データ・ストリームは、１８．４３２ｍＨｚのサン プル率を持たなければならない。従って、２０ビット周波数選択数４３は、より 低い発生周波数で他の４ビット・コードも生じるが、４次４ビットのシグマ−デ ルタ変調器２０によるシグマ−デルタ変調と同時に生成される４ビット・コード が平均で＋２コードとなるように選定される。 補間器４８は、シグマ−デルタ変調器４０の制御下でサンプルおよび保持技術 を用いて線４６におけるディジタル・データ・ストリームのサンプル率を増加す る。サンプルおよび保持技術の使用は、これが補間プロセスによる元の信号のイ メージの生成におけるエネルギ損失を自動的に補償する故に有利である。 想起すべき主たる点は、＋２コードが２４ビットの周波数選択数４２のシグマ −デルタ変調と同時にシグマ−デルタ変調器４０により生じる全てのコードの結 果として得る平均となることである。線４２におけるディジタル・データ・スト リームのサンプル率および線６６におけるディジタル・データ・ストリームのサ ンプル率とが整数倍で相互に関連される場合でさえ、＋２コードは、シグマ−デ ルタ変調器４０がクロックされる毎には生成されない。サンプル率が整数倍で相 互に関連させらたとしても、線４２におけるディジタル・データ・ストリームに おけるサンプル点と線５２における速度変換されたディジタル・データ・ストリ ームにおけるサンプル点との間の時間的ずれを結果として生じるエラーが如何に 小さくとも、アナログ／ディジタル変換プロセスが受入れ得ない点まで信号／雑 音比を増加させることになる。本発明においては、線４２におけるディジタル・ データ・ストリームとノイズを生じる線５０における速度変換されたディジタル ・データ・ストリームとの間の時間的ずれによるエラーがより高い周波数範囲へ 押しやられるように、時間ベース（即ち、サンプル間の時間的間隔）がシグマ− デルタ変調される。このノイズは次に、ディジタル・フィルタ５２および６０に おける如き従来の濾波技術によって除去される。 表１に示されるように、＋２コード（平均）が補間器４８に線４６におけるデ ィジタル・データ・ストリームのサンプル率を因数６だけ増加するよう指令する 。補間器４８が、シグマ−デルタ変調器４０の制御下でサンプルおよび保持技術 を用いて線４６におけるディジタル・データ・ストリームのサンプル率を増加さ せる。サンプルおよび保持技術の使用は、これが補間プロセスによる元の信号の イメージを生成時のエネルギ損失を自動的に補償する故に有利である。あるいは また、補間器４８は、線４６におけるディジタル・データ・ストリームの各サン プル間に６のゼロを挿入するためゼロ充填法を用いる補間によってサンプル率を 増加することもできる。ゼロを線４６におけるディジタル・データ・ストリーム へ挿入することは、信号の希釈の故に元の信号の利得を減じることになる。線５ ０におけるより高いサンプル率のディジタル・データ・ストリームは、平均で１ ８．４３２ｍＨｚのサンプル率を有する。デシメータ回路５６およびデシメータ 回路 ６４によるデシメーションと同時に、線６６におけるディジタル・データ・スト リームは平均で４８ＫＨzのサンプル率で終わる。 別の事例において、線６６におけるディジタル・データ・ストリームの所要の サンプル率が４ＫＨzであるものと仮定しよう。線６６における所要のを４ＫＨz で生じるためには、線６２におけるディジタル・データ・ストリームは１６ＫＨ zのサンプル率を持たなければならず、また線５０におけるディジタル・データ ・ストリームは１．５３６ｍＨｚのサンプル率を持たなければならない。従って 、より低い発生周波数でも他の４ビット・コードも生成されるが、シグマ−デル タ変調器４０が平均で同数の−３および−４のコードを生じるように、２０ビッ ト周波数選択数４３が選定される。表１に示されるように、（サンプル率の増加 因数が１である故に）−３コードが補間器４８にサンプル率を増加しないように 指令する。これは、図示されたクロック周波数および補間率に対する８ＫＨzの サンプリング周波数に対応している。 −４コードは、補間器４８に因数ゼロでディジタル・データ・ストリームのサ ンプル率を増加するように制御する。即ち、補間器４８は、−４コードに応答し て出力生じず、これにより線４６におけるディジタル・データ・ストリームを有 効にデシメートする。 図示された補間率およびクロック周波数において、−３コードは８ＫＨzのサ ンプリング周波数を表わし、−４コードはＤＣ（即ち、無信号）のサンプリング 周波数を表わす。従って、多くのサンプルの平均において、−３および−４の４ ビット・コードが４ＫＨzのサンプリング周波数を表わす。このように、多くの サンプルの平均において、デシメータ５６およびデシメータ６４によるデシメー ション後に、線６６におけるディジタル・データのデータ速度は平均して４ＫＨ zとなる。 当業者は、０乃至６４ＫＨzの範囲内のサンプリング周波数がシグマ−デルタ 変調器４０により生じる４ビット・コードの率を変化させることによって生じる ことを理解しよう。例えば、５６ＫＨzと６４ＫＨzの間のサンプリング周波数を 得るために、＋３と＋４のコードの適当な率が２０ビットの数４３の関数として シグマ−デルタ変調器４０により出力されることになる。当業者はまた、システ ムの動作範囲内のサンプル率を４ビット・コードの適切な組合わせを介して生成 できることを理解しよう。 ４ビットのシグマ−デルタ変調器が例示されたが、本発明はこれに限定される ものではない。例えば、変調器がより早い速度でクロックされるならば、より少 ないビットを出力するシグマ−デルタ変調器を使用することができる。同様に、 より多くのビット数を出力するシグマ−デルタ変調器を用いることができ、従っ て変調器はより低い速度でクロックすることができる。当業者は、使用されるビ ット数および使用されるクロック速度が所要のノイズ整形および信号対ノイズの 関数であり、特定の用途の要件に従って妥協し得ることを理解しよう。 当業者は、図３の回路において、ディジタル・サンプルの大きさおよび時間的 間隔が共にＡＤＣ３０およびシグマ−デルタ変調器４０によってそれぞれシグマ −デルタコード化されることを理解しよう。 時間ベースのシグマ−デルタ変調の利点の１つは、（シグマ−デルタ変調器２ ０の制御下で）補間器４８が指定された出力サンプリング周波数（図示された実 施例では０ＫＨz乃至６４ＫＨz）に正確に対応しない時間間隔で出力サンプルを 生じるという事実によりサンプリング時間（即ち、サンプリング間隔）で生じた ジッタまたは時間の変動が、サンプリング点付近のノイズまたはジッタの結果生 じるエラーが例えばフィルタ２６または５２によって従来の濾波技術により除去 され得るシグマ−デルタ・ノイズ特性を持つように、シグマ−デルタ変調器によ って変更されることである。 図４は、周波数選択数４３を決定するための別のシステムのブロック図である 。図４において、メモリ７０（例えば、ＲＡＭまたはＲＯＭでよい）を用いて、 ２０ビット数およびこれらが対応するサンプリング周波数を含む索引テーブルを 記憶する。ユーザまたは外部ソースからの周波数選択信号に応答して、デコーダ ７２が周波数選択信号により指定される所要のサンプリング周波数に最も緊密に 対応するメモリ７０から２０ビット数を選択する。この２０ビット数は、次にバ ス７４においてシグマ−デルタ変調器４０に対して出力される。 図５は、シグマ−デルタ変調器２０または４０を組込むディジタル・フェーズ ・ロック・ループ２００が図２または図３の回路に付設されてアナログ／ディジ タ ル・コンバータがオフ・チップ・クロック信号の如き外部クロック信号で動作し これにロックすることを可能にする本発明の別の実施例を示している。回路２０ ０において、線８０における外部クロック・ソースが、線８０における外部周波 数ソースの周期を表わす信号を生じる周波数カウンタ８２へ印加される。更に、 線８０における外部クロックが、以下において更に詳細に述べる線８０における 外部クロックと線８６における信号との間の位相差に率例する信号を生じる位相 検出器８４へ印加される。位相検出器８４の出力は、微分フィルタ８８により濾 波され、加算器９０において周波数カウンタ８２からの線８０における外部クロ ック・ソースの周期を表わす信号に加算される。加算器９０の出力は、低域通過 フィルタとして機能する積分フィルタ９２へ送られる。積分フィルタ９２の出力 は、次に、（１／周期）機能を実施して適切なスケーリングを生じることにより 前記周期を周波数へ変換する回路９４へ送られる。シグマ−デルタ変調器４０か らの４ビット・コードを用いて、図２および図３の実施例に関してそれぞれ述べ たと同じ方法で補間器１８または補間器４８を制御する。 ４ビット・コードもまた、線８０における信号より３８４倍大きい出力クロッ クを有効に生じるクロック生成回路９８へ送られる。回路１１８は、この機能を シグマ−デルタ変調器４０からの４ビット・コードに応答してある数の２４．５ ７６ｍＨｚクロック・サイクルを抑制することによって行う。下記の事例は、例 示に役立とう。シグマ−デルタ変調器４０が３．０７２ｍＨｚクロックによりク ロックされるものと仮定しよう。３．０７２ｍＨｚのクロック毎に、８つの２４ ．５７６ｍＨｚクロックが回路９８へ加えられる。表１によれば、回路１１８が 、シグマ−デルタ変調器４０により出力される４ビット・コードの関数として多 数の２４．５７６ｍＨｚクロックを抑制する。例えば、線８０における外部周波 数ソースが４８ＫＨzであるならば、シグマ−デルタ変調器４０は平均で＋２コ ードを出力する。この＋２コードは、回路９８に８つの２４．５７６ｍＨｚクロ ック毎に６つを通過させるよう指令する。別の言い方をすれば、回路９８は、＋ ２コードに応答して８つの２４．５７６ｍＨｚクロック毎に２つを抑制する。 外部クロックの周波数ソースが４ＫＨzであるならば、シグマ−デルタ変調器 ４０は平均で同数の−３および−４のコードを出力する。この−３コードは、回 路９８に、８つの２４．５７６ｍＨｚクロック毎に１つを通過させる（回路９８ が−３コードに応答して８つの２４．５７６ｍＨｚクロック毎に７つを抑制する ）よう指令する。−４コードは、回路９８に、２４．５７６ｍＨｚクロックを全 く通過させないように指令する（即ち、回路９８は、−４コードに応答して８つ の２４．５７６ｍＨｚクロック毎に８つを抑制する）。従って、平均して、１６ の２４．５７６ｍＨｚクロック毎に１つが−３および−４のコードの平均に応答 して抑制回路１１８を通過することになる。 しかし、同じクロックがシグマ−デルタ変調器４０からの各４ビット・コード 毎に抑制されるならば、不要なトーンが線１０１における出力データ・ストリー ムに現れ得る。従って、回路９８はまた、線１０１における出力データ・ストリ ームにおける不要なトーンを抑制するためランダムに抑制するクロック・サイク ルの別の機能を実施する。ランダム化は、８つの位置の各々におけるパルス（シ グマ−デルタ変調器７８を制御する各３．０７２ｍＨｚのクロック・パルス毎に ８つの２４．５７６ｍＨｚのクロック・パルスがあることを想起されたい）が平 均して等しく抑制されることを保証する。これは、この位置におけるパルスが抑 制される時常に設定される各ビット位置毎にラッチを与えることにより行われる 。この位置におけるパルスは、全ての位置に対応する全てのラッチが設定される までは再び抑制されることがなく、この時ラッチがクリアされ抑制シーケンスが 反復される。これは、クロック・パルス抑制器から結果として生じるトーンを低 減する。クロック・ランダマイザー／サプレッサー回路は当技術において周知で ある。このような回路の一例は、Ｒ．Ｅ．Ｂｅｓｔ博士著「フェーズ・ロック・ ループ、理論、設計および応用（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐｓ，Ｔｈｅｏ ｒｙ，Ｄｅｓｉｇｎ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎ）」（ＭｃＧｒａｗ−Ｈ ｉｌｌ Ｂｏｏｋ Ｃｏｍｐａｎｙ１９９４年刊）においてこのような回路の一 例が見出される。クロック・ランダマイザー／サプレッサー回路９８は、クロッ ク・ランダマイザー／サプレッサー回路９８により出力された抑制されランダム 化された２４．５７６ｍＨｚクロックを線８０における外部クロックの周波数へ 減じる４の除数率を持つ除算器１０２および４の除数率を持つ除算器１０４を介 して送られる線１０１にクロック信号を出力する。回路１０２および１０４は、 カウ ンタでよい。 今述べたばかりの事例では、線８０における外部クロックが４８ＫＨzであれ ば、線１０１における信号は約１８．４３２ｍＨｚである。９６でデシメートさ れ次に４でデシメートされると、線８６における信号は４８ＫＨzである。線８ ０における外部クロックが４ＫＨzであるならば、線１０１における信号は約１ ．５３６ｍＨｚである。９６でデシメートされ次いで４でデシメートされると、 線８６における信号は４ＫＨzである。 回路９４、シグマ−デルタ変調器４０およびクロック・ランダマイザー／サプ レッサー回路９８は一緒に１つのディジタル的に制御される発振器を形成する。 本発明のこの特定の実施例は、このように、一定のデータ速度でアナログ信号 のディジタル・データへの変換後に、ＡＤＣに外部から与えられたクロック・ソ ースへロックさせて、ＡＤＣを制御するマスター・クロックと必ずしも同じでな く、あるいは更に整数または有理数の関係でもないクロック周波数でＡＤＣの動 作を許容する。 図２乃至図４に示された本発明の実施例は、固定デシメーションが後に続く可 変補間を用いるものとして特性化することができる。即ち、線１３または線４２ におけるディジタル・データ・ストリームが、それぞれシグマ−デルタ変調器２ ０または４０の制御下で変更可能に補間されて、サンプル率を変更可能に増加さ せる。このより高いサンプル率のディジタル信号は、次に固定率によりデシメー トされて、別のサンプル率で線３２または線６６にディジタル・データ・ストリ ームを生じる。 次に、本発明の方法の第１の実施例を示すフローチャートである図６を参照す る。図６は、固定デシメーションが後に続く変更可能な補間法を示している。 図６において、当該方法はステップ２０２におけるアナログ信号の受取りによ って開始する。ステップ２０２から、当方法はステップ２０４へ進み、ここでア ナログ信号がディジタル・データへ変換される。このディジタル・データは典型 的に一定のデータ速度である。ステップ２０４から、当方法はステップ２０６へ 進み、ここで所要の出力サンプル率を表わすサンプリング周波数選択信号が受取 られる。ステップ２０６から、当方法はステップ２０８へ進み、ここで周波数選 択信号がシグマ−デルタ変調される。ステップ２０８から、当方法はステップ２ １０へ進み、ここでディジタル・データは、ディジタル・データのサンプル率を 増加するようにシグマ−デルタ変調された周波数選択信号により決定される率だ け補間される。ステップ２１０から、当方法はステップ２１２へ進み、ここで補 間されたディジタル・データが所要のサンプル率で出力ディジタル・データを生 じるように固定率だけデシメートされる。ステップ２１２から、当方法はステッ プ２１４へ進み、ここでディジタル信号が出力される。 図７は、本発明の第２の実施例を概括的に示すブロック図である。図２〜図３ に示された第１の実施例におけるように、回路２５０の全体的目的は、システム の予め定めた動作範囲内の周波数でアナログ信号を線１２で受取り、この信号を ディジタル・データ・ストリームへ変換し、このディジタル・データ・ストリー ムのサンプル率を増加し、線１４に存在するデータが所要のサンプリング率とな るようにこの比較的高い速度のディジタル・データ・ストリームをデシメートす ることである。第２の実施例は、可変デシメーションが後に続く固定補間を用い る。図７におけるＡＤＣ１１は、図２〜図３に示されたものと同じである。 図７に示された回路においては、線１２におけるアナログ信号がＡＤＣ１１に よって線１３におけるディジタル・データ・ストリームへ変換される。線１３に おけるディジタル・データ・ストリームは典型的に、一定のサンプル率を有する 。補間器２５２は、予め定めたデータ速度で線１３においてディジタル・データ ・ストリームを受取る。補間器２５３は、例えば、当業者には周知の方法でデー タ・サンプル間にゼロを挿入することによって、線２５４におけるディジタル・ データ・ストリームのサンプル率を増加する（即ち、ディジタル・データ・スト リームをより高いサンプル率のディジタル・データ・ストリームへ変換する）。 当業者は、線１３におけるデータ・ストリームのサンプル率をサンプルおよび保 持技術の如き他の手法を用いて増加することができることが判るであろう。先に 述べたように、補間器２５２の目的は、いわゆるオーバーサンプルされた信号を 生じるように線１３におけるディジタル・データ・ストリームのサンプル率を増 加することである。アナログ／ディジタル・コンバータ１１がそれ自体オーバー サンプル形式のコンバータであり、これにより補間器２５２がサンプル率を増加 しな ければならない率を減じることを理解すべきである。しかし、ＡＤＣ１１は、出 力サンプル率が補間器２５２により増加されるどんな形式のアナログ／ディジタ ル・コンバータでもよい。 線２５４におけるより高いサンプル率のディジタル・データ・ストリームがデ ィジタル・フィルタ２５６へ送られ、このフィルタが補間プロセスの結果として の元のディジタル信号のイメージを除去する。線２５８における濾波されたディ ジタル・データ・ストリームは次に、以下において更に詳細に述べるように、シ グマ−デルタ変調器２０により更に制御されるクロック・ランダマイザー／サプ レッサー回路２６２の制御下でデシメーション・ブロック２６０へ送られる。フ ィルタ２５６およびデシメーション・ブロック２６０は例示の目的のため個別の 回路要素として示されたが、当業者は、周知の方法でＦＩＲフィルタまたはＩＩ Ｒフィルタの如き単一の計算要素によりこれらの機能が実施されることを理解し よう。シグマ−デルタ変調器２０は、図２〜図３の実施例に関して述べたと同じ ように動作する。 シグマ−デルタ変調器２０からの線２３におけるｍビット・コード出力信号が クロック・ランダマイザー／サプレッサー回路９８へ送られ、この回路が線１３ におけるディジタル信号のデータ速度より３８４倍大きい出力クロックを有効に 生じる。一実施例において、クロック２５は２４．５７６ｍＨｚクロックである 。回路９８は、図５に関して既に述べたと同じように動作する。以下の説明は、 更に明瞭にするため示される。 回路９８は、シグマ−デルタ変調器２０からの線２３におけるｍビット・コー ドに応答してクロック２５からのある数のクロック・サイクルを抑制することに より線２６４にクロックを提供する。しかし、同じ時間的位置における同じクロ ックがシグマ−デルタ変調器２０からの各多重ビット・コード毎に抑制されるな らば、不要なトーンが線２６４における出力データ・ストリームに現れることが ある。従って、回路９８はまた、線２６４における出力データ・ストリームにお ける不要なトーンを阻止するため、ランダム抑制クロック・サイクルの付加的な 機能を行う。先に述べたように、クロック・ランダマイザー／サプレッサー回路 は当技術において周知である。このような回路の一例は、Ｒ．Ｅ．Ｂｅｓｔ博士 著「フェーズ・ロック・ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐｓ）」（ １９８４年ＭｃＧｒａｗ−Ｈｉｌｌ Ｂｏｏｋ Ｃｏｍｐａｎｙ刊）に見出する ことができる。クロック・ランダマイザー／サプレッサー回路９８は、シグマ− デルタ変調器２０が固定クロック周波数を用いてクロックされ、可変クロック周 波数が線２５８におけるデータを変更可能にデシメートするのに必要とされるの で、サンプリング周波数選択数２４により指定されるデータ速度を生じるために 第２の実施例において必要とされる。クロック・ランダマイザー／サプレッサー 回路９８は、デシメータ２６０のデシメーションを制御するクロック信号を線２ ６５に出力する。 一実施例において、線１３におけるディジタル・データ・ストリームが３．０ ７２ｍＨｚのデータ速度を有する。線１３におけるこのｎビット幅のディジタル ・データ・ストリームは、補間器２５２へ送られる。補間器２５２は、例えばデ ィジタル・サンプル間にゼロを挿入するゼロ充填法を用いて、因数８だけ線１３ におけるディジタル・データ・ストリームのサンプル率を増加する。周知のよう に、フィルタ２５６のパラメータは、どんな利得の損失も補償するように調整で きる。補間器２５２により出力される線２５４におけるより高いサンプル率（こ こでは、２４．５７６ｍＨｚ）の信号がディジタル・フィルタ２５６へ送られる 。 先に述べたように、補間器２５２の代わりにサンプル率を増加するためにサン プルおよび保持技術の如き他の手法を用いることもできる。 図８に示される更に詳細な実施例において、ディジタル・フィルタ２５６は、 線２５４におけるディジタル・データ・ストリームのイメージ周波数でゼロを持 つように設計されるフィルタである。線２６６における濾波されたより高いサン プル率のディジタル・データがデシメータ２６９へ送られ、このデシメータが、 線２７１におけるディジタル・データがフィルタ２６４による濾波およびデシメ ータ２６８における９６の固定率とデシメータ２７６における４の固定率とによ るデシメーションの後に周波数選択数２８０で指定されるサンプル率で線２７８ において終わるように、サンプル率を可変率だけ減じる。フィルタ２６４は、同 期９３¹−型フィルタであるが、どんな形式のＦＩＲフィルタまたはＩＩＲフィ ルタでもよい。更に、フィルタ２６４およびデシメータ２６９は、図７に関して 述べた如き単一要素に組合わせることもできる。 シグマ−デルタ変調器２０は、クロック２２に応答して３．０７２ｍＨｚの一 定の速度の周波数選択数２８０を表わす４ビット・コードを生じる。しかし、デ シメータ２６９は、出力データ・ストリームの所要のサンプル率に従って例えば １．５３６ｍＨｚと２４．５７６ｍＨｚの間のサンプル率を持つ線２７１におけ るディジタル・データ・ストリームを生じなければならない。従って、クロック ・ランダマイザー／サプレッサー回路９８は、線２６６におけるデータを変更可 能にデシメートするため線２５または２５６に可変速度のクロックを生じるため に必要である。 表１は、シグマ−デルタ変調器２０により生成される４ビット・コードと、ク ロック・ランダマイザー／サプレッサー回路９８を通過することが許されるクロ ック数と、変調器２０が３．０７２ｍＨｚクロックを用いてクロックされる時お よびクロック・ランダマイザー／サプレッサー回路９８が２４．５７６ｍＨｚク ロックを用いてクロックされる時に４ビット・コードが対応する出力サンプル率 との間の関係を示す。ある事例は、第２の実施例の動作を示すことになる。 例示の目的のため、線１３におけるディジタル・データ・ストリームのサンプ ル率が３．０７２ｍＨｚの一定のサンプル率を持つオーバーサンプルされたデー タ・ストリームであるものと仮定しよう。線２７８におけるディジタル・データ ・ストリームの所要のサンプル率が４８ＫＨzであるものと仮定しよう。補間器 ２５２は、２４．５７６ｍＨｚに対する因数８だけ線１３におけるディジタル・ データ・ストリームのデータ速度を増加する。線２７８におけるディジタル・デ ータ・ストリームを４８ＫＨzで生じるためには、線２７４におけるディジタル ・データ・ストリームは、１９２ＫＨzのサンプル率を持たねばならず、線２６ ６におけるディジタル・データ・ストリームは１８．４３２ｍＨｚのサンプル率 を持たねばならない。従って、４次で４ビットのシグマ−デルタ変調器２０によ るシグマ−デルタ変調と同時に、他の４ビット・コードがより低い発生周波数で も生じるが、生成される４ビット・コードが平均で＋２コードとなるように、２ ０ビット周波数選択数２８０が選択される。 ＋２コードは、８９へ与えられる。シグマ−デルタ変調器２０へ与えられる３ ． ０７２ｍＨｚクロック毎に、２４．５７６ｍＨｚクロックがクロック・ランダマ イザー／サプレッサー回路９８へ与えられる。表１によれば、回路９８は、シグ マ−デルタ変調器２０により出力される４ビット・コードの関数としてある数の ２４．５７６ｍＨｚクロックを抑制する。この＋２コードは、８つの２４．５７ ６ｍＨｚクロック毎に６つを通過させるように回路９８に指令する。換言すれば 、回路９８は、＋２コードに応答して８つの２４．５７６ｍＨｚクロック毎に２ つを抑制する。図７の実施例に関して述べたように、回路９８は、線２４におけ る出力データ・ストリームにおける不要のトーンを阻止するために指定数のクロ ック・サイクルをランダムに抑制する。 別の事例において、線２７８におけるディジタル・データ・ストリームの所要 のサンプル率が４ＫＨzであるものと仮定しよう。補間器２５２は、２４．５７ ６ｍＨｚに対して要因８だけ線１３におけるディジタル・データ・ストリームの データ速度を増加する。線２７８におけるディジタル・データ・ストリームを４ ＫＨzで生じるためには、線２７４におけるディジタル・データ・ストリームは 、１６ＫＨzのサンプル率を持たねばならず、線２６６におけるディジタル・デ ータ・ストリームは１．５３６ｍＨｚのサンプル率を持たねばならない。従って 、他の４ビット・コードがより低い発生周波数でも生じるが、シグマ−デルタ変 調器２０が同数の−３コードおよび−４コードを平均して生じるように、２０ビ ット周波数選択数２８０が選択される。即ち、偶発的には、−２、−１、および 更に低い周波数の＋１、＋２のコードさえも生じることになる。表１に示される ように、−３コードが、８つの２４．５７６ｍＨｚクロック毎に１つを通過させ るように回路９８に指令することになる（即ち、回路９８は、−３コードに応答 して８つの２４．５７６ｍＨｚクロック毎に７つを抑制する）。−４コードは、 ２４．５７６ｍＨｚクロックは全く通過させないように回路９８に指令する（即 ち、回路９８は、−４コードに応答して８つの２４．５７６ｍＨｚクロック毎に ８つを抑制する）。従って、平均では、１６の２４．５７６ｍＨｚクロック毎に １つが−３および−４コードの平均に応答して抑制回路９８を通過することにな る。 励磁された補間率およびクロック周波数において、−３コードは８ＫＨzのサ ンプリング周波数を表わし、−４コードはＤＣ（即ち、無信号）のサンプリング 周波数を表わす。従って、多くのサンプルの平均において、−３および−４の４ ビット・コードは４ＫＨz×２８４のサンプリング周波数を表わし、線２６５ま たは線２５に４ＫＨz（３８４）＝１．５３６ｍＨｚでクロックを生じる。 ディジタル・データ・ストリーム１３、２５４、２６６、２７１、２７３、２ ７０および２７４が図８および図１０においてＮビット幅として示されることに 注意すべきである。Ｎは、ビット数であり、典型的には特定の用途の信号／雑音 比要件に見合う最も広いビット・ストリームとなるように選択される。 図７〜図８に示される本発明の実施例は、可変デシメーションが後に続く固定 補間を用いるものとして特徴付けることができる。即ち、アナログ／ディジタル ・コンバータ１１または３０により出力されるディジタル・データ・ストリーム は、サンプル率を増加するように固定率で補間される。この比較的高いサンプル 率のディジタル信号は、線３２または線２７８にディジタル・データ・ストリー ムをシステムの動作範囲内のサンプル率で生じるように、シグマ−デルタ変調器 ２０およびクロック・ランダマイザー／サプレッサー回路９８の制御下で変更可 能にデシメートされる。 第２の実施例は、第１の実施例と同じように４ビット・コードの率を変更する ことにより、０ＫＨz乃至６４ＫＨzの範囲内のサンプリング周波数を生成するこ とができる。第２の実施例は、第１の実施例に関して論述された特徴および利点 の全てを提供する。第２の実施例はまた、図４および図５に示された回路と共に 同じように使用することができる。 次に、本発明の方法の第２の実施例を示すフローチャートである図９を参照す る。図９は、可変デシメーションが後に続く固定補間法を示している。 図９において、当該方法はステップ３００においてアナログ信号を受取ること により開始する。ステップ３００から、当方法はステップ３０２へ進み、ここで 受取ったアナログ信号がディジタル・データへ変換される。このディジタル・デ ータは、典型的には一定のデータ速度である。ステップ３０２から、当方法はス テップ３０４へ進み、ここでディジタル・データはこのディジタル・データのサ ンプル率を増加するため固定率だけ補間される。ステップ３０４から、当方法は ステップ３０６へ進み、ここで所要のサンプル率を表わすサンプリング周波数選 択信号が受取られる。ステップ３０６から、当方法はステップ３０８へ進み、こ こでサンプリング周波数選択信号がシグマ−デルタ変調される。ステップ３０８ から、当方法はステップ３１０へ進み、ここで所要の出力サンプル率でディジタ ル・データを生じるように、シグマ−デルタ変調された周波数選択信号の制御下 でシグマ−デルタ変調された周波数選択信号により決定される率だけ、補間され たディジタル・データがデシメートされる。ステップ３１０から、当方法はステ ップ３１２へ進み、ここでディジタル信号が出力される。 次に、本発明の第３の実施例を示す図１０を参照する。特に、図１０は、クロ ック・ランダマイザー／サプレッサー回路を取除くことにより、図８の回路の修 正である。他の全ての観点においては、図１０の回路の構成要素および動作は図 ８に示されたものと同じである。図１０の回路は、図９に示された方法に従って 動作し、即ち、図１０は線２５４における補間データの可変デシメーションが後 に続く線１３におけるディジタル・データの固定補間を行って、デシメーション ・ブロック２６８およびデシメーション・ブロック２７６によるデシメーション の後に、データがサンプリング周波数選択数２８０により指定されるデータ速度 で線２７８において終わるように、線２６６にディジタル・データを与える。 クロック・ランダマイザー／サプレッサー回路が無いので、シグマ−デルタ変 調器２０がフィルタ２６４により与えられるデシメーション率を直接制御する４ ビット・コードを生じる。 表２は、シグマ−デルタ変調器２０により生じる４ビット・コードと、デシメ ータ２６９が出力を生じる間隔と、４ビット・コードが変調器２０が３．０７２ ｍＨｚクロックを用いてクロックされる時に対応するサンプリング周波数との間 の関係を示している。例えば、−４コードは線２６６における各サンプル毎に１ つの出力を生じるようにデシメータ２６９を制御し、＋３コードは線２６６にお ける８番目のサンプル毎に１つの出力を生じるようにデシメータ２６９を制御す る。デシメータ２６９は、最初の２つの実施例に関して論述したデシメーション と同じように動作する。 図１１は、４ビット・コードと対応するサンプリング周波数との間の１／ｎの 関係を図形的に示している。当業者は、特定の補間率、デシメーション率および 選択されたデータ速度のみの故に、システムが４ビット・コードを対応するサン プリング周波数にマップする方向に非線形であることを理解しよう。しかし、シ ステム自体は線形であり、４ビット・コードの対応するサンプリング周波数に対 する非線形マッピングに対して補正する動作を提供することにより、先に述べた 最初の２つの実施例における如き線形マップされたシステムを提供することがで きる。あるいはまた、４ビット・コードと対応するサンプリング周波数との間の 線形関係が存在するように、補間率、デシメーション率およびデータ速度が選択 される。当業者はまた、４ビット・コードと図１１および表２に示されるサンプ リング周波数との間の１／ｎの関係が例示としてのみ意図され、（本発明の全て の実施例に対して）他の関係が可能であり、本発明の範囲内と見なされるべきも のである。 図１０に示された回路は、最初の２つの実施例に関して述べたと同じように４ ビット・コードの率を変更することによって０乃至６４ＫＨzの範囲内のサンプ リング周波数を生成することができる。図１０に示された実施例も、同じように 図５および図６に示された回路と共に使用することもできる。 ４ビット・コードとサンプリング周波数間のマッピングは図１０に示された実 施例においては非線形であるが、この実施例はある利点を提供する。図７〜図８ に示された実施例においては、クロック・ランダマイザー／サプレッサー回路が 用いられた。クロック・ランダマイザー／サプレッサー回路がシグマ−デルタ変 調器により生成されるシグマ−デルタ変調されたクロック信号を再処理して、ク ロック信号を線形状態に抑制するので、図２〜図３および図１０に示された本発 明の実施例に比較して低減した信号／雑音比を持つシステムを結果として得るこ とができる。これは、シグマ−デルタ変調器により与えられるノイズ整形を劣化 することがある。図１０に示された回路は、クロック・ランダマイザー／サプレ ッサー回路が省かれこの回路が依然として動作の可変デシメーション法が後に続 く固定補間を生じ得るという点で有利である。このように、図１０の回路が、信 号／雑音比の劣化なく可変デシメーションが後に続く固定補間を提供することが できる。 本発明の全ての実施例の別の重要な利点は、ＡＤＣがディジタル・データ速度 と変調器のクロック周波数との間の最低共通周波数までディジタル・データを補 間することができる必要はないことである。これは、サンプリング間隔のシグマ −デルタ変調によるためである。従来技術のＡＤＣとは異なり、サンプリング間 隔はディジタル・データ速度と変調器クロックとの間の固定された関係に正確に 対応する必要がない。サンプル率が本発明においてシグマ−デルタ・コード化（ 即ち、一時的にノイズ整形）されるので、サンプル率は、平均において、サンプ リング点におけるノイズまたはジッタがより高い周波数範囲へ押込まれた所要の サンプル率を表わすことになる。本発明は、このように、従来技術においては、 典型的にギガヘルツ範囲内に含まれた非常に高い周波数へのシグマ−デルタ・コ ード化を利用する。このプロセスの別の利点は、集積回路では、比較的低い補間 率の使用によってチップ面積における著しい節減を実現することができることで ある。 本発明の別の重要な利点は、デシメーションの補間を制御するため使用される シグマ−デルタ変調器２０または４０を固定クロック周波数を用いてクロックす ることができ、固定クロック周波数における変調器の動作の最適化を可能にする ことである。 最後に、適切な百分率でシグマ−デルタ制御コードの適切な組合わせによって 、出力ディジタル・データ・ストリームに対する有限数のサンプル率を提供する ことができる。これらのサンプル率は、ＡＤＣを動作させるため使用されるマス ター・クロックと整数または有理数の関係を持つ必要がない。 本文ではディジタル・データ・ストリームがより高いサンプル率のディジタル ・データ・ストリームへ変換される方法（および、装置としての補間器）の説明 のため補間が用いられたが、本発明はそのように限定されるものではない。ディ ジタル・データ・ストリームをより高いサンプル率のディジタル・データ・スト リームへ変換する如何なる方法または装置も本発明の実施のため使用することが できる。 本発明において有効な補間器およびデシメータは、Ｊ．Ｐｒｏａｋｉｓおよび Ｄ．Ｍａｎｏｌａｋｉｓ著「ディジタル信号処理（Ｄｉｇｉｔａｌ Ｓｉｇｎａ ｌ Ｐｒｏｃｅｓｓｉｎｇ）」（１９８８年、Ｍａｃｍｉｌｌａｎ Ｐｕｂｌｉ ｓｈｉｎｇ Ｃｏｍｐａｎｙ刊）の序論に示されたように構成することができる 。 本発明の幾つかの特定の実施例について記述したが、種々の変更、修正および 改善は当業者には容易に判るものであろう。例えば、本発明は、どんな形式のＡ ＤＣまたはアナログ／ディジタル変換法に関しても使用することができ、またシ グマ−デルタＡＤＣに限定されるものではない。このような変更、修正および改 善は、本文の開示の一部となるように意図され、本発明の趣旨および範囲内に含 まれるべきものである。従って、これまでの記述は単なる例示であり、限定とし て意図されるものでない。本発明は、請求の範囲および相等内容にのみ規定され るものである。

【手続補正書】特許法第１８４条の７第１項 【提出日】１９９５年２月１４日 【補正内容】 １９条補正 ３３．増加されたデータ速度を持つディジタル信号をデシメートするステップが 、変調された出力信号により決定される比だけ増加されたデータ速度におけるデ ィジタル信号をデシメートすることを含む請求の範囲第３２項記載の方法。 ３４．アナログ信号を第１のデータ速度を持つディジタル信号へ変換するステッ プと、 増加されたデータ速度を持つ一時的いノイズ整形されたディジタル信号を生じ るように前記第１のデータ速度を変更可能な比だけ増加するステップと、 第２のデータ速度を持つディジタル信号を生じるように、増加されたデータ速 度を持つノイズ整形されたディジタル信号を固定比だけデシメートするステップ と を含むアナログ信号をディジタル信号へ変換する方法。 ３５．アナログ信号を第１のデータ速度を持つディジタル信号へ変換するステッ プと、 増加されたデータ速度を持つディジタル信号を生じるように、前記第１のデー タ速度を固定比だけ増加するステップと、 第２のデータ速度を持つ一時的にノイズ整形されたディジタル信号を生じるよ うに、増加されたデータ速度を押にディジタル信号を可変比だけデシメートする ステップと を含むアナログ信号をディジタル信号へ変換する方法。 ３６．前記アナログ／ディジタル・コンバータがシグマ−デルタ・アナログ／デ ィジタル・コンバータである請求の範囲第１項乃至第２３項のいずれか１つに記 載の方法。 ３７．アナログ信号をディジタル信号へ変換するステップが、アナログ信号の大 きさをシグマ−デルタ変調するステップを含む請求の範囲第２４項乃至第３５項 のいずれか１つに記載の方法。 【手続補正書】特許法第１８４条の８ 【提出日】１９９５年９月１９日 【補正内容】 ３４条補正 請求の範囲 １．アナログ信号を第１のデータ速度を持つディジタル信号へ変換するアナログ ／ディジタル変換手段と、 アナログ／ディジタル変換手段に接続されて、第１のデータ速度を持つディジ タル信号を受取って増加したデータ速度を持つディジタル信号を供給する補間手 段と、 前記補間手段に接続されて、第２のデータ速度を持つディジタル信号を生じる ように増加したデータ速度を持つディジタル信号をデシメートするデシメーショ ン手段と、 前記補間手段に接続されて、第２のデータ速度を表わすシグマ−デルタ変調さ れた出力信号を生じ、かつ増加したデータ速度を持つディジタル信号を生じるよ うに補間手段を制御するシグマ−デルタ変調器手段と を備えるアナログ／ディジタル・コンバータ・システム。 ２．アナログ信号を第１のデータ速度を持つディジタル信号へ変換するアナログ ／ディジタル変換手段と、 アナログ／ディジタル変換手段に接続されて、前記第１のデータ速度を持つデ ィジタル信号を受取り、増加されたデータ速度を持つディジタル信号を供給する 補間手段と、 前記補間手段に接続されて、第２のデータ速度を持つディジタル信号を生じる ように、増加されたデータ速度を持つディジタル信号をデシメートするデシメー ション手段と、 前記デシメーション手段に接続されて該デシメーション手段を制御し、前記第 ２のデータ速度を表わすシグマ−デルタ変調された出力信号を生じ、かつ前記第 ２のデータ速度を持つディジタル信号を生じるように前記デシメーション手段を 制御するシグマ−デルタ変調器手段と を備えるアナログ／ディジタル・コンバータ・システム。 ３．変調された出力信号が多重ビット・コードである請求の範囲第１項または第 ２項に記載のアナログ／ディジタル・コンバータ・システム。 ４．前記シグマ−デルタ変調器がｎ次（ｎ≧１）の変調器である請求の範囲第１ 項または第２項に記載のアナログ／ディジタル・コンバータ・システム。 ５．前記シグマ−デルタ変調器が前記第２のデータ速度を表わすサンプリング周 波数選択信号を変調する請求の範囲第１項または第２項に記載のアナログ／ディ ジタル・コンバータ・システム。 ６．前記補間手段とデシメーション手段との間に接続されて、前記第１のデータ 速度を持つディジタル信号のノイズおよびイメージを濾波するフィルタ手段を更 に備える請求の範囲第１項または第２項に記載のアナログ／ディジタル・コンバ ータ・システム。 ７．前記第２のデータ速度を表わす複数の周波数選択数を記憶するメモリ手段と 、選択信号に応答して周波数選択数の１つを選択し、かつサンプリング周波数選 択信号として選択された数をシグマ−デルタ変調器へ与える手段とを更に備える 請求の範囲第１項または第２項に記載のアナログ／ディジタル・コンバータ・シ ステム。 ８．前記補間手段が、前記第１のデータ速度を持つディジタル信号をサンプリン グ周波数選択信号により決定される率により補間して、増加されたデータ速度を 持つディジタル信号を生じる請求の範囲第１項記載のアナログ／ディジタル・コ ンバータ・システム。 ９．前記デシメーション手段が、増加されたデータ速度を持つディジタル信号を 固定された率によりデシメートする請求の範囲第８項記載のアナログ／ディジタ ル・コンバータ・システム。 １０．前記補間手段が、前記第１のデータ速度を持つディジタル信号を固定され た率により補間する請求の範囲第２項記載のアナログ／ディジタル・コンバータ ・システム。 １１．前記デシメーション手段が、増加されたデータ速度を持つディジタル信号 をサンプリング周波数選択信号により決定される率によりデシメートして、前記 第２のデータ速度を持つディジタル信号を生じる請求の範囲第１０項記載のアナ ログ／ディジタル・コンバータ・システム。 １２．変調された出力信号に応答して、前記第２のデータ速度を表わす周波数を 持つクロックを生成するクロック発生器手段を更に備える請求の範囲第２項記載 のアナログ／ディジタル・コンバータ・システム。 １３．前記シグマ−デルタ変調器手段に接続されて、前記第２のデータ速度を表 わす信号を受取り、該信号をロックし、制御信号を、シグマ−デルタ変調された 出力信号を生じるようにシグマ−デルタ変調器を制御するシグマ−デルタ変調器 手段へ与えるフェーズ・ロック・ループ手段を更に備える請求の範囲第１項また は第２項に記載のアナログ／ディジタル・コンバータ・システム。 １４．アナログ信号を第１のデータ速度を持つディジタル信号へ変換するステッ プと、 第２のデータ速度を表わすシグマ−デルタ変調された出力信号を生じるように 制御信号をシグマ−デルタ変調するステップと シグマ−デルタ変調された出力信号に応答して、増加されたデータ速度を持つ ディジタル信号を生じるように前記第１のデータ速度を増加するステップと、 前記第２のデータ速度を持つディジタル信号を生じるように増加されたデータ 速度を持つディジタル信号をデシメートするステップと を含むアナログ信号をディジタル信号へ変換する方法。 １５．アナログ信号を第１のデータ速度を持つディジタル信号へ変換するステッ プと、 第２のデータ速度を表わすシグマ−デルタ変調された出力信号を生じるように 制御信号をシグマ−デルタ変調するステップと 増加されたデータ速度を持つディジタル信号を生じるように前記第１のデータ 速度を増加するステップと、 前記第２のデータ速度を持つディジタル信号を生じるように、シグマ−デルタ 変調された出力信号に応答して、増加されたデータ速度におけるディジタル信号 をデシメートするステップと を含むアナログ信号をディジタル信号へ変換する方法。 １６．デシメートするステップに先立ち、増加されたデータ速度におけるディジ タル信号を濾波するステップを更に含む請求の範囲第１４項または第１５項に記 載の方法。 １７．前記第１のデータ速度を増加するステップが、変調された出力信号により 決定される率により前記第１のデータ速度を増加することを含む請求の範囲第１ ４項記載の方法。 １８．増加されたデータ速度におけるディジタル信号をデシメートするステップ が、増加されたデータ速度におけるディジタル信号を固定された率によりデシメ ートすることを含む請求の範囲第１７項記載の方法。 １９．前記第１のデータ速度を増加するステップが、データ速度を固定された率 により増加することを含む請求の範囲第１５項記載の方法。 ２０．増加されたデータ速度を持つディジタル信号をデシメートするステップが 、増加されたデータ速度におけるディジタル信号を変調された出力信号により決 定される率によりデシメートすることを含む請求の範囲第１９項記載の方法。 ２１．前記アナログ／ディジタル・コンバータがシグマ−デルタ・アナログ／デ ィジタル・コンバータである請求の範囲第１項乃至第１３項のいずれか１つに記 載の方法。 ２２．アナログ信号をディジタル信号へ変換するステップが、アナログ信号の大 きさをシグマ−デルタ変調するステップを含む請求の範囲第１４項乃至第２０項 のいずれか１つに記載の方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 セリニ，ロナルド・エイ アメリカ合衆国マサチューセッツ州02160, ニュートン，ワイルドウッド・アベニュー 24 (72)発明者 ソボル，ジェームズ・エム アメリカ合衆国マサチューセッツ州02056, ノーフォーク，ウェア・ドライブ 17 【要約の続き】 ジタル・データ・ストリームのデータ速度をｎ次のｍビ ット・シグマ−デルタ変調器により低減されるデータ速 度へ変換する。

Claims (1)

1. 【特許請求の範囲】 １．アナログ信号を第１のデータ速度を持つディジタル信号へ変換するアナログ ／ディジタル変換手段と、 アナログ／ディジタル変換手段に接続されて、第１のデータ速度を持つディジ タル信号を受取って増加したデータ速度を持つディジタル信号を供給する補間手 段と、 前記補間手段に接続されて、第２のデータ速度を持つディジタル信号を生じる ように増加したデータ速度を持つディジタル信号をデシメートするデシメーショ ン手段と、 前記補間手段に接続されて該補間手段を制御する、第２のデータ速度を表わす 変調された出力信号を生じ、かつ増加したデータ速度を持つディジタル信号を生 じるよう補間手段を制御する変調器手段と を備えるアナログ／ディジタル・コンバータ・システム。 ２．前記変調器手段がシグマ−デルタ変調器を含む請求の範囲第１項記載のアナ ログ／ディジタル・コンバータ・システム。 ３．変調された出力信号が多重ビット・コードである請求の範囲第２項記載のア ナログ／ディジタル・コンバータ・システム。 ４．前記シグマ−デルタ変調器がｎ次（ｎ≧１）の変調器である請求の範囲第２ 項記載のアナログ／ディジタル・コンバータ・システム。 ５．前記シグマ−デルタ変調器が前記第２のデータ速度を表わすサンプリング周 波数選択信号を変調する請求の範囲第２項記載のアナログ／ディジタル・コンバ ータ・システム。 ６．補間手段とデシメーション手段との間に接続されて、第１のデータ速度を持 つディジタル信号のノイズおよびイメージを濾波するフィルタ手段を更に備える 請求の範囲第１項記載のアナログ／ディジタル・コンバータ・システム。 ７．第２のデータ速度を表わす複数の周波数選択数を記憶するメモリ手段と、選 択信号に応答して周波数選択数の１つを選択しかつサンプリング周波数選択信号 として選択された数をシグマ−デルタ変調器へ与える手段とを更に備える請求の 範囲第８項記載のアナログ／ディジタル・コンバータ・システム。 ８．前記補間手段が、前記第１のデータ速度を持つディジタル信号をサンプリン グ周波数選択信号により決定される率により該第１のデータ速度を持つディジタ ル信号を補間して、増加したデータ速度を持つディジタル信号を生じる請求の範 囲第５項記載のアナログ／ディジタル・コンバータ・システム。 ９．前記デシメーション手段が、増加されたデータ速度を持つディジタル信号を 固定率によりデシメートする請求の範囲第８項記載のアナログ／ディジタル・コ ンバータ・システム。 １０．前記シグマ−デルタ変調器手段に接続されて、前記第２のデータ速度を表 わす信号を受取り、該信号にロックし、かつシグマ−デルタ変調された出力信号 を生じるようにシグマ−デルタ変調器手段を制御するシグマ−デルタ変調器へ制 御信号を与えるフェーズ・ロック・ループ手段を更に備える請求の範囲第２項記 載のアナログ／ディジタル・コンバータ・システム。 １１．アナログ信号を第１のデータ速度を持つディジタル信号へ変換するアナロ グ／ディジタル変換手段と、 アナログ／ディジタル変換手段に接続されて、前記第１のデータ速度を持つデ ィジタル信号を受取り増加されたデータ速度を持つディジタル信号を与える補間 手段と、 前記補間手段に接続されて、増加されたデータ速度を持つディジタル信号をデ シメートして前記第２のデータ速度を持つディジタル信号を生じるデシメーショ ン手段と、 前記デシメーション手段に接続されて該デシメーション手段を制御し、前記第 ２のデータ速度を表わす変調された出力信号を生じ、該デシメーション手段を制 御して前記第２のデータ速度を持つディジタル信号を生じる変調器手段と を備えるアナログ／ディジタル・コンバータ・システム。 １２．前記変調器手段がシグマ−デルタ変調器を含む請求の範囲第１１項記載の アナログ／ディジタル・コンバータ・システム。 １３．前記変調された出力信号が多重ビット・コードである請求の範囲第１２項 記載のアナログ／ディジタル・コンバータ・システム。 １４．前記シグマ−デルタ変調器がｎ次（ｎ≧１）の変調器である請求の範囲第 １２項記載のアナログ／ディジタル・コンバータ・システム。 １５．前記シグマ−デルタ変調器が、前記第２のデータ速度を表わすサンプリン グ周波数選択信号を変調する請求の範囲第１２項記載のアナログ／ディジタル・ コンバータ・システム。 １６．前記補間手段とデシメーション手段との間に接続されて、前記第１のデー タ速度を持つディジタル信号のノイズおよびイメージを濾波するフィルタ手段を 更に備える請求の範囲第１１項記載のアナログ／ディジタル・コンバータ・シス テム。 １７．前記第１のデータ速度を表わす複数の周波数選択数を記憶するメモリ手段 と、選択信号に応答して前記複数の周波数選択数の１つを選択して、サンプリン グ周波数選択信号としてシグマ−デルタ変調器へ選択された数を与える手段とを 更に備える請求の範囲第１５項記載のアナログ／ディジタル・コンバータ・シス テム。 １８．前記補間手段が、前記第１のデータ速度を持つディジタル信号を固定率に より補間する請求の範囲第１５項記載のアナログ／ディジタル・コンバータ・シ ステム。 １９．前記デシメーション手段が、増加されたデータ速度を持つディジタル信号 をサンプリング周波数選択信号により決定される率だけデシメートして、前記第 ２のデータ速度を持つディジタル信号を生じる請求の範囲第１８項記載のアナロ グ／ディジタル・コンバータ・システム。 ２０．前記変調された出力信号に応答して、前記第２のデータ速度を表わす周波 数を持つクロックを生成するクロック発生器手段を更に備える請求の範囲第１５ 項記載のアナログ／ディジタル・コンバータ・システム。 ２１．前記シグマ−デルタ変調器手段に接続されて、前記第２のデータ速度を表 わす信号を受取り、該信号をロックし、制御信号をシグマ−デルタ変調器手段を 制御してシグマ−デルタ変調された出力信号を生じるシグマ−デルタ変調器手段 へ与えるフェーズ・ロック・ループ手段を更に備える請求の範囲第１２項記載の アナログ／ディジタル・コンバータ・システム。 ２２．アナログ／ディジタル・コンバータと、 前記アナログ／ディジタル・コンバータの出力に電気的に接続された入力を持 つ補間器と、 前記補間器の出力に選択的に接続された入力を持つデシメータと、 前記補間器の制御入力に電気的に接続されて、該補間器により与えられる補間 率を制御する一時的にノイズ整形された制御信号を生じる変調器と を備えるアナログ／ディジタル・コンバータ・システム。 ２３．アナログ／ディジタル・コンバータと、 該アナログ／ディジタル・コンバータの出力に電気的に接続された入力を持つ 補間器と、 前記補間器の出力に電気的に接続された入力を持つデシメータと、 前記デシメータの制御入力に電気的に接続されて、該デシメータにより与えら れるデシメーション率を制御する一時的にノイズ整形された制御信号を与える変 調器と を備えるアナログ／ディジタル・コンバータ・システム。 ２４．アナログ信号を前記第１のデータ速度を持つディジタル信号へ変換するス テップと、 第２のデータ速度を表わす変調された出力信号を生じるように制御信号を変調 するステップと 変調された出力信号に応答して、増加されたデータ速度を持つディジタル信号 を生じるように前記第１のデータ速度を増加するステップと、 前記第２のデータ速度を持つディジタル信号を生じるように増加されたデータ 速度を持つディジタル信号をデシメートするステップと を含むアナログ信号をディジタル信号へ変換する方法。 ２５．制御信号を変調するステップが制御信号をシグマ−デルタ変調することを 更に含む請求の範囲第２４項記載の方法。 ２６．デシメートするステップに先立ち、増加されたデータ速度におけるディジ タル信号を濾波するステップを更に含む請求の範囲第２５項記載の方法。 ２７．前記第１のデータ速度を増加するステップが、変調された出力信号により 決定される率だけ前記第１のデータ速度を増加することを含む請求の範囲第２６ 項記載の方法。 ２８．増加されたデータ速度におけるディジタル信号をデシメートするステップ が、増加されたデータ速度におけるディジタル信号を固定率だけデシメートする ことを含む請求の範囲第２７項記載の方法。 ２９．アナログ信号を第１のデータ速度を持つディジタル信号へ変換するステッ プと、 第２のデータ速度を表わす変調された出力信号を生じるように制御信号を変調 するステップと、 増加されたデータ速度を持つディジタル信号を生じるように前記第１のデータ 速度を増加するステップと、 前記第２のデータ速度を持つディジタル信号を生じるように変調された出力信 号に応答して増加されたデータ速度におけるディジタル信号をデシメートするス テップと を含むアナログ信号をディジタル信号へ変換する方法。 ３０．制御信号を変調するステップが、制御信号をシグマ−デルタ変換すること を更に含む請求の範囲第２９項記載の方法。 ３１．デシメートするステップに先立ち、増加されたデータ速度におけるディジ タル信号を濾波するステップを更に含む請求の範囲第３０項記載の方法。 ３２．前記第１のデータ速度を増加するステップがデータ速度を固定率だけ増加 することを含む請求の範囲第３１項記載の方法。 ３３．増加されたデータ速度を持つディジタル信号をデシメートするステップが 、増加されたデータ速度におけるディジタル信号を変調された出力信号により決 定される率だけデシメートすることを含む請求の範囲第３２項記載の方法。 ３４．アナログ信号を第１のデータ速度を持つディジタル信号へ変換するステッ プと、 増加されたデータ速度を持つ一時的にノイズ整形されたディジタル信号を生じ るように、前記第１のデータ速度を変更可能な率だけ増加するステップと、 第２のデータ速度を持つディジタル信号を生じるように、増加されたデータ速 度を持つノイズ整形されたディジタル信号を固定率だけデシメートするステップ と を含むアナログ信号をディジタル信号へ変換する方法。 ３５．アナログ信号を第１のデータ速度を持つディジタル信号へ変換するステッ プと、 増加されたデータ速度を持つディジタル信号を生じるように前記第１のデータ 速度を固定率だけ増加するステップと、 第２のデータ速度を持つ一時的にノイズ整形されたディジタル信号を生じるよ うに、増加されたデータ速度を持つディジタル信号をデシメートするステップと を含むアナログ信号をディジタル信号へ変換する方法。 ３６．前記アナログ／ディジタル・コンバータがシグマ−デルタ・アナログ／デ ィジタル・コンバータである請求の範囲第１項乃至第２３項のいずれか１つに記 載のアナログ／ディジタル・コンバータ・システム。 ３７．アナログ信号をディジタル信号へ変換するステップが、アナログ信号の大 きさをシグマ−デルタ変調するステップを含む請求の範囲第２４項乃至第３５項 のいずれか１つに記載の方法。