JPH09503876A - データ処理命令の実行 - Google Patents

Abstract

(57)【要約】 連続するデータ処理命令が実行されるデータ処理装置は、１つまたはそれ以上の命令に対応して、データメモリにアクセスするとともに、各メモリアクセスが無効か否かを検出する手段を含むメモリアクセス手段と、前に実行された命令により発生する装置の処理状態に対応しかつ各命令の実行中に動作して、その命令を実行すべきか否かを検出する条件テスト手段と、メモリアクセス手段が、先行命令によって開始されたメモリアクセスが無効であることを検出するか、あるいは前記条件テスト手段が現在の命令を実行すべきではないことを検出するか、のいずれかの場合、メモリアクセス手段と条件テスト手段とに対応して、現在の命令の完全実行を防止する条件付き制御手段と、を含んでいる。

Description

【発明の詳細な説明】 データ処理命令の実行 発明の背景 発明の分野 本発明はデータ処理命令の実行に関する。 従来技術の説明 ある種のデータプロセッサには中央処理装置（ＣＰＵ）が含まれており、 ＣＰＵは現在実行中のデータ処理命令の制御のもとに、中間のメモリ管理ユニッ トを介して、ランダムアクセスメモリ（ＲＡＭ）の中に格納されているデータに アクセスすることができる。かかるデータプロセッサについて以前に提案した例 は、１９９３年にアドバンスト・リスク・マシンズ社（Advanced RISC Machines Limited）が発行したＡＲＭ６データシートに説明されているＡＲＭ６プロセッ サである。 メモリアクセス中にメモリ管理ユニットは、現在のメモリアクセスを完了でき ないことを示す、異常終了（abort）信号を発生させることができる。異常終了 信号はいろいろな理由で発生する。一例を挙げると、メモリアクセスの異常終了 は、仮想記憶メモリを使用しているデータ処理システムで発生することがあるが 、かかるデータ処理システムにおいては、ＲＡＭと低速のディスク記憶装置との 間でデータが交換されるので、アドレス指定できるメモリ空間が、実装されてい るＲＡＭの量より大きいという錯覚が起こる。このようなシステムにおいて、要 求された仮想アドレスに対応するデータが、現在、ＲＡＭではなくディスク記憶 装置に保持されていると、これらのデータにアクセスできるまでに遅延時間が発 生するが、この遅延時間中にそのデータをディスク記憶装置からＲＡＭに転送し なければならない。この場合、現在のメモリアクセスは異常終了し、それらのデ ータに対するアクセスは後で試行される。 メモリ管理ユニットから供給される異常終了信号は、失敗したメモリアクセス を開始した命令の実行を中止するにはあまりにも遅れて発生するが、次のデータ 処理命令の実行、すなわち、失敗したメモリアクセスを開始した命令の後のデー タ処理命令の実行を解除するためには使用できる。このことは有用である。その 理由は、後続の命令は正常動作中のメモリアクセスに依存できるからである。 失敗したメモリアクセスを開始した命令の直後の命令の実行を解除するために 異常終了信号を使用すると、異常終了信号のタイミングに厳しい条件が要求され る。これに替る方法として、直後の命令の実行が完了した後その命令の実行結果 を「元に戻す（undo）」複雑なメカニズムを備えなくてはならない。 添付図面の第１図は、以前に提案し、上に引用したデータプロセッサによるデ ータ書込み動作中（本動作中にデータがＲＡＭに書込まれる）の、異常終了信号 のタイミング条件の概略を示すタイムチャートである。 第１図を参照すると、クロック信号は、データプロセッサによるデータ処理命 令の実行を制御している。データ書込み動作が開始されると、データプロセッサ は、メモリ管理ユニットにメモリアドレス２０を供給するとともに、クロック信 号の半サイクル後で、そのアドレスに書込まれるデータ３０を出力する。 （たとえば、そのアドレスに対応するデータは仮想メモリシステムのディスク 記憶装置の中に保持されているため）メモリアドレス２０が無効であることをメ モリ管理ユニットが検出すると、メモリ管理ユニットは異常終了信号４０を発生 させ、この信号をデータプロセッサに供給する。 （通常）書込むべきデータがデータバスに載せられてしまった後は、メモリ管 理ユニットからの応答を待つ必要がないから、データ書込み命令の次の命令は直 ちに実行される。したがって、直後の命令を解除するのに間に合うように異常終 了信号が到着するには、以前に提案し、上に引用したデータプロセッサは、書込 むべきデータを出力するよりもクロック信号の半サイクル前に、異常終了信号が 有効でなければならない。 このタイミングの制約を実現させることは実際には困難なので、（メモリ管理 ユニットの電力消費を大きくして）メモリ管理ユニットを非常に速く動作させな ければならない。 また、以前に提案し、上に引用したデータプロセッサは、このデータプロセッ サの全命令セットを条件付きで実行する。これは、最大４つの処理フラグの現在 の状態を、各命令に含まれている条件コードによって定義される各状態と比較す ることにより達成される。この比較は命令の実行と並行して行われる。条件コー ドによって指定された条件と処理フラグの状態が一致しないと、命令の完全実行 を防止する。 発明の要約 本発明は、連続するデータ処理命令が実行されるデータ処理装置を提供する。 このデータ処理装置は以下に述べる手段を含んでいる。すなわち、１つまたはそ れ以上の命令に対応してデータメモリにアクセスするとともに、各メモリアクセ スが無効か否かを検出する手段を含むメモリアクセス手段と、前に実行した命令 によって発生する装置の処理状態に対応しかつ各命令の実行中に動作して、その 命令を実行すべきか否かを検出する条件テスト手段と、メモリアクセス手段が、 先行命令によって開始されたメモリアクセスが無効であることを検出するか、あ るいは条件テスト手段が現在の命令を実行すべきではないことを検出するか、の いずれかの場合、メモリアクセス手段と条件テスト手段とに対応して、現在の命 令の完全実行を防止する条件付き制御手段（conditional control means）とを 含んでいる。 本発明によるデータ処理装置においては、完全条件付きの命令セットが使用さ れており、各命令の完全実行を条件付きで防止するメカニズムは、メモリ異常終 了を処理するためにも使用されている。したがって、各命令の実行中に、その命 令を実行すべきか否かを条件テスト手段が検出すると同時に、先行命令によって 開始されたメモリアクセスに関係するメモリ異常終了信号を受信してよい。これ により、各命令に対するメモリ異常終了を、以前に提案し上に引用したデータプ ロセッサに考慮されていた時間よりも後で処理してよいことになる。 好適実施例において、本装置は、データ処理装置の現在の処理状態を示すデー タを格納する１つまたはそれ以上の処理フラグを含み、各命令には、実行すべき その命令に必要な処理フラグの状態を定義する条件コードが含まれており、条件 テスト手段は、各命令の条件コードによって定義される処理フラグの必要な状態 を処理フラグの現在の状態と比較する。条件コードは、特定の処理フラグを特定 の論理状態にセットすべきこと、あるいはその処理フラグの状態が、現在の命令 を実行すべきか否かに影響を与えないことを指定することができる。極端な場合 、どの処理フラグの状態にも無関係に、特定の命令を実行すべきことを指定する 条件コードがあり得る。 処理フラグは、本装置の処理状態に関する各種機能を指定することができる。 好適実施例において、本装置には、 （ｉ）装置の先行データ処理動作により負の結果が発生したか否か、 （ｉｉ）装置の先行データ処理動作によりゼロの結果が発生したか否か、 （ｉｉｉ）装置の先行データ処理動作により桁上げビットがセットされたか否か 、 （ｉｖ）装置の先行データ処理動作中に算術演算のオーバーフローが発生したか 否か、 を表す４つの処理フラグが含まれている。 望ましくは、メモリアクセス手段は、メモリアドレスをデータメモリに送信す る手段と、引き続きデータをデータメモリに転送する手段あるいは引き続きデー タメモリからデータを受信する手段とを含んでいる。 条件付き制御手段がメモリアクセス手段と条件テスト手段との両方に対して好 都合に応答するようにするためには、メモリアクセス手段は異常終了信号を発生 させてメモリアクセスが無効であることを示すこと、条件テスト手段は条件不良 制御信号（condition failure control signal）を発生させて現在の命令を実行 すべきではないことを示すこと、および本装置は条件制御手段に供給する組合わ せ制御信号を発生するため異常終了制御信号と条件不良制御信号とを組合わせる 手段を備えることが望ましい。 簡潔で有利な実施例においては、組合わせる手段は論理和ゲートを含んでいる 。 便利な実施例においては、装置のデータ処理動作はクロック信号によって制御 される。 第２の側面から見ると、本発明は上に定義した装置を含む集積回路を提供する 。 第３の側面から見ると、本発明はデータ処理方法を提供する。このデータ処理 方法においては、連続するデータ処理命令は条件付きで実行され、この方法は、 １つまたはそれ以上の命令に応答してデータメモリにアクセするステップと、各 命令の実行中に、前に実行した命令により発生する装置の処理状態に依存して、 その命令を実行すべきか否かを検出するステップと、先行命令によって開始され たメモリアクセスが無効であること、あるいは現在の命令を実行すべきではない こと、のいずれかが検出された場合、現在の命令の完全実行を防止するステップ と、を含んでいる。 図面の簡単な説明 添付の図面を参照し、例を示すという方法で本発明を説明する。なお全図面に ついて、同じ部分は同じ参照符号で示されている。 第１図は、以前に提案したデータプロセッサによるデータ書込み動作中の異常 終了信号のタイミング条件の概略を示すタイムチャートである。 第２図は、本発明の実施例によるデータ処理装置の概略を示すブロック図であ る。 第３図は、中央処理装置の概略を示すブロック図である。 第４図は、第２図のデータ処理装置によるデータ書込み動作中の異常終了信号 のタイミング条件の概略を示すタイムチャートである。 好適実施例の説明 つぎに第２図を参照すると、本発明の実施例によるデータ処理装置の概略を示 すブロック図が示されている。本装置は中央処理装置（ＣＰＵ）１００、メモリ 管理ユニット（ＭＭＵ）１１０、ランダムアクセスメモリ（ＲＡＭ）１２０を含 んでいる。ＣＰＵ１００とＭＭＵ１１０とは、メモリアドレスを交換するアドレ スバス１３０とデータを交換するデータバス１４０で接続されている。また、失 敗したメモリアクセスあるいは無効なメモリアクセスを示す異常終了信号を運ぶ 異常終了制御ライン１５０も、ＭＭＵ１１０からＣＰＵ１００に用意されている 。 クロック信号はＣＰＵ１００とＭＭＵ１１０とに供給され、両ユニットの動作 を制御する。各データ処理命令は、（その命令の性質によって決まる）クロック 信号の特定数のサイクル中にＣＰＵ１００によって実行され、ＭＭＵ１１０によ るメモリアクセスはクロック信号に同期して実行される。 ＭＭＵ１１０はＣＰＵ１００とクロック信号の制御のもとに動作して、ＲＡＭ １２０に格納されているデータにアクセスする。したがって、ＭＭＵは複数のア ドレス・データ・ライン１６０によりＲＡＭに接続される。 第３図は、中央処理装置１００の一部の概略を示すブロック図である。ＣＰＵ １００は、処理動作およびメモリ動作が実質的に連続して実行されることを可能 にする命令パイプライン方式（instruction pipelining）を使用している。普通 、１つのデータ処理命令が実行されている間に、その命令の次の命令は解読中で あり、第３の命令はメモリからフェッチされている。この装置は、３段パイプラ イン（three-stage execution pipeline）と呼ばれている。 ＣＰＵ１００の第３図に示す部分において、メモリからフェッチされて解読さ れているデータ処理命令が転送されて実行される。データ処理命令は３２ビット のデータ語であり、その内のビット２８からビット３１は４ビットの条件フィー ルド（condition field）を形成する。残りのビット（ビット０からビット２７ ）は、その命令に対応して実行される演算を定義し、ある場合には、演算が実行 されるオペランドを定義する。 条件フィールド（ビット２８からビット３１）が条件テスタ２００に送られる と、条件テスタ２００は、この条件フィールドのビットを所定の１６個の条件コ ードと比較する。この１６個の条件コードは、Ｎフラグ、Ｚフラグ、Ｃフラグ、 Ｖフラグと呼ばれ、４個のプロセッサフラグ２１０の１つまたはそれ以上のフラ グの状態を定義する。これらのフラグは、前に実行した命令により発生するＣＰ Ｕ１００の処理状態を表す。 Ｎフラグは、前に実行したＣＰＵ１００の算術演算の負の結果を表し、Ｚフラ グは、前に実行したＣＰＵ１００の演算のゼロ（等しい）結果を表し、Ｃフラグ は、前に実行したＣＰＵ１００の演算中に桁上げビットがセットされたか否かを 表し、Ｖフラグは、前に実行したＣＰＵ１００の演算中に算術演算のオーバーフ ローが発生したことを示す。 条件フィールドの４ビットの間の関係と、Ｎフラグ、Ｚフラグ、Ｃフラグ、Ｖ フラグに適用される条件とを下表に示す。 条件テスタ２００は、現在の命令の条件フィールドのどのビットがセットされ ているかに依存して、上に示したフラグの状態をテストする。この比較は、現在 の命令の実行中に行われる。適切なフラグが、条件フィールドが指定した状態に セットされているときにかぎり、現在の命令の実行を完了することが可能になる 。 ＡＬ（常に成立する）条件が指定されると、フラグに関係なく命令が実行され る。ＮＶ（常に成立しない）条件コードは、フラグ２１０の状態に関係なく命令 の実行を防止する。 条件テスタ２００は、現在の命令を完全に実行すべきか否かを示す出力信号２ ２０を発生させる。出力信号２２０は、異常終了制御ライン１５０を介し、ＯＲ ゲート２３０を使用して、ＭＭＵ１１０からＣＰＵ１００に供給される異常終了 信号と組合わされる。したがって、条件テスタ２００が現在の命令を完全に実行 すべきではないことを示しているか、あるいはＭＭＵ１１０が異常終了信号を立 ち上げているかのいずれかの場合、ＯＲゲート２３０の出力がセットされる。 命令実行ユニット２４０は、各命令の実行すべき演算を定義するビット０から ビット２７と、ある場合には、演算が実行されるオペランドを受信する。現在の 命令の実行中に（つまり、条件テスタ２００とＯＲゲート２３０の伝搬遅延と処 理遅延の後で）、現在の命令を完全に実行すべきか否かを示すＯＲゲート２３０ の出力を受信する。ＯＲゲート２３０が現在の命令を完全に実行すべきではない ことを示している場合、装置に付随するレジスタの場所やメモリの場所をどれも 変更せずに、この命令は解除される。 条件テスタ２００と命令実行ユニット２４０は、以前に提案し、上に引用した ＡＲＭ６プロセッサの対応する構成部品と同じ形式にすることができる。 第３図の装置を使用した結果、異常終了信号に対する厳しいタイミングは大幅 に緩和されるので、先行命令によって開始されたメモリアクセスに関する異常終 了信号は、各命令の実行中、後の段階でセットすることができる。 命令フェッチ動作が失敗した結果として異常終了信号が受信された場合、その 命令は、上に述べた３段階命令パイプラインの後の段階で廃棄されるだけである 。 メモリから読出されたデータが適切なプロセッサレジスタにロードされるため の時間を与えるために、データ読出し動作の後にはメモリをアクセスしない（内 部）プロセッササイクルが続く。したがって、データ読出し動作が失敗した結果 として異常終了信号が受信された場合、読出し動作の後に続く内部サイクルは、 ＭＭＵ１１０がメモリから供給したいかなるデータ（このデータには殆んどエラ ーがある）も無視し、（たとえばプロセッサレジスタなど）意図していた場所に 格納しないようにするため時間を与える。 命令の実行とデータ書込み動作に対する異常終了信号の受信とのタイミング関 係が、第４図に示されているが、本図中にはアドレスバス１３０とデータバス１ ４０の状態とともに、ＣＰＵ１００による命令の実行を制御するクロック信号３ ００が示されている。 データ書込み動作を開始するため、ＣＰＵ１００はアドレスバスにアドレス３ １０を載せる。クロック信号３００の半サイクル後に、ＣＰＵ１００はデータバ スにデータ３２０を載せる。この状態になると、ＣＰＵ１００は、クロック信号 ３００の次のサイクル中に次の命令を実行することができる。 （第４図に３３０で示すように）異常終了信号が受信された場合、あるいは条 件テスタ２００が、次の命令を実行すべきではないと決定した場合（データがデ ータバスに載せられていて、３４０で示される後の半サイクル中に、条件テスタ ２００がこれを決定する）、データ３２０がデータバスに載せられると同時に、 次の命令の実行は中止される。 添付の図面を参照して、本発明の判りやすい実施例を詳細に説明してきたが、 本発明はこれらの詳細な実施例に限定されるものではないこと、さらには当業者 ならば、添付の請求の範囲に定義される本発明の範囲から逸脱せずに、各種の変 更や修正ができる。

【手続補正書】特許法第１８４条の８ 【提出日】１９９５年９月７日 【補正内容】 この形式のプロセッサを説明する別の文献には、論文、「ＡＲＭ６：高性能低 消費電力マクロセル（ARM6: High Performance Low Power Consumption Macroce ll）」Ｍ．Ｍｕｌｌｅｒ、ＣＯＭＰＣＯＮ、１９９３年春期号、頁８０から頁８ ７、がある。本論文には、上に引用したＡＲＭ６のメモリ異常終了機能と条件付 き命令実行機能が説明されている。 発明の要約 本発明は、連続するデータ処理命令がパイプライン方式によって実行されるデ ータ処理装置を提供する。このデータ処理装置は、１つまたはそれ以上の命令に 対応してデータメモリにアクセスするとともに、各メモリアクセスが無効か否か を検出する手段を含むメモリアクセス手段と、前に実行した命令によって発生す る装置の処理状態に対応しかつ各命令の実行中に動作して、その命令を実行すベ きか否かを検出する条件テスト手段とを含み、メモリアクセス手段と条件テスト 手段とに応答して、メモリアクセス手段が、先行命令によって開始されたメモリ アクセスが無効であることを検出するか、あるいは条件テスト手段が、現在の命 令を実行すべきではないことを検出するか、のいずれかの場合、現在の命令の完 全実行を防止する条件付き制御手段を含むことを特徴としている。 本発明によるデータ処理装置においては、完全条件付きの命令セットが使用さ れており、各命令の完全実行を条件付きで防止するメカニズムは、メモリ異常終 了を処理するためにも使用されている。したがって、各命令の実行中に、その命 令を実行すべきか否かを条件テスト手段が検出すると同時に、先行命令によって 開始されたメモリアクセスに関係するメモリ異常終了信号を受信してよい。これ により、各命令に対するメモリ異常終了を、以前に提案し上に引用したデータプ ロセッサに考慮されていた時間よりも後で処理してよいことになる。 好適実施例において、本装置は、データ処理装置の現在の処理状態を示すデー タを格納する１つまたはそれ以上の処理フラグを含み、各命令には、実行すべき その命令に必要な処理フラグの状態を定義する条件コードが含まれており、条件 テスト手段は、各命令の条件コードによって定義される処理フラグの必要な状態 を処理フラグの現在の状態と比較する。条件コードは、特定の処理フラグを特定 の論理状態にセットすべきこと、あるいはその処理フラグの状態が、現在の命令 を実行すべきか否かに影響を与えないことを指定することができる。極端な場合 、条件コードは、どの処理フラグの状態にも無関係に、特定の命令を実行すべき ことを指定することができる。 処理フラグは、本装置の処理状態に関する各種機能を指定することができる。 好適実施例において、本装置には、 （ｉ）装置の先行データ処理動作により負の結果が発生したか否か、 （ｉｉ）装置の先行データ処理動作によりゼロの結果が発生したか否か、 （ｉｉｉ）装置の先行データ処理動作により桁上げビットがセットされたか否か 、 （ｉｖ）装置の先行データ処理動作中に算術演算のオーバーフローが発生したか 否か、 を表す４つの処理フラグが含まれている。 望ましくは、メモリアクセス手段は、メモリアドレスをデータメモリに送信す る手段と、引き続きデータをデータメモリに転送する手段あるいは引き続きデー タメモリからデータを受信する手段とを含んでいる。 条件付き制御手段がメモリアクセス手段と条件テスト手段との両方に対して好 都合に応答するようにするためには、メモリアクセス手段は異常終了信号を発生 させてメモリアクセスが無効であることを示すこと、条件テスト手段は条件不良 制御信号（condition failure control signal）を発生させて現在の命令を実行 すべきではないことを示すこと、および本装置は条件制御手段に供給する組合わ せ制御信号を発生するため異常終了制御信号と条件不良制御信号とを組合せる手 段を備えることが望ましい。 簡潔で有利な実施例においては、組合わせる手段は論理和ゲートを含んでいる 。 便利な実施例においては、装置のデータ処理動作はクロック信号によって制御 される。 第２の側面から見ると、本発明は上に定義した装置を含む集積回路を提供する 。 第３の側面から見ると、本発明はデータ処理方法を提供する。このデータ処理 方法においては、連続するデータ処理命令はパイプライン方式で実行され、１つ またはそれ以上の命令に応答してデータメモリにアクセスするステップと、各メ モリアクセスが無効か否かを検出するステップと、各命令の実行中に、前に実行 した命令によって発生する装置の処理状態に依存して、その命令を実行すべきか 否かを検出するステップとを含み、先行命令によって開始されたメモリアクセス が無効であること、あるいは現在の命令を実行すべきではないこと、のいずれか が検出された場合、現在の命令の完全実行を防止するステップを含むことを特徴 としている。 図面の簡単な説明 添付の図面を参照して例を示すという方法で本発明を説明する。なお全図面に ついて、同じ部分は同じ参照符号で示されている。 第１図は、以前に提案したデータプロセッサによるデータ書込み動作中の異常 終了信号のタイミング条件の概略を示すタイムチャートである。 第２図は、本発明の実施例によるデータ処理装置の概略を示すブロック図であ る。 第３図は、中央処理装置の概略を示すブロック図である。 第４図は、第２図のデータ処理装置によるデータ書込み動作中の異常終了信号 のタイミング条件の概略を示すタイムチャートである。 好適実施例の説明 つぎに第２図を参照すると、本発明の実施例によるデータ処理装置の概略を示 すブロック図が示されている。本装置は中央処理装置（ＣＰＵ）１００、メモリ 管理ユニット（ＭＭＵ）１１０、ランダムアクセスメモリ（ＲＡＭ）１２０を含 んでいる。ＣＰＵ１００とＭＭＵ１１０とは、メモリアドレスを交換するアドレ スバス１３０とデータを交換するデータバス１４０で接続されている。また、失 敗したメモリアクセスあるいは無効なメモリアクセスを示す異常終了信号を運ぶ 異常終了制御ライン１５０も、ＭＭＵ１１０からＣＰＵ１００に用意されている 。 クロック信号はＣＰＵ１００とＭＭＵ１１０に供給され、両ユニットの動作を 制御する。各データ処理命令は、（その命令の性質に依存する）クロック信号の 特定数のサイクル中にＣＰＵ１００によって実行され、ＭＭＵ１１０によるメモ リアクセスはクロック信号に同期して実行される。 請求の範囲 １．連続したデータ処理命令がパイプライン方式で実行されるデータ処理装置 （１００、１１０、１２０）であって、 １つまたはそれ以上の前記命令に対応して、データメモリにアクセスするメモ リアクセス手段（１１０）であって、各メモリアクセスが無効か否かを検出する 手段を含む前記モリアクセス手段（１１０）と、 前に実行された命令により発生する、前記装置の処理状態に対応しかつ各命令 の実行中に動作して、その命令を実行すべきか否かを検出する条件テスト手段（ ２００）と、 を含み、 前記メモリアクセス手段（１１０）が、先行命令によって開始されたメモリア クセスが無効であることを検出するか、あるいは前記条件テスト手段（２００） が現在の命令を実行すべきではないことを検出するか、のいずれかの場合、前記 メモリアクセス手段（１１０）と前記条件テスト手段（２００）とに応答して、 現在の命令の完全実行を防止する条件付き制御手段（２３０、２４０）、 を含むことを特徴とするデータ処理装置。 ２．請求項１において、 前記データ処理装置は自己の現在の処理状態を示すデータを格納する１つまた はそれ以上の処理フラグ（ＮＺＣＶ）を含み、 各命令は、実行すべきその命令に必要な前記処理フラグの状態を定義する条件 コード（ビット２８からビット３１）を含み、 前記条件テスト手段（２００）は、各命令の条件コードによって定義される処 理フラグの必要な状態を、前記処理フラグの現在の状態と比較する、 データ処理装置。 ３．請求項２において、 （ｉ）前記装置の先行データ処理動作により負の結果（Ｎ）が発生したか否か、 （ｉｉ）前記装置の先行データ処理動作によりゼロの結果（Ｚ）が発生したか否 か、 （ｉｉｉ）前記装置の先行データ処理動作により桁上げビットがセットされた（ Ｃ）か否か、 （ｉｖ）前記装置の先行データ処理動作中に算術演算のオーバーフローが発生し た（Ｖ）か否か、 を表す４個の処理フラグを含む、データ処理装置。 ４．請求項１から請求項３のいずれか１つにおいて、前記メモリアクセス手段 （１１０）は、 メモリアドレスを前記データメモリ（１２０）に送信する手段と、 引き続きデータを前記データメモリに送信する手段、あるいは引き続きデータ を前記データメモリから受信する手段と、 を含む、データ処理装置。 ５．請求項１から請求項４のいずれか１つにおいて、 前記メモリアクセス手段（１１０）は、異常終了制御信号（１５０）を発生さ せて、メモリアクセスが無効であることを示し、 前記条件テスト手段（２００）は、条件不良制御信号（２２０）を発生させて 、前記現在の命令を実行すべきではないことを示し、 前記装置は、前記条件制御手段（２４０）に供給する組合わせ制御信号を発生 するため前記異常終了制御信号と前記条件不良制御信号とを組合せる手段（２３ ０）を含む、 データ処理装置。 ６．請求項５において、前記組合わせる手段（２３０）は、論理和ゲートを含 む、データ処理装置。 ７．請求項１から請求項６のいずれか１つにおいて、装置のデータ処理動作は 、クロック信号によって制御される、データ処理装置。 ８．請求項１から請求項７のいずれか１つに記載の装置を含む集積回路。 ９．連続するデータ処理命令が、パイプライン方式で実行されるデータ処理方 法であって、 １つまたはそれ以上の前記命令に対応してデータメモリにアクセスするステッ プ（１１０）と、 各メモリアクセスが無効か否かを検出するステップ（１１０）と、 各命令の実行中に、前に実行した命令によって発生する前記装置の処理状態に 依存して、その命令を実行すべきか否かを検出するステップ（２００）と、 を含み、 先行命令によって開始されたメモリアクセスが無効であること、あるいは現在 の命令を実行すべきではないこと、のいずれかが検出された場合、現在の命令の 完全実行を防止するステップ（２３０、２４０）、 を含む、データ処理方法。

Claims (1)

1. 【特許請求の範囲】 １．連続するデータ処理命令が実行されるデータ処理装置であって、 １つまたはそれ以上の前記命令に対応して、データメモリにアクセスするメモ リアクセス手段であって、各メモリアクセスが無効か否かを検出する手段を含む 前記メモリアクセス手段と、 前に実行された命令により発生する前記装置の処理状態に対応し、かつ各命令 の実行中に動作して、その命令を実行すべきか否かを検出する条件テスト手段と 、 前記メモリアクセス手段が、先行命令によって開始されたメモリアクセスが無 効であることを検出するか、あるいは前記条件テスト手段が現在の命令を実行す べきではないことを検出するか、のいずれかの場合、前記メモリアクセス手段と 前記条件テスト手段とに応答して、現在の命令の完全実行を防止する条件付き制 御手段と、 を含む、データ処理装置。 ２．請求項１において、 前記データ処理装置は、自己の現在の処理状態を示すデータを格納する１つま たはそれ以上の処理フラグを含み、 各命令は、実行すべきその命令に必要な前記処理フラグの状態を定義する条件 コードを含み、 前記条件テスト手段は、各命令の条件コードによって定義される処理フラグの 必要な状態を、前記処理フラグの現在の状態と比較する、 データ処理装置。 ３．請求項２において、 （ｉ）前記装置の先行データ処理動作により負の結果が発生したか否か、 （ｉｉ）前記装置の先行データ処理動作によりゼロの結果が発生したか否か、 （ｉｉｉ）前記装置の先行データ処理動作により桁上げビットがセットされたか 否か、 （ｉｖ）前記装置の先行データ処理動作中に算術演算のオーバーフローが発生し たか否か、 を表す４個の処理フラグを含む、データ処理装置。 ４．請求項１から請求項３のいずれか１つにおいて、前記メモリアクセス手段 は、 メモリアドレスを前記データメモリに送信する手段と、 引き続きデータを前記データメモリに送信する手段、あるいは引き続きデータ を前記データメモリから受信する手段と、 を含む、データ処理装置。 ５．請求項１から請求項４のいずれか１つにおいて、 前記メモリアクセス手段は、異常終了制御信号を発生させて、前記メモリアク セスは無効であることを示し、 前記条件テスト手段は、条件不良制御信号を発生させて、現在の命令を実行す べきではないことを示し、 前記装置は、前記条件制御手段に供給する組合わせ制御信号を発生するため前 記異常終了制御信号と前記条件不良制御信号とを組合せる手段を含む、 データ処理装置。 ６．請求項５において、前記組合わせる手段は、論理和ゲートを含む、データ 処理装置。 ７．請求項１から請求項６のいずれか１つにおいて、前記装置のデータ処理動 作はクロック信号によって制御される、データ処理装置。 ８．請求項１から請求項７のいずれか１つに記載の装置を含む集積回路。 ９．連続するデータ処理命令が条件付きで実行されるデータ処理方法であって 、 １つまたはそれ以上の前記命令に対応してデータメモリにアクセスするステッ プと、 各メモリアクセスが無効か否かを検出するステップと、 各命令の実行中に、前に実行した命令によって発生する前記装置の処理状態に 依存して、その命令を実行すべきか否かを検出するステップと、 先行命令によって開始されたメモリアクセスが無効であること、あるいは現在 の命令を実行すべきではないこと、のいずれかが検出された場合、現在の命令の 完全実行を防止するステップと、 を含む、データ処理方法。