JPH0950401A - キャッシュメモリ及びそれを備えた情報処理装置 - Google Patents

キャッシュメモリ及びそれを備えた情報処理装置

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JPH0950401A
JPH0950401A JP7203533A JP20353395A JPH0950401A JP H0950401 A JPH0950401 A JP H0950401A JP 7203533 A JP7203533 A JP 7203533A JP 20353395 A JP20353395 A JP 20353395A JP H0950401 A JPH0950401 A JP H0950401A
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miss
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Masashi Takahashi
真史 高橋
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 動作させるキャッシュ容量を動的に変更する
ことによって、性能低下を抑えつつ、消費電力を削減す
ることができるキャッシュメモリを提供する。 【解決手段】 セット・アソシアティブ方式のキャッシ
ュメモリにおいて、ミス率測定回路１４０が実行中のキ
ャッシュミス率を測定し、ウェイ数制御回路１５０が、
測定したミス率の変動を観察し、動作させるウェイ数を
判断し、パワー制御回路１６０に対して指示を行う。ウ
ェイ数制御回路１５０は、動作させるウェイ数を減らし
た場合に、ミス率が増加すれば、ウェイ数を元に戻す。
また、動作させるウェイ数を増やした場合に、ミス率が
変化しなければ、動作させるウェイ数を元に戻すように
制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
及びキャッシュメモリを備えた情報処理装置に関する。
【０００２】
【従来の技術】最近は、メモリアクセスのボトルネック
を解消するために、キャッシュメモリをチップ上に搭載
するマイクロプロセッサが主流となっている。チップに
搭載されているキャッシュメモリの容量は、年々増えつ
づけ、その結果、最近のマイクロプロセッサでは、オン
チップキャッシュで消費する電力がチップ全体の消費電
力の約３０％を占めると言われている。したがって、最
近のチップの低消費電力化の傾向に伴ない、キャッシュ
メモリでの消費電力を減らす必要性が生じている。
【０００３】一方、キャッシュメモリの構成としては、
高いヒット率を確保しながらハードウェア量の増加を押
さえる、セット・アソシアティブ（set associative ）
方式が主流となっている。そして、ウェイ数としては、
現在は、２ウェイ(2-way) あるいは４ウェイ(4-way）が
主流である。このようなセットアソシアティブ方式のキ
ャッシュメモリで消費電力を減らす手法として、動作す
るウェイ数を減らすことによって、実質的にキャッシュ
メモリの容量を削減することが行われている。例えば、
日立のＳＨシリーズでは、キャッシュメモリの容量を減
らすための低消費電力モードが採用されており、プロセ
ッサが低消費電力モードに設定されると、キャッシュの
複数のウェイのうち、１つだけが動作するようになる。
すなわち、低消費電力モードでは、ダイレクト・マップ
方式と同様の動作をするようになる。このような低消費
電力モードでは、キャッシュ容量が減り、連想度も下が
るため、ミス率は若干上がり、性能はやや低下するが、
キャッシュでの消費電力は１／２（２ウェイ・セットア
ソシアティブの場合）あるいは１／４（４ウェイ・セッ
トアソシアティブの場合）に削減することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記低
消費電力モードのように、消費電力を下げるために動作
するキャッシュメモリの容量を一律、静的に削減する方
法では、キャッシュミス率が上昇するので、外部メモリ
へのアクセスが増加し、さらに性能低下による実行時間
の増加によって、結果的に消費電力量が増加する可能性
がある。低消費電力モードに設定したことが実際の消費
電力の低下につながるかどうかは、キャッシュ容量の低
下によってどれだけミス率が上昇するかに依存している
が、ミス率は実行するアプリケーションあるいはデータ
に依存するため、一概には判断できない。したがって、
キャッシュの容量を減らすことによって、消費電力を確
実に低下させるためには、キャッシュミス率を観察しな
がら、キャッシュの容量を動的に制御する必要がある。
【０００５】本発明の目的は、実行する応用問題に合わ
せて、最適なキャッシュ容量になるようキャッシュ容量
を制御し、性能低下を抑えつつ消費電力を削減できる手
法を提供することである。
【０００６】
【課題を解決するための手段】本発明に係るキャッシュ
メモリは、複数のウェイを有するセットアソシアティブ
方式のキャッシュメモリにおいて、キャッシュのミス率
を測定するミス率測定手段と、該ミス率測定手段から得
られるミス率の変化に基づいて、動作させるウェイ数を
判断するウェイ数判断手段と、該ウェイ数判断手段の判
断に基づいて、各ウェイを動作させるウェイ動作制御手
段と、から構成される。
【０００７】ミス率測定手段は、メモリアクセス毎にキ
ャッシュミスを測定し、例えば、一定時間毎に、メモリ
アクセス回数に対するキャッシュミス回数の比であるミ
ス率を示す値をミス率測定キューに格納する。ウェイ数
判断手段は、例えば、ミス率格納キューに格納されてい
るミス率の変化によって、最適のウェイ数を判断し、ウ
ェイ数の増減をウェイ動作制御手段に指示する。
【０００８】また、ウェイ数判断手段は、ウェイ数を増
加させることによって、ミス率が減少しなければ、ウェ
イ数を元に戻し、ウェイ数を減少させることによって、
ミス率が増加すれば、ウェイ数を元に戻すよう制御す
る。
【０００９】ウェイ動作制御手段は、ウェイ数判断手段
の指示に基づいて、例えば、動作させるウェイのみに電
源を供給し、動作させないウェイには電源を供給しない
ようにする。この結果、キャッシュミス率に応じて、性
能低下を抑えつつ、動作するウェイ数が制御され、結果
的に消費電力が削減される。
【００１０】また、前記ウェイ数判断手段が、キャッシ
ュミス時に更新される第１のカウンタ手段と、メモリア
クセス時に更新される第２のカウンタ手段と、少なくと
も１つのミス率を示す値を格納するキューから構成され
るようにし、前記第１のカウンタ手段が示す値が所定値
に達した時、前記第２のカウンタ手段が示す値の最上位
ビットの位置に対応する値をミス率を示す値として、前
記キューに格納するようにしてもよい。
【００１１】更に、前記ウェイ数判断手段の判断に基づ
きウェイ数を減らす場合、キャッシュがミスしたとき、
新データは、必ず動作を続けるウェイへロードし、動作
を止めるウェイからのデータの読み出しがヒットした場
合、読み出しデータを含むラインを動作を続けるウェイ
の所定の場所にコピーし、動作を止めるウェイへのデー
タの書き込みがヒットした場合、更新された該当ライン
を動作を続けるウェイへもロードする動作を所定時間の
あいだ行うようにしてもよい。
【００１２】本発明に係る情報処理装置は、上記の本発
明に係るキャッシュメモリを備えるもので、ここでの情
報処理装置とは、例えば、マイクロプロセッサ、中央処
理装置、周辺処理装置等のキャッシュメモリを有する装
置である。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付の図面に基づいて詳細に説明する。
【００１４】図１は、本発明の実施の１形態であるキャ
ッシュメモリの構成を示す図である。図１に示したキャ
ッシュメモリは、ウェイ０とウェイ１からなる２ウェイ
・セットアソシアティブ方式による構成をとる。そし
て、各ウェイ毎に、キャッシュタグメモリ１１０、比較
器１２０、キャッシュデータＲＡＭ１３０及びバス・ト
ランシーバー１３１を具備する。さらにキャッシュ全体
に対して、ミス率測定回路１４０、ウェイ数制御回路１
５０、パワー制御回路１６０、アドレスバス１７０、デ
ータバス１８０及びキャッシュコントローラ１９０を備
える。
【００１５】キャッシュタグメモリ１１０は、アドレス
バス１７０上のアドレスのインデックス部によってアド
レス指定され、アドレスのタグ部を格納／出力する。比
較器１２０は、キャッシュタグメモリ１１０から出力さ
れたタグと、アドレスバス１７０上のアドレスのタグ部
を比較し、両者が一致するか否かを示す信号（ヒット信
号）を出力する。キャッシュデータＲＡＭ１３０は、ア
ドレスバス１７０上のアドレスのインデックス部によっ
てアドレス指定され、タグに対応するデータを格納す
る。また、キャッシュデータＲＡＭ１３０は、比較器１
２０がタグが一致したことを示す信号を出力すると、バ
ス・トランシーバー１３１を介して、データをデータバ
ス１８０上に出力する。
【００１６】ミス率測定回路１４０は、各ウェイの比較
器１２０から出力される信号（ヒット信号）等に基づい
て、キャッシュミス率を測定する。ウェイ数制御回路１
５０は、ミス率測定回路１４０により測定されたミス率
の変動に基づいて、動作させるウェイを決定し、それを
パワー制御回路１６０に指示する。
【００１７】パワー制御回路１６０は、各ウェイへの電
源供給を、各ウェイ毎に制御する。すなわち、動作させ
るウェイのキャッシュタグメモリ１１０、比較器１２
０、キャッシュＲＡＭ１３０等へのみ電源を供給し、動
作しないウェイへは電源を供給しない。ウェイ数の制御
は、１ウェイ（容量は全体の１／２）、２ウェイ（すべ
て）の２種類のどちらかを選択できる。キャッシュコン
トローラ１９０は、キャッシュミス時の主メモリのアク
セスやキャッシュのリプレース等を制御する。
【００１８】次に、本キャッシュメモリの動作について
説明する。ここでは、読み出し時の動作について説明す
るが、書込み時の動作も同様である。
【００１９】まず、アドレスバス１７０上に、マイクロ
プロセッサの実行ユニット等によりアクセスされるアド
レスが載せられると、アドレスのインデックス部が各ウ
ェイのキャッシュタグメモリ１１０とキャッシュデータ
ＲＡＭ１３０に入力される。各ウェイにおいて、キャッ
シュタグメモリ１１から連想されるアドレス（タグ）が
読み出され、比較器１２０でアドレスバス１７０上のア
ドレスのタグ部とアドレス比較（タグ比較）される。同
時にキャッシュデータＲＡＭ１３０の上記インデックス
部によってアドレス指定されるアドレスに格納されてい
るデータが読み出される。
【００２０】いずれかのウェイでアドレス比較をした結
果が一致であれば、キャッシュヒットである。この場
合、ヒットしたウェイのキャッシュデータＲＡＭ１３０
から読み出されたデータがバス・トランシーバー１３１
を介してデータバス１８０上にドライブされる。アドレ
ス比較した結果がすべてのウェイで不一致ならば、キャ
ッシュミスである。この場合、キャッシュコントローラ
１９０の制御で、主メモリがアクセスされ、キャッシュ
のリフィルが行われる。
【００２１】図２は、ミス率測定回路１４０の構成を示
す図である。同図に示すように、ミス率測定回路１４０
は、キャッシュミスの回数を計測するキャッシュミスカ
ウンタ１４１、メモリアクセス回数を計測するメモリア
クセスカウンタ１４２及びミス率格納キュー１４３から
構成される。メモリアクセスカウンタ１４２は、メモリ
アクセスが行われるたびに１づつ更新される。キャッシ
ュミスカウンタ１４１は、メモリアクセスの際に、キャ
ッシュミスが発生するたびに１づつ更新される。
【００２２】そして、キャッシュミスカウンタ１４１が
所定値に達したとき、メモリアクセスカウンタの値の最
上位ビットの位置に対応する値を、ミス率値としてミス
率格納キュー１４３に格納する。前記所定値は、例え
ば、２のべき乗にすればよく、ここでは、この所定値を
２５６とした場合を考える。この場合、例えば、キャッ
シュミスカウンタ１４１は、８ビット・バイナリ・カウ
ンタで構成すればよい。
【００２３】ここで、このミス率値の意味について説明
する。キャッシュのミス率は、キャッシュのミス回数を
ＭＮ、メモリアクセス回数をＡＮとすれば、ＭＮ／ＡＮ
で求められるが、実際に除算を実行するのは、ハードウ
ェア資源やスピードの点から不適当であることが多い。
そこで、本実施の形態では、キャッシュミスカウンタ１
４１が所定値に達したときの、メモリアクセスカウンタ
１４２の値の最上位ビットの位置を、ミス率を示す値
（ミス率値）として利用する。
【００２４】キャッシュミスカウンタ１４１が所定値に
達したときのメモリアクセスカウンタ１４２の値は、ミ
ス率（ミス回数／アクセス回数）の逆数に対応する。す
なわち、キャッシュミス率が高くなれば、キャッシュミ
ス数が所定値に達するまでに行われるメモリアクセスの
回数は減り（キャッシュミスが１００％の場合、キャッ
シュミス回数とメモリアクセス回数は等しくなり、ミス
率値は最小値をとる）、キャッシュミス率が低くなれ
ば、キャッシュミスの回数が所定値に達するまでに行わ
れるメモリアクセスの回数は増える。したがって、キャ
ッシュミスカウンタ１４１が所定値に達したときのメモ
リアクセスカウンタ１４２の値を、ミス率を示す値とし
て利用することができる。更に、本発明におけるミス率
の利用に関しては、ミス率の大まかな変動がわかればよ
いことが多いので、ここでは、実装がより容易な手法を
とる。すなわち、メモリアクセスカウンタ１４２の値を
そのまま使うのではなく、最上位ビットの位置をミス率
値として使う。これは、最上位ビットの位置により、メ
モリアクセスカウンタ１４２の値の大まかな大小がわか
るからである。
【００２５】以上述べたように、キャッシュミスカウン
タ１４１が所定値に達したときのメモリアクセスカウン
タ１４２の値の最上位ビットの位置は、ミス率の逆数を
大まかに示していることになる。
【００２６】なお、キャッシュミスカウンタ１４１が所
定値に達し、ミス率値測定が終了した後、適当なタイミ
ングで、メモリアクセスカウンタ１４２はリセットされ
る。
【００２７】このようにして測定されたミス率値は、ミ
ス率格納キュー１４３に格納される。
【００２８】ウェイ数制御回路１５０は、ミス率格納キ
ュー１４３に格納されている値から、ミス率の変動を知
ることによって、動作させるウェイ数を判断し、その判
断に基づき、各ウェイを動作させるか否かをパワー制御
回路１６０に指示する。このウェイ数制御回路１５０で
の制御について説明する。
【００２９】まず、ウェイ数を削減する際に実行される
前処理について説明する。この前処理は、なんら特別な
処理をすることなしにウェイ数を削減すると、削減した
ウェイに必要なデータが存在した場合に、一時的にミス
率が増加する可能性があるのを緩和するため行われるも
ので、次のような処理を施す。
【００３０】２ウェイから１ウェイに減らす場合を考え
る。この場合、ウェイ０を残し、ウェイ１の電源供給を
停止すると仮定すると、あらかじめ設定されたある一定
時間（ここでは１０２４回メモリアクセスを行う間とす
る）、次の処理（ａ）〜（ｃ）を行う。
【００３１】（ａ）キャッシュがミスしたときは、新デ
ータは、必ずウェイ０へロードする。
【００３２】（ｂ）ウェイ１からのデータの読み出しが
ヒットした場合は、読み出しデータを含むラインをウェ
イ０の所定の場所にコピーする。これは、ウェイ１のバ
ス・トランシーバー１３１からデータバス１８０上へ出
力されたデータを、ウェイ０のバス・トランシーバー１
３１を介してキャッシュデータＲＡＭ１３０に書き込む
ことにより行う。また、ライトバック方式のキャッシュ
の場合、最初にウェイ０に存在したラインをメモリへコ
ピーバックすることが必要になる場合がある。
【００３３】（ｃ）ウェイ１へのデータの書き込みがヒ
ットした場合、更新された該当ラインをウェイ０へもロ
ードする。これは、読み出し時と同様に、バス・トラン
シーバー１３１、データバス１８０を介して行う。ま
た、ライトバック方式の場合は、メモリーへのコピーバ
ックが必要な場合がある。
【００３４】このような前処理を行うことで、ウェイ数
を削減した直後の一時的なミス率の増加を抑えることが
できる。
【００３５】なお、上記前処理を行う時間は、メモリア
クセスカウンタ１４２で計測される。すなわち、メモリ
アクセスカウンタ１４２が所定回数（１０２４回）のメ
モリアクセスをカウントすると、ウェイ数制御回路１５
０へ所定時間の経過を示す信号が送られる。また、ここ
では、ミス率測定回路１４０内のメモリアクセスカウン
タ１４２を利用して、前処理を実行する時間を計測して
いるが、この目的のために、独立した別のカウンタを用
意してもよい。
【００３６】図３は、ウェイ数制御回路１５０が行う処
理の制御フローを示す図である。
【００３７】（１）まず、処理を開始する時点では、キ
ャッシュメモリを２ウェイに設定する（「２ウェイ処
理」）。一定の時間（ここでは、メモリアクセス１０２
４回分をメモリアクセスカウンタ１４２で計測するまで
の時間とする）の経過後、現在の処理形態に最適なウェ
イ数を判断するため、「１ウェイの前処理」へ移行す
る。
【００３８】（２）「１ウェイの前処理」では、完全な
１ウェイ処理に移行する前に、前述したウェイ数を１に
減らすための前処理を行う。この時、現在の処理形態に
適したウェイ数の判断も行う。すなわち、ミス率が所定
値以上増加しなければ（すなわち、ウェイ数を減らすこ
とによる影響が小さいと判断されれば）、「１ウェイ処
理」（４）へ移行する。「１ウェイの前処理」中にミス
率が所定値以上増加した場合は（すなわち、ウェイ数を
１に減らすことによる影響が大きいと判断されれば）、
ウェイ数を減らすための前処理を中止し、ウェイ数を２
に戻し、「２ウェイ処理」（３）へ戻る。
【００３９】（３）２ウェイで動作しているとき、ミス
率値が所定の範囲を超えて変化した場合、メモリアクセ
スパターンが変化したと考えられるので、変化後の処理
形態に適したウェイ数を判断するため「１ウェイの前処
理」（２）へ移行する。
【００４０】（４）１ウェイで動作しているとき、ミス
率値が所定値を超えて変化した場合も、メモリアクセス
パターンが変化したと考えられるので、変化後の処理形
態に適したウェイ数を判断するため「２ウェイ’処理」
（５）へ移行する。
【００４１】（５）「２ウェイ’の処理」は、完全な２
ウェイ処理に移行する前に行う処理で、ウェイ数を２に
増加させ、これに伴うミス率の変動に基づいて、最適な
ウェイ数を判断する。ここで、ミス率値が所定値を超え
て増加した場合（すなわち、ウェイ数を増やしたことに
より、キャッシュミスが減少した場合）は、完全な２ウ
ェイ処理にするため、「２ウェイ処理」（３）へ移行す
る。ミス率値が所定値以上変化しなかった場合（すなわ
ち、ウェイ数を増やしたことによる効果が少なかった場
合）は、ウェイ数を減らすための前処理を施した後、ウ
ェイ数を１に減らし、「１ウェイ処理」（４）に移行す
る。
【００４２】以上の、制御フローにより、処理形態の変
化に応じて、最適なウェイ数での実行が可能になる。
【００４３】次に、前述の制御フローに示されている、
ミス率値の変化量とウェイ数の増減との関係について説
明する。
【００４４】図４は、ミス率格納キュー１４３に格納さ
れるミス率値、ミス率、相対実行時間の間の対応関係を
示す表である。同表中の値の計算は、キャッシュミスペ
ナルティを２０クロック、メモリアクセス命令の出現頻
度を３０％として、各ミス率での実行時間を算出するこ
とによって行なった。なお、相対実行時間は、キャッシ
ュミスが０の場合の算出実行時間を１とした場合の相対
値である。
【００４５】また、ミス率値は、キャッシュミスカウン
タ１４１が所定値（２５６）をカウントした際の、メモ
リアクセスカウンタ１４２の値の最上位ビットの位置に
対応する値である。すなわち、ミス率値が１というの
は、キャッシュミスカウンタ１４１が２５６をカウント
した際に、メモリアクセスカウンタ１４２の値が２５６
〜５１１である場合を示す。また、ミス率値が２という
のは、キャッシュミスカウンタ１４１が２５６をカウン
トした際に、メモリアクセスカウンタ１４２の値が５１
２〜１０２３である場合を示す。以下の値も同様であ
る。
【００４６】図４からわかるように、ミス率値が７を超
えると、キャッシュミスの全実行時間に占める割合は１
０％以下となり、ミス率値の変化は、全実行時間にはほ
とんど影響しなくなると言ってよい。一方、ミス率値が
４以下では、ミス率値の変動が、全実行時間に大きな影
響を及ぼしている。したがって、図３の制御フローで
は、ミス率値が次のように変化したら、ウェイ数の増減
処理を行うものとする。すなわち、ミス率値が１〜４の
とき：ミス率値が１変化したとき。ミス率値が５〜７の
とき：ミス率値が２以上変化したとき。ミス率値が８以
上のとき：ウェイ数を増減させない。以上の値は、ミス
ペナルティに大きく依存するので、システム構成によっ
て、最適な値を設定すべきである。
【００４７】また、上述した各パラメータ、すなわちウ
ェイ数を減らすための前処理時間や処理を開始してから
ウェイ数を変更する処理に入る時間は、システム構成に
応じて最適な値を設定すべきである。ここでは１０２４
回メモリアクセスを行う時間に設定しているが、例え
ば、キャッシュ容量が小さいときは、この値はもっと小
さくてもよい。また、ウェイ数の増減の判定を行うため
のミス率値の変化に関しては、ミスペナルティが大きい
場合、例えば２０クロック以上の場合は慎重に判定を行
うべきであるし、ミスペナルティが小さい場合、例えば
１０クロック以下の場合は多少大まかな判定でも差し支
えないと考えられる。
【００４８】また、上述したように、ここでは、所定の
ミス回数に達したときのメモリアクセス回数の最上位ビ
ットの位置の変化で、ミス率変動の判定を行っている
が、もう少し厳密な判定方法も考えられる。例えば、所
定のミス回数でメモリアクセス回数を割った値、すなわ
ち、ミス率の逆数を正確に求め、差分器で差を求めるこ
とによって、厳密に変位を求めてもよい。
【００４９】また、本実施の形態では、２ウェイ・セッ
トアソシアティブの場合の構成について示したが、本発
明は、２ウェイに限定されるものではない。例えば、４
ウェイ・セットアソシアティブ構成の場合では、４つの
ウェイすべてを動作させるモードと、１つのウェイのみ
を動作させるモードとを設ければ、前述の２ウェイ・セ
ットアソシアティブの場合と同様の制御にて実現でき
る。また、４ウェイ・セットアソシアティブの場合、４
ウェイ動作モード、２ウェイ動作モード、１ウェイ動作
モードの３つのモードを設定するようにすることも可能
である。
【００５０】また、ミス率格納キュー１４３は、最低
限、１つ分のミス率値を格納できれば、前回と今回のミ
ス率値を比べることによって、ミス率の変動を判別する
ことができるが、複数のミス率をキューイングできるよ
うにすることで、プロセス切り替え等による一時的なキ
ャッシュミス率の増加に影響されずに、比較的長期的な
アクセスパターンの変動に基づいて、動作させるウェイ
数を決めることができるようになる。
【００５１】なお、動作させるウェイ数を減らす際、上
記したような前処理を行なわず、即座に停止対象のウェ
イの動作を止めたり（ライト・スルー方式の場合）、更
新されているデータのコピーバック後、停止対象のウェ
イの動作を止めたり（ライト・バック方式の場合）する
ようにしてもよい。この場合、ある一定期間（例えば１
０２４回メモリアクセスをする間）ミス率の一時的な上
昇を無視するようにすればよい。
【００５２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、キャッシュミス率に影響を与えない余剰のキャッ
シュメモリへの電源をカットすることにより、性能低下
を押さえつつ、キャッシュメモリでの消費電力を著しく
低下させることができる。
【図面の簡単な説明】
【図１】本発明によるキャッシュメモリの構成図であ
る。
【図２】本発明によるミス率測定回路の構成図である。
【図３】本発明によるウェイ数制御回路の制御フロー図
である。
【図４】本発明によるキャッシュメモリにおける、ミス
率値、ミス率及び実行時間の関係を示す表である。
【符号の説明】
１１０ キャッシュタグメモリ １２０ 比較器 １３０ キャッシュデータＲＡＭ １３１ バス・トランシーバー １４０ ミス率測定回路 １４１ キャッシュミスカウンタ １４２ メモリアクセスカウンタ １４３ ミス率格納キュー １５０ ウェイ数制御回路 １６０ パワー制御回路 １７０ アドレスバス １８０ データバス １９０ キャッシュコントローラ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 複数のウェイを有するセットアソシアテ
    ィブ方式のキャッシュメモリにおいて、 キャッシュのミス率を測定するミス率測定手段と、 該ミス率測定手段から得られるミス率の変化に基づい
    て、動作させるウェイ数を判断するウェイ数判断手段
    と、 該ウェイ数判断手段の判断に基づいて、各ウェイを動作
    させるウェイ動作制御手段と、 から構成されることを特徴とするキャッシュメモリ。
  2. 【請求項２】 前記ウェイ動作制御手段は、ウェイ毎に
    供給する電源を制御することにより、各ウェイの動作を
    制御することを特徴とする請求項１に記載のキャッシュ
    メモリ。
  3. 【請求項３】 前記ウェイ数判断手段は、キャッシュミ
    ス時に更新される第１のカウンタ手段と、メモリアクセ
    ス時に更新される第２のカウンタ手段と、少なくとも１
    つのミス率を示す値を格納するキューから構成され、 前記第１のカウンタ手段が示す値が所定値に達した時、
    前記第２のカウンタ手段が示す値の最上位ビットの位置
    に対応する値を、ミス率を示す値として前記キューに格
    納することを特徴とする請求項１に記載のキャッシュメ
    モリ。
  4. 【請求項４】 前記ウェイ数判断手段の判断に基づきウ
    ェイ数を減らす場合、 キャッシュがミスしたとき、新データは、必ず動作を続
    けるウェイへロードし、 動作を止めるウェイからのデータの読み出しがヒットし
    た場合、読み出しデータを含むラインを動作を続けるウ
    ェイの所定の場所にコピーし、 動作を止めるウェイへのデータの書き込みがヒットした
    場合、更新された該当ラインを動作を続けるウェイへも
    ロードする動作を所定時間のあいだ行うことを特徴とす
    る請求項１に記載のキャッシュメモリ。
  5. 【請求項５】 請求項１〜請求項４のいずれか一項に記
    載のキャッシュメモリを備えたことを特徴とする情報処
    理装置。
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