JPH09504908A

JPH09504908A - 集積回路を非導電的に相互接続する方法及び装置

Info

Publication number: JPH09504908A
Application number: JP7503127A
Authority: JP
Inventors: トーマスエフナイト; ディヴィッドビーザルツマン
Original assignee: Individual
Current assignee: Individual
Priority date: 1993-06-24
Filing date: 1994-06-24
Publication date: 1997-05-13
Anticipated expiration: 2022-12-05
Also published as: JP4017186B2; JP4083704B2; EP0705529A1; US6916719B1; US20080315978A1; WO1995001087A1; JP2004253816A; US20050002448A1; US5629838A; US7869221B2; EP0705529A4; US6728113B1

Abstract

(57)【要約】モジュラー電子システムを構成し、修理しそして動作する方法及び装置は、当接するモジュール間を非導電的に連通するために、周囲の半キャパシタ(14,15)（即ち、モジュールの外側の導電性プレート）を使用する。このようなシステムは、プリント回路板(10)及びマルチチップモジュールのような従来のモジュラーパッケージング技術よりも低コストの改良されたテスト／修理性能、及び大きな密度を与える。本発明の非導電性相互接続技術は、裸の半導体ダイから完成した機能的サブユニットに至るまでのパッケージングハイアラーキの全てのレベルに適用できる。多数の例示的なシステム及び用途について説明する。

Description

【発明の詳細な説明】集積回路を非導電的に相互接続する方法及び装置発明の分野本発明は、一般的にはエレクトロニック及びマイクロエレクトロニックパッケージングの分野に関し、より詳しくはマルチチップパッケージに、そのようにパッケージされたシステムを組立て、試験し、修復する方法に、そしてそのようにパッケージされた回路間で容量性結合を介して通信する方法に関する。特に関心のある分野はデジタルシステム、即ちマルチステートもしくはバイナリ論理の規則に従って動作する重要な構成要素を含むシステムである。関連出願との相互参照本出願は 1993年６月24日付本願発明者らによる米国特許出願 S/N 08/082,328 号“集積回路を非導電的に相互接続する方法及び装置”の部分継続である。上記'328 号出願は本明細書に参照されている。発明の背景パッケージング技術エレクトロニックシステムは通常、成分の階層的なパッケージとして実現されている。抵抗器及びトランジスタのような受動的な、もしくは能動的な電子素子及びそれらの配線は、典型的にはメモリもしくは論理ユニットに組合わされ、それらが回路及びデバイスに組合わされ、それらがより大きい機能ユニットに組合わされる等々によってシステムにレベルまで組合わされて行く。各々のより高い階層レベルは設計者に、より大きい生産性を与えるが、パッケージを論理的にも物理的にも接続するための費用に関しては妥協を余儀なくされている。これらのレベルにおいてデバイス間でデータを通信し、タイミングをとるためにはパッケージが提供する信号相互接続手段が必要である。パッケージは電力手段をも提供し、また物理的な支持、熱除去及び保護のような他の要求をも満たしている。協定によればパッケージングレベルには０−４の５つの階層が存在するが、これらのレベルは明確に定義されてはいない。ハードウェアシステム階層の規模の例は、未切断“レベル０”パッケージと呼ばれることもある裸の半導体ウエーハである。たとえ爾後にサブストレートがサブユニットに分割されても、製造段階中に多くの成分が同時に共通のサブストレート上に形成される。例えば、配線、メモリもしくは論理ゲートを半導体ウェーハの表面に集積回路として形成した後に、個々のダイに切断することができる。ダイの例は、半導体材料上に実現されたマイクロエレクトロニックデバイス、ジョセフソン接合を担持する超電導体、及び他の量子干渉デバイスを担持する材料を含む。個々のダイは典型的には“レベル１”パッケージ内に取付けられ、このパッケージは機械的安定性、保護、冷却及び熱消散、電力及び接地、及び他のパッケージへの信号ライン（クロッキングを含む）の相互接続を提供する。例には、ＤＩＰ、セラミック、表面取付けされた及びソケット取付けされたパッケージが含まれる。 “レベル２”パッケージは、１もしくはそれ以上のレベル１もしくはレベル０パッケージを担持し、それらの信号及び電力配線を相互接続するモジュールである。これは、典型的には印刷回路基板（ＰＣＢ）、印刷配線基板（ＰＷＢ）、もしくは熱伝導モジュールからなり、これらの目的のために１もしくはそれ以上の相互接続されたパッケージをクラスタ化することができる。“レベル３”組立体は、典型的にはバックプレーンを用いてレベル１及びレベル２パッケージを更に編成するが、概念的にはレベル２もしくはレベル１パッケージと異なることはない。“レベル４”パッケージは、低レベルパッケージを電源、環境システム、機械的システム、周辺装置等々と標準的に結合してシステム機能を与える。マルチチップモジュール（“ＭＣＭ”もしくは“レベル１¹/₂”パッケージ）は複数のダイ及び／または関連相互接続を保持及び相互接続するためにレベル２状の、もしくはレベル３状のパッケージとしてのモジュラー機能を与える。少なくともＭＣＭは信号を分配し、また通常は電力はＭＣＭによって分配される。ＭＣＭはまた、もしくは単に、その構成ダイを古いレベル１もしくはレベル０パッケージとしてカプセル封じし、それによって保護を与える。またＭＣＭは、ダイとヒートシンク用サブストレートとを通じさせ、それによって熱を消散させる。厳格に言えば、ＭＣＭは、その相互接続トポロジによって実際に定義される階層のどのようなレベルのパッケージとしても処理することができる。産業界では “チップ”という用語をレベル０ダイ及びレベル１パッケージの両方に互換的に使用していることに注目されたい（例えば、通常マルチ「チップ」モジュールと称せられているものは、実際にはマルチダイモジュールである）。本明細書において使用するチップという用語は、レベル０パッケージか、もしくは特記されていない限りダイを意味している。本明細書において使用する“モジュール”もしくは“サブモジュール”という用語は総体的であることを意図しており、例えば１もしくはそれ以上のレベル０ダイ、１もしくはそれ以上のレベル０チップ（パッケージされていようと、いまいと）、及び、勿論より高位の集合のような、どのパッケージレベルを指すこともできる。現在のＭＣＭ技術ＭＣＭは、裸であろうとカプセル封じされていようと、それに取付けられ導電的に結合されている２もしくはそれ以上のダイを含む。ＭＣＭは電力及びダイ間信号配線を提供する。若干のＭＣＭ技術では、ダイはサブストレートに物理的に結合され、周辺に位置決めされている接点（例えばピン）にワイヤボンドされたリードがダイとマルチチップサブストレートとの間の導電性接続を供給する。他の技術は、ダイのリードが周辺に、またはダイ領域の殆どにわたっての何れかに位置決めされ（ピン格子アレイ（ＰＧＡ）または半田の盛り上がりのように）、マルチチップサブストレート上のそれぞれの接点に半田付けその他によって結合されている“フリップチップ”構成を使用している。現在、マルチチップパッケージング技術の幾つかのファミリーが標準にされている。いわゆるＭＣＭ−Ｌ技術は積層された有機的な基板サブストレートを使用し、このサブストレートにダイがフリップチップ、テープ自動ボンディング（ＴＡＢ）、もしくはワイヤボンディングによって結合される。ＭＣＭ−Ｃ技術においては、ダイはセラミック厚膜サブストレートにフリップチップによって直接、もしくは予めパッケージされたキャリヤ内に間接的に取付けられる。セラミックサブストレートは印刷及び焼成プロセスによるか、もしくはスクリーン済のグリーンシートを積層して順次相互挿入することによって順次に形成される。ＭＣＭ −Ｄ技術は沈積された薄膜サブストレートを使用し、ＭＣＭ−Ｃにおけるようにしてこのサブストレートにダイを取付ける。これら３つの基本ＭＣＭ技術にはバリエーションも存在している。例えば、あるバリエーションではプラスチックパッケージを使用し、コンパウンドのモールディングを含み、そしてリードフレームはいわゆるマルチチッププラスチッククワッドパックス（ＭＣＭ−Ｐ）技術である。ＭＣＭ−ＤＣもしくはＭＣＭ−ＣＤと呼はれる別の最新のバリエーションはセラミックマルチチップサブストレート上に沈積された薄膜を使用し、典型的には沈積されたポリマ・金属薄膜層内のダイ間信号配線と、共同焼成されたセラミック厚膜化サブストレート内の電力／接地配線とを提供する。これらの技術の全ては産業界及び大学における多くの研究及び発明の対象である（1992年12月の Proc．of the IEEEに所載の Rao R．Tummala の論文“Multichip Packaging−A Tutorial”を参照されたい）。高密度マルチチップモジュールの構成に多くのアプローチが提唱されている。ＩＢＭＣ４技術は、ダイを伏せた形態でフリップチップ内のマルチチップモジュールに取付ける。この配列はパッケージリードの寄生インダクタンスを最小にし、ダイの内部のどの点にもパッドを配置可能にする。典型的には、ダイはリフロー半田アプローチを使用してモジュールに取付けられる。ダイは、直径10乃至 200ミクロンの半田球に続く幾つかの保護金属化層を各パッドに結合することによって盛り上がる。次いで複数のダイをマルチチップモジュール上に正確に位置決めし、その位置にリフロー半田付けされる。半田付けの検査はサーモグラフィもしくはラジオグラフィ技術を用いて遂行できるが、それ以外では困難であろう。パッドの位置は最早ダイ周辺に制限されることはなくなるが、シリコンとモジュールとの間の熱膨張係数が一致しないために、ダイの中心部分のある半径内に位置するように制約されることが多い。修復はモジュールを加熱し、ダイを取り除き、そして交換するダイをリフロー半田付けすることによって遂行する。高密度シリコン、セラミック、もしくは銅・ポリイミドモジュールにシリコンダイを“チップス・ファースト”で上向きにワイヤボンディングするのは普通のハイブリッド製造技術に類似しており、再加工及び結合の歩留りの悪さが伴う。ＧＥ／ＴＩプロセスは、平坦な表面上に伏せて配置された選択された自由なダイの集まりから平らなウェーハ状のモジュールを形成し、次いでそれをポリイミドキャリヤ内にカプセル封じする。硬化させた後に、このキャリヤを裏返し、平坦化し、そしてさらなる（多分多層）金属化のためのモジュールとして使用する。ダイの平らな集合の頂部を金属化することの主たる長所には、精密なリトグラフィが達成可能であること、及び相互接続の寄生が極めて小さくなることが含まれる。プロセスは、ダイを３Ｄにスタックすることに概括することもできる。アービン（Irvine）センサアプローチでは、電気的に絶縁された裏面を有するダイは、ある縁に沿って整列されたパッドに接触するようにファンアウトされたリードを有し、パッドを精密に整列させた側がスタックされるように設計される。次いで露出された側が清潔にされ、研磨され、そして相互接続ラインの上が金属化される。このパッケージは極めて高密度であり熱消散は制約され得るが、それでもリードは上記の縁まで走って他のダイへの経路へ戻さなければならない。クレイコンピュータアプローチにおいては、ダイのスタックに格子状に孔をあけ、めっきしてダイバイアス（vias）との導電性接触を形成し、次いでこれらの孔にねじった金電線を通し、ダイを僅かに分離してそれらを支持する。このパッケージは極めて高密度で概念的には平凡であるが、製造は極めて困難である。ＭＣＭ技術に対する要望現在の技術では、オンダイ（on-die）に留まるよりは、オフダイ（off-die）を信号することの方が（電力、待ち時間、性能、及び回路リアルエステートに関して）遥かに費用がかさむ。オフダイを信号することは、同一のダイもしくは異なるダイ上の２点間でオフダイ配線を使用して通信することを意味している。従って、現在の技術における主たる設計の目的は、各ダイ上の回路の数を増加させて高価なオフダイ相互接続に対する比を増加させることである。しかしながら、ダイのサイズがある経済的に、そして技術的に実行可能な限界に接近すると、ランダムに発生する製造欠陥が受容できないダイを発生する確率がポアソン分布で指数的に上昇するようになる。ダイが僅かに大きくなると歩留りはかなり低い率になるから、このいわゆる“表面対体積”（通信対計算）比が製造歩留りを、従って正常ダイ当たりの費用を大幅に制約する。マルチチップ技術に対する要望の大部分は、受容できる歩留りで任意に大きい半導体ダイを製造することができないことから発している。ダイのサイズが所与の技術によって実際に制限されるために、システム設計者は大きいデジタルシステムを複数のダイに分割することを余儀なくされている。不幸にも、典型的にはダイ間通信はパッケージング費用を数十乃至数百パーセント膨張させるから、これらの分割はシステム性能に劇的な衝撃を与える。マルチチップ技術は、近代的なＣＭＯＳ技術におけるダイ間通信の費用を低下させる可能性をも提供する。もしオフダイ信号が現在よりも若干でも安価になれば、ある点で、若干のダイ間通信に関してオンダイ配線よりも好ましくなる。今日のＭＣＭ技術の従事者によって認識されているこの要望が暗示するのは以下の通りである。即ち、非通信ゲート当たりより多くの相互接続を犠牲にしても、ダイはより小さくすべきである。ダイがより小さくなれば歩留りは大幅に向上し、面積当たりの費用が低下する。従ってもしより安価なＭＣＭ上のダイ間通信を使用することが可能になれば、設計者はサブユニットとして小さい、極めて歩留りの高いモノリシック集積回路ダイ（及びそれらのモジュール）を使用してあたかも単一の巨大なエレクトロニックデバイス（それらの相互接続を含む）の集合であるかのようにマルチチップモジュールを透過的に処理することが可能になる。これは設計者にとって極めて有用であり、また半導体業者にとって費用有効である。ダイ間信号にＭＣＭを使用することは、同一ダイ上の点間の低インピーダンス（従って低分散）信号にとって極めて魅力的でもある。低分散同報はクロック分配にとって不可欠であり、２点間低分散は一般的にも有用である。マルチチップ技術の別の応用は、オンダイ相互接続をカストマイズ（もしくは個別化）する、もしくは変更パッドを巧みに処理することにある。特殊化された機能を一つにまとめたり、性能を試験したり、欠陥を削除したり、システムの基本接続を再限定したり、または変更パッドを巧みに処理する機能を遂行するために、相互接続を実験用組立盤によって、全ウェーハサイズまでのダイ内を、もしくはダイの集合の間をカストマイズすると有用である。現在では、カストマイズするには長い（ほぼ６週間）論理アレイマスキングプロセス、配線接合の信頼できないレーザ溶融／破壊、配線の微小組立て（マイクロファブリケーション）におけるかなりの費用、大規模（例えばワイヤラップ）組立て、耐久性の欠如（例えば、手動ワイヤード応急処理）、もしくはこれらの組合わせを必要とするのが一般である。ＭＣＭを適切に設計することにより、カストマイゼーションの大きい恩恵を享受することができる。ダイ間信号技術は、要求ＭＣＭ技術に向かっている。信号経路を短くすると遅延が短くなりクロックレートを高速に（即ち、秒当たりの演算を多く）することができ、同期命令を幅広く（即ち、クロックチック当たりの動作を多く）することができるから、性能を高めるのに直接寄与することになる。ダイは一般的に平坦であるから、最長の信号経路が直径として、もしくは大まかに面積の平方根として基準化される。平坦なＭＣＭは、縁及び裏面へ走行するための配線オーバヘッドが少なくて済むから、小さ目のダイを使用してより高密度に製造することができる。原則的にエレクトロニックデバイスにおいてはそれを有用ならしめるダイを容積的に配置することができるが、オンダイ配線及びスタックにされたキャパシタを除いて現在の技術では普遍的ではない。ＭＣＭは原則的に空間充填技法で製造されるので、容積パッキングは平面パッキングよりも高密度であり、従って信号経路は遥かに短く（例えば、もしパッケージがその面積に比して薄ければチップパッケージ容積の立方根に比例して）保持される。信号ラインのための相互接続ネットワークの費用は、一般に、面積の関数（即ち、システムリアルエステートの代理）及び層の数（即ち、密度及びレイアウト効率）として基準化され、目標として線形基準化が使用される。ある面積内のリードの数もしくはチップの数は、ワイヤボンドを使用する技術のような多くのパッケージング技術において大幅に費用を膨張させる。たとえある技術がリードの数として基準化することを回避したとしても、もしその技術がパッケージを形成するために半田盛り上げ導電性結合のような事前処理を必要とするならば、その技術は費用のかかる試験／修復サイクルを処理し、償還することによって、及び勿論経常費用及び資本費用のために歩留りが悪くなるので高価になる。たとえある大きいシステム及び小さいシステムが、各平均平方インチ内で始まり、そして終わる同数の電線を有しているとしても、大きい方のシステム内の電線は平均よりも長く走行することが、小さい方のシステム内の電線よりもシステム密度の割合がより大きくなる原因である。これが公知の“数の法則”であってレイアウトを最少数の金属化層に制約する主因であり、一般的にチップ設計が大きくなるにつれてリアルエステートよりも高速に上昇（幾何学的に）する。暴走配線密度は、原則的に大きい高性能システムの製造可能性を止まらせ得る。高相互接続密度に対する要求のためにＭＣＭが殆ど不可避となり、容積パッキング及び容積相互接続に蓄積されるより短いマンハッタン距離に報いる。マルチチップに対するさらなる要望は、各々の特性を活用するためにハイブリッド材料を組合わせる費用と複雑さから発している。例えば、どのように大きい安価なシリコンＣＭＯＳチッブでもＧａＡｓの速度及び光学特性には及ばず、また他方の材料の上の一方の材料を成長させることはそれらを別々に形成させるよりも本質的に複雑である。さらなる要望は、パッケージジング階層の耐久値から発しており、マイクロプロセッサのような十分に記述された成分を有する標準化パッケージが、成分もしくは完全システムレベルパッケージングに比して種々の利点を持って市販されている。これらの階層を使用することの重要な利点には、低い価格、モジュールの高級化の可能性、十分に特色付けされた挙動、及び多重原始化が含まれる。設計者は階層の競合する便益及び費用を平衡させる。そのため、システム設計の自由度が必然的に制約されるが、複雑なシステム相互作用及び障害モードが比例的に減少する。さらなる要望は、パッケージ製造自体の困難さから発している。加工もしくは製造の複雑さ、プロセス要求、及びパッケージ費用がダイのそれに接近するかもしくはそれを超えるので、パッケージの費用及びターンアラウンドタイムはダイのそれら程に膨大になり得る。現在のＭＣＭ技術の問題点過去数年にわたる種々の研究努力にも拘わらず、今日のＭＣＭ技術は未だに費用、性能、設計、製造可能性、信頼性及び修復性、並びに上述した要望に対する欠点に関する重大な問題を抱えている。現在のＭＣＭ技術は、既存の集積回路（“ＩＣ”）組立ラインに対して重大な再ツーリング及び／または再配向を必要とする。ＭＣＭパッケージングの費用の長所を実現するためには高容量を必要とするが、ＭＣＭ技術を利用するように既存の生産システム（高容量要求は既に存在している）を再実現するには、典型的に広範囲なシステム規模の再設計が必要である。システム販売者はこのような努力に合理的に抵抗し、その代わりに若干のＩＣのクラスタを応用特定ＩＣ（ＡＳＩＣ）として実現することを選択している。これは一般的に、レベル２基板及びレベル１チップの局部的な再設計だけを含むものである。従って、ＭＣＭ実現の直截的な費用が比較的高くなり、大きい容積を演繹的に予測することができないようなシステムに対してＭＣＭ技術を使用する勇気が挫かれている。（1992 年1 2月の Proc．of the IEEEに所載の Balde，J.W.の論文“Crisis in Technology ：The Questionable U.S．Ability to Manufacture Thin-Film Multichip Modul es.”を参照されたい。）ＴＡＢの電気的性能、細いライン、もしくは半田盛り上げ導電性相互接続は導電性相互接続に関してはワイヤボンディングよりは遥かに良好にすることは可能であり、パッドカウントに対する制約は幾分少ないが、従来の技術のＭＣＭプロセスは、半田球を配置するために組立てるか、もしくは組立てのための金属結合位置を製造する前にウェーハもしくはダイの特別な処理を必要とすることが多い。これらのプロセスは、特注ツール、及び標準ウェーハもしくはパッケージングラインに必要とされるよりも実質的に精緻なウェーハ製造事後処理をも必要とする。現在のＭＣＭ技術には修復可能性及びダイ取付け歩留りの問題も、主としてダイの取り外し及び交換の困難さの故に存在している。完全に組立てる（及び支払を受ける）前にＭＣＭ内のダイを試験することは、試験リグを犠牲にするか、もしくは中間接続のために時間を費やす必要があり、また動作速度で試験するために寄生を補償する費用を必要とするので、典型的には発送したＭＣＭの数十パーセントの費用がかかる。顕微鏡プローブもしくはプローブのリグと物理的に接触させることは遅い動作であり、プローブ点に機械的な力を加えることは不揃い、疲れ、及び磨耗をもたらす。もしダイをレベル０から離してパッケージすれば、相互接続の一部だけが見えるようになる。それにも拘わらず、モジュールを再加工する（もしくは不可能であることを見出す）費用のためにモジュール組立ての前に、加工するダイを完全に選択すべきである。本質的には分解及び再組立を伴う修復方法は極めて困難であり、通常は、本質的に始めにＭＣＭを製造するのに使用されるのと同一の精巧な、費用のかかる組立て技術が要求される。マルチチップモジュール設計の困難さ、機械的制約、及び費用は、導電性信号自体の欠点によって大きく助長される。導電性信号は現在の技術の従事者の間では不可避であることが殆ど世界的に理解されている（1993 年の Van Nostrand R einhold版、Daryl Ann Doane及び Paul D．Franzonの Multichip Module Packag ing Technology and Alternatives を参照されたい）。一般に、導体は互いに接触し合う面を露出させなければならず、これらを遮蔽もしくは不活性化層の後ろに隠すことはできない。もし電気的経路内に（再）移動可能な構成要素が存在すればそこには露出された表面が存在し、そして露出された表面に若干の材料（例えは、貴金属）を使用しない限り（若干の非金属導体は酸化の問題を回避するが）導体は酸化を受けることになる。厄介な表面化学の複雑さには、機械的安定性（例えば、ホイスカリング）、有限の導電性（例えば、電荷担体飽和）、及び時間に依存する材料もしくは層変化（例えば、金属間化合物）が含まれる。非金属導体は他の化学的な問題を抱えている。もし経路全体が連続的に結合してあれば、修復及び試験には物理的に頑丈な材料が必要になる。導電的に結び合ったダイ、チップもしくはモジュールを修復／交換のために取り外すには、機械的な連係を切断し、半田、金属・金属結合の除去、ソケットからピンを抜く等が含まれ得る。このような破断は材料に疲れ（即ち、将来の障害モードの恐れを増加させ）と、導電性の塵埃による汚染とをもたらしかねない。導体・導体接合は、後刻再整列及び復旧を必要とする。半田付け（もしくは半田除去）による強い局所化された熱応力も含まれる。交換方法は、エレクトロニックシステム内の導電的に結合された成分の設計及び製造に苛酷な制約を提起する。たとえこれらの、もしくは他のアプローチが製造のセンスに実現されたとしても、これらは全て導電性信号の直列インダクタンス性能費用に悩まされる。半田盛り上げもしくはワイヤボンドされたダイで達成可能な性能の改善は、基本的には半田盛り上げもしくはワイヤボンドされた相互接続の過大な直列インダクタンスによって制限される。最新のＭＣＭ技術でも、現在の表面取付けＩＣ技術と殆ど同じ性能限界が継続している。両技術のファミリーは、ダイとサブストレート（ＭＣＭの場合）もしくはレベル２パッケージ（表面取付けＩＣの場合）との間に信号を導電的に結合するためにボンディングワイヤ、半田盛り上げ、ＴＡＢ、もしくはそれらの同等品を必要とするが、これらは不可避的に寄生直列インダクタンスを付与するものである。50−1000ｐＨ（ピコヘンリ）の寄生インダクタンスが典型的であり、オフチップを信号するためにかなりな待ち時間、周波数制約、及び電力要求を導入する。現在使用可能な最良ＭＣＭ技術は、表面取付けＩＣ技術に関して因習的に引用される10対１比に比較してオンダイ及びオフダイ通信間の格差を減少させるが、普通のＭＣＭ上のダイ間信号に関連付けられた重大なペナルティが残されている。現在のＭＣＭ技術は、機械的及び熱的問題、設計及び組立て制限、電力費用、複雑さ及び出費を欠点としている。現在の技術的状態は、導電的に信号する技術自体は現在のＭＣＭに伴う多くの問題に対して直接責任がある。それはキャリヤ内のＭＣＭパッケージもしくは構成ダイに取付けられた信号リードの密度、数、及び配列に機械的な及び費用限界を付与し、一般にさらなる費用を必要とし、しかもより多くの容積を、チップパッケージからのリードをレベル２回路基板、もしくはマルチチップキャリヤモジュール及び全ての高レベルにおけるパッケージングに取付けて相互接続するために必要とする。接触パッド及び取付けられたリードは離間させる必要があり、またＭＣＭは同様にリアルエステート要求を膨張させることから、一般にダイ及びその導電性リードを保持する典型的なレベル１パッケージは、含んでいるレベル０ダイの能動面積よりも遥かに大きい。各ダイ上では、導電性リードのファンアウト（接触パッドを簡単に試験し、配線するための）がチッブリアルエステートを処理する。十分な数の、十分に大きい、そして十分に分離した導電性パッドに関する実際の要望が、典型的にはチップのリアルエステートの数十パーセントという原因になっているが、数分の１パーセントからチップのリアルエステートの本質的に全てまでの範囲にわたることができる。若干のＭＣＭ技術では、印加される接触プローブ圧力もしくは他のプロセス段階が回路を破壊する恐れがあるので、パッド結合位置を能動回路の上に重ねることはできないから、パッドは有用エレクトロニクスデバイスを犠牲にしてリアルエステートを専有する。この浪費されるリアルエステートは金銭を必要とする（約＄10− 1000／平方インチ）。現在のアプローチは、配線長を最小にするためにダイの能動領域の周縁に（もしくは熱膨張の不一致を最小にするためにダイの中心に）パッドを配置することを強調し、またパッドカウントはダイの使用可能な周縁結合密度によって制限されることが多いので、多くの設計者は“パッド制限され”、チップリアルエステートを浪費し、そして／または“ピン制限され”ているために、大きい高価なパッケージを開発している。ピンの代わりに使用することができる他のリードには半田、共融、もしくは軟金属（例えば、金）盛り上げ、ポリイミドもしくはテープ上にリトグラフされた導電性電線（例えば、銅、銀、もしくはアルミニウム）、及び先の尖ったプローブニードルが含まれる。現在のＭＣＭ技術は、異なる電圧レベルで動作するダイを相互接続するための特別な回路を必要とする。ＣＭＯＳとＧａＡｓのように、異なる材料で作られたダイは一般に異なる電圧レベルを使用する。ＳｉＴＴＬとＳｉＥＣＬのように、たとえ同一材料であっても異なる回路技術で設計されたダイは一般に異なる電圧レベルを使用する。たとえ同一の技術で作られたダイであっても、シリコンのＣＭＯＳが 5.0Ｖと 3.3Ｖで動作するように、異なる電圧レベルを使用することさえある。回路を支援する信号は、ウェーハ製造中の製造変動に感応する。製造プロセスは、１つのウェーハにまたがる、もしくはウェーハ間の基本的な物理パラメタ（例えば、インピーダンス、キャパシタンス、インダクタンス）に絶対的な、及び空間的な変動を発生する。この変動のために、回路は異なるスペクトルの波形を発生させられ、形状及びスキューが影響され、振幅が異なるようになり、しきい値、雑音感受性、電力要求及び終端特性が影響を受ける。波形スペクトル及び振幅が信頼できないことは、ダイの歩留りがベル曲線分布に従い、高い周波数で動作できるのは極めて僅かであることを意味する。従って、設計者は性能範囲を補償するために保守的な設計原則を採用してきた。システム内のエレクトロニクスデバイスがＭＣＭ内にパッケージされていようと、他のどのようなレベルにパッケージされていようとも、デバイスへ電力は供給しなければならない。殆ど全ての先導ＭＣＭ設計は、電力リード及び信号リードをレベル１において同一に扱うが、これは空間を浪費し、信号ラインの密度を増加させる重要な機会を失う。要約すれば、モジュラーエレクトロニックシステム内のモジュール間に信号を結合するために、現在のＭＣＭ技術に伴う上述した諸問題の１もしくはそれ以上を軽減する改善された方法及び装置に対する大きい要望が未だに存在している。ＭＣＭ技術は重要な応用ドメインを表しているが、後述するように本発明は、ダイ、ウェーハ、基板、ＭＣＭ、システム等のような全てのレベルのエレクトロニックパッケージング及び相互接続に広く適用される。従って、発明者らは本発明を狭意に見ることなく、または好ましいＭＣＭ実施例の説明にとらわれない（但し、説明が明確に他を指示している場合を除く）ことを意図している。発明の目的本発明の目的は、上述した従来技術の欠点の１もしくはそれ以上を軽減する、モジュールを相互接続する方法及び装置に関する。本発明の別の目的は、上述した従来技術の欠点の１もしくはそれ以上を軽減する、モジュール間で信号を結合する方法及び装置に関する。本発明の別の目的は、極めて高速でモジュール間に信号を結合する方法及び装置に関する。本発明の別の目的は、費用のかかる、もしくは奇異な製造技術を必要とすることなく改善されたモジュール内及びモジュール間信号結合を提供する方法及び装置に関する。本発明の別の目的は、短い信号経路を有するモジュラーエレクトロニックシステム、及びこのようなシステムの製造方法に関する。本発明の別の目的は、２つのダイ間、２つのサブストレート間、もしくはダイとサブストレート間の信号の少なくとも若干が容量性結合を介して通信するようなモジュラーエレクトロニックシステムに関する。本発明の別の目的は、２つのダイ間、２つのサブストレート間、もしくはダイとサブストレート間の信号の少なくとも若干が磁気結合を介して通信するようなモジュラーエレクトロニックシステムに関する。本発明の別の目的は、モジュールが他のモジュールに容量的に及び導電的に結合されているようなモジュラーエレクトロニックシステムに関する。本発明の別の目的は、モジュールが他のモジュールに磁気的に及び導電的に結合されているようなモジュラーエレクトロニックシステムに関する。本発明の別の目的は、モジュラーデジタルシステム内の他のモジュールに容量的にもしくは磁気的に結合されるようになっているモジュールに関する。本発明の別の目的は、物理的に両立できない材料のモジュールをモジュラーエレクトロニックシステム内へ統合し、容量性もしくは磁気的手段を介して信号を近くの物理的に両立できないモジュール間に結合する方法及び装置に関する。本発明の別の目的は、成分間の化学、導通状態、波の位相、製造技術、クロックレート、電圧レベル、論理状態の数、熱膨張特性、動作温度、周囲圧力、もしくは環境要求の差を補償するための付加的な手段を必要とせずに、２もしくはそれ以上のモジュール間に信号を結合する方法及び装置に関する。本発明の別の目的は、超電導モジュールから、もしくは該モジュールへ信号を結合する方法及び装置に関する。本発明の別の目的は、幾つかの異なる製造技術によって形成された複数のダイを備えたモジュール、及びこのようなモジュールを組立て、試験する方法に関する。本発明の別の目的は、単一のダイ上に経済的に保持することができるよりも多くの技術もしくはデジタルを備えたモジュール、及びこのようなモジュールを設計し、レイアウトする方法に関する。本発明の別の目的は、ダイ間、もしくはダイとサブストレートとの間の接続を容易に反転できるモジュール、及びこのような接続を可逆的に形成し、破る方法に関する。本発明の別の目的は、相互接続配線を破壊することなくサブモジュールを修復し、交換する方法に関する。本発明の別の目的は、ダイを導入するプロセスも、もしくはダイを取り外すプロセスも、ダイもしくはサブストレートの何れをも破損することがないＭＣＭに関する。本発明の別の目的は、モジュラーエレクトロニックシステム内の望ましくないモジュールを識別し、交換する方法及び装置に関する。本発明の別の目的は、モジュラーエレクトロニックシステム内のモジュールを全速パラメトリック試験することによって、システムの性能を改善する方法に関する。本発明の別の目的は、モジュラーエレクトロニックシステム内のモジュールを全速試験することによって、システムの歩留りを改善する方法に関する。本発明の別の目的は、組立ての前にチップ及び大きいモジュールを全速試験することによって、ＭＣＭの歩留りを改善する方法に関する。本発明の別の目的は、モジュラーエレクトロニックシステム内のモジュールを選択的に交換することによって、システムの性能を改善する方法に関する。本発明の別の目的は、ＭＣＭサブストレートの電気的特性と実質的に同一の電気的特性を有する試験機器で試験することによって選択された良好であることが既知の複数のモジュールを備えたＭＣＭに関する。本発明の別の目的は、システム性能を修正もしくは改善するために、モジュールが選択的に交換されるＭＣＭに関する。本発明の別の目的は、ＭＣＭ内に取付ける前に全速試験するようになっているモジュール、及びこのようなモジュールを試験し、取付ける方法に関する。本発明の別の目的は、半田もしくはワイヤボンディングを使用せずにモジュールがサブストレートに取付けられるＭＣＭに関する。本発明の別の目的は、クロック信号が極めて低い分散で分配されるＭＣＭもしくは他のモジュラーデジタルシステム、及びこのようなシステムにおいて極めて低い分散でクロック信号を分配する方法に関する。本発明の別の目的は、デジタル信号がサブストレート上の伝送ラインを介してダイ間で通信され、これらの伝送ラインが容量的に、もしくは磁気的にダイに結合されているＭＣＭに関する。本発明の別の目的は、伝送ラインを容量的に信号する手段に結合する装置及び方法、及びこのような結合を終端する方法及び装置に関する。本発明の別の目的は、容量的に信号する２つの手段の間に接続され、２つの分離したモジュール間に容量性経路を提供する伝送ラインに関する。本発明の別の目的は、結合された伝送ラインによって２つの分離したモジュールを容量的にもしくは磁気的に接続する方法及び装置に関する。本発明の別の目的は、モジュール間のデジタル信号の改善された信号対雑音比と高速伝送とを有するモジュラーエレクトロニックシステムにある。本発明の別の目的は、ダイ間接続の実質的な数がオフダイ信号経路を介して経路指定されるダイ、及びこのようなダイを設計する方法に関する。本発明の別の目的は、構成するモジュール間の信号の改善された経路指定、バシング（busing）、ネットワーキング、もしくはスイッチングを有するモジュラーエレクトロニックシステムにある。本発明の別の目的は、如何なるサイズのデバイス、回路、ブロック、及びモジュール間の相互接続をも最適化することを伴う、モジュラーエレクトロニックシステムをレイアウトする方法、及びそのように実現されるシステムに関する。本発明の別の目的は、複数の小さい高歩留りのダイに分割されたモジュラーエレクトロニックシステム、及び低費用、高性能なダイ内接続の設計に関する。本発明の別の目的は、設計、製造、組立て、または動作の不整合の負の効果が実質的に軽減されるモジュール、及びこれらの効果を絶縁する方法に関する。本発明の別の目的は、長い範囲の物理的整列の必要性を排除するようにモジュラーエレクトロニックシステムを設計し、製造し、組立て、もしくは動作させる方法に関する。本発明の別の目的は、モジュラーエレクトロニックシステムを電気的に、もしくは論理的に自己整列させる方法及び装置に関する。本発明の別の目的は、モジュラーエレクトロニックシステム内に低費用で、欠陥に寛容な、ウェーハスケール相互接続を提供する方法及び装置に関する。本発明の別の目的は、製造欠陥には関係なくウェーハスケールモジュールを動作させる方法に関する。本発明の別の目的は、所与の複雑さのモジュラーシステムに必要とされるパッケージング階層の数を減少させる方法及び装置に関する。本発明の別の目的は、モジュールの多くの階層的な層を支援するモジュラーエレクトロニックシステムに関する。本発明の別の目的は、より大きいシステムに対してビルディングブロックとして働く標準化された相互接続を使用するモジュラーエレクトロニックシステムに関する。本発明の別の目的は、階層的なモジュラーエレクトロニックシステム内のモジュールの組立て、及びモジュール間のインタフェースを標準化する方法及び装置に関する。本発明の別の目的は、モジュラーエレクトロニックシステムのパッケージ処理及び製造の費用を減少させる方法及び装置に関する。本発明の別の目的は、モジュラーエレクトロニックシステムを実験用組立盤上に組立てる、もしくはプロトタイプするターンアラウンドタイム、及び費用を減少させる方法及び装置に関する。本発明の別の目的は、標準化された部品のキットからモジュラーエレクトロニックシステムを組立てる方法及び装置に関する。本発明の別の目的は、モジュラーエレクトロニックシステムのパッケージ処理及び製造のターンアラウンドタイム、及び費用を減少させる方法及び装置に関する。本発明の別の目的は、高速、低電力、安価、もしくはより多くの論理要素を有するシステムを設計し、製造し、組立て、そして動作させる方法、及びそのように実現されたシステムに関する。本発明の別の目的は、好ましいパッケージ（例えば、密度が高めで、小さめで、軽めで、平坦もしくは容量的制約に寛容な）を有するシステムを設計し、製造し、組立て、そして動作させる方法、及びそのように実現されたシステムに関する。本発明の別の目的は、高密度の、もしくは複数の信号相互接続を有するモジュラーエレクトロニックシステム、及びこのようなシステムを製造する方法に関する。本発明の別の目的は、エレクトロニックデバイスのウェーハ上のリアルエステートを、従来技術において使用される方法で得られるよりも多く再利用する製造及び設計方法、及びそのように実現されたシステムに関する。本発明の別の目的は、極めて大きい端子容量及び比較的低い費用を有する多層コネクタに関する。発明の概要上述した目的の１もしくはそれ以上、並びに他の目的及び長所は、本発明のモジュラーエレクトロニックシステム及びその多くの用途によって提供される。要約すれば、本発明の一面は、少なくとも２つのモジュール（これらのモジュールの少なくとも一方は給電されている）と、非導電的に（例えば、容量的に、もしくは磁気的に）これらのモジュール間を通じさせる手段とを備えているジュラーエレクトロニックシステムに関する。本発明の別の面は、２もしくはそれ以上のダイが非導電性信号手段を介して通信するようなＭＣＭに関する。ＭＣＭはサブストレートを備え、このサブストレートはその上に固定された複数のダイを有していることが好ましい。非導電的に信号する手段は結合された半キャパシタを備えていることが好ましい。一方の半キャパシタ板をダイ上に配置し、他方はサブストレートもしくは別のダイ上に配置し、ダイ及びサブストレートもしくは他のダイはこれらの半キャパシタ板を結合するように位置決めする。本発明の更に別の面は、本発明の非導電的信号技術に基づいてモジュラーエレクトロニックシステム、もしくはＭＣＭを組立て、試験し、そして修復する方法及び装置に関する。本発明の更に別の面は、素子間の相互接続が非導電的であり、従って直接的な物理接触を必要としないようなモジュラーエレクトロニックシステム、もしくはＭＣＭに関する。このモジュラーシステム、もしくはＭＣＭは、システム内の熱応力を受け入れる、もしくは消散させるために非導電性接合の柔軟さを利用することが好ましい。本発明の更に別の面は、非導電的に相互接続されたモジュラーシステム内に組立てられるようになっており、外部からアクセス可能な半キャパシタ板と、好ましくは複数のエレクトロニックデバイスとを含むダイ、チップもしくはモジュールに関する。本発明の更に別の面は、各々がサブストレートに取付けられている複数の異成分からなる素子を備え、サブストレート内の伝送ラインもしくは電線に信号を非導電的に結合する手段を有しているＭＣＭに関する。本発明の更に別の面は、エレクトロニック素子間で非導電的に信号する手段と、種々の誘電性、接着性、弾力性、及び他の材料を組合わせて使用することに関する。本発明の更に別の面は、非導電性相互接続を使用するモジュラーシステムを形成するために、高歩留りの、良好であることが既知のユニットを組立てることによってモジュラーエレクトロニックシステムの製造歩留りを増加させて費用を低下させ、またもし必要ならば、選択された素子を交換することによってシステムを修復もしくは最適化する方法に関する。本発明の更に別の面は、非導電性手段を介してモジュラーシステム内の素子間で区別して信号する方法、及びこのような信号方法を実現する受信機及び送信機に関する。本発明の更に別の面によれば、極めて高い周波数信号が伝送ライン結合によってモジュール間で通信される。この結合は平行にもしくは垂直に重なったマイクロストリップもしくはストリップラインセグメントで実現することが好ましい。モジュラーマイクロ波及びミリメートル波システムが、伝送ライン結合を介して通信するように好ましく組立てられる。本発明の更に別の面は、極めて大きい端子容量を有し、同様容量の普通のコネクタに比して比較的低費用の多層コネクタに関する。このコネクタは、各々が複数の半キャパシタを有する少なくとも２つのサブストレートを備え、サブストレートの一方の一部が他方より遠くへ伸びるように前後に取付けられる。伸びているサブストレートから、及び／または該サブストレートへ、信号を輸送するためにスペーサが使用され、多層コネクタ組立体のために均一な、平坦な足跡を提供する。これらのコネクタは、データバスのような高い接続性応用に使用するために事前組立てされた、オフザシェルフ部品として提供されることが好ましい。図面の簡単な説明以上の、及び他の本発明の面を、以下の詳細な記述で説明する。この記述は本発明の種々の好ましい実施例を説明するものであり、以下の図面と共に読まれることを意図するものである。図１は、本発明によるモジュラーエレクトロニックシステムの一実施例の例示部分を示す図である。図２は、信号が、サブストレート上の１対の伝送ラインから、１対の結合された半キャパシタと、ダイ上の１対の伝送ラインとに区別されて結合されるようになっているモジュラーエレクトロニックシステムの例示部分を示す図である。図３は、ダイとサブストレートとの間の容量性及び導電性の両方の相互接続を含むモジュラーエレクトロニックシステムの例示部分の部分拡大図である。図４は、本発明により製造されたＭＣＭの例示部分を示す図である。図５は、図４と類似のＭＣＭの例示部分であるが、信号サブストレートとは別個の電力サブストレート、及びヒートシンクを含む図である。図６Ａ−Ｄは、本発明によりダイからサブストレートへ容量的に結合されるデジタル（もしくはマルチステート）信号の例示波形を示す図である。図７は、ダイが２つのサブストレートを容量的に相互接続（“ブリッジ”）しているようなモジュラーエレクトロニックシステムの例示部分を示す図である。図８は、複数のダイ及びサブストレートを含む非平坦モジュラーエレクトロニックシステムの例示部分を示す図である。図９は、いわゆる“馬跳び”ジオメトリを使用している本発明により製造された大規模モジュラーシステムの例示部分を示す図である。図１０は、全体がダイから作られた“馬跳び”集積システムの例示部分を示す図である。図１１Ａ−Ｂは、容量的に結合されたモジュラーシステム内のキャパシタ板間の不揃いの効果を示す図である。図１２Ａ−Ｂは、容量的に結合されたシステム内の不揃いの影響を最小にするためにオーバサイズの半キャパシタ板の使用を示す図である。図１３は、本発明により製造された大規模の、異種集積されたモジュラーエレクトロニックシステムの例示部分を示す図である。図１４は、柔軟なサブストレート上に複数の（任意選択的に超電導の）エレクトロニックデバイスが実現されているモジュラーエレクトロニックシステムを示す図である。図１５は、サイズ及びパッケージングレベルが変化するモジュールを結合するのに本発明による均一な容量性インタフェースの使用を示す図である。図１６は、複数のモジュールをバックプレーンに容量的に結合するモジュラーシステムを示す図である。図１７Ａ−Ｂは、従来技術と本発明の接続方法とを比較して示す図である。図１８Ａ−Ｃは、本発明によるＭＣＭ（図４−５に示すようなＭＣＭ）の組立ての幾つかの段階を示す図である。図１９は、総合利得を調整する手段を含む容量性信号経路を示す図である。図２０Ａ−Ｂは、本発明により製造された例示応用特定モジュール（ＡＳＭ）を示す図である。図２１は、本発明の容量的に結合する技術を使用したケーブルインタフェースを示す図である。図２２は、サブストレートがチップ内及びチップ間容量性信号経路を提供するモジュラーエレクトロニックシステムの例示部分を示す図である。図２３Ａは、本発明により製造された試験モジュールの例示装置を示す図である。図２３Ｂは、本発明により製造されたウェーハスケールのモジュラーシステムを示す図である。図２４−２５は、現在の技術におけるＭＣＭの製造（図２４）と、本発明によるウェーハスケールのモジュールの製造とを比較する図である。図２６は、本発明によるウェーハスケールもしくは類似モジュラーシステムの組立て、試験、及び再加工の総合的な流れを示す図である。図２７は、典型的な半導体製造プロセスにおける良好なダイの歩留りをダイサイズの関数として示す図である。図２８は、例示の容量的に相互接続されたシステムのシステム費用の幾つかをダイサイズの関数としてプロットして示す図である。図２９は、本発明により製造されたモジュラーシステムの設計サイクルの流れを示す図である。図３０は、本発明によるオフダイ容量性信号経路のブロック線図である。図３１Ａ−Ｂは、送信機の好ましい実施例の最終段を示す図である。図３２は、差動容量性信号経路を駆動するようになっているスイッチング手段の好ましい実施例を示す図である。図３３は、例示スイッチング手段と終端されたサブストレート伝送ラインとの間のインタフェースの簡易電気モデルを示す図である。図３４は、例示スイッチング手段と終端されていないサブストレート配線ラインとの間のインタフェースの簡易電気モデルを示す図である。図３５は、好ましい差動オフダイ信号経路のブロック線図である。図３６は、図３０に示す信号経路との使用に両立可能な例示シングルエンデッド受信機の回路図である。図３７は、図３５に示す信号経路との使用に両立可能な例示作動受信機の回路図である。図３８Ａ−Ｂは、平行及び垂直結合された伝送ラインによるモジュール間の非導電性信号を示す図である。図３９は、本発明により製造された例示２層コネクタを示す図である。図４０は、本発明により製造された例示３層コネクタを示す図である。発明の詳細な説明図１を参照する。図１は本発明によるモジュラーエレクトロニックシステム１の一実施例の例示部分を示す。図示のように、システム１はサブストレート１０、ダイＩ１、及びサブストレート１０とダイ１１との間に容量性信号経路を提供する容量的に信号する手段１３を備えている。容量的に信号する手段１３は、例示的に“半キャパシタ”１４及び１５として示されている２つの電磁的に通信する領域を備えている。半キャパシタ１４と１５との間の間隙を部分的に、もしくは完全に充填するために誘電体１７を使用することが好ましい。誘電体１７は、容量性信号手段１３の容量を増加させるために、ダイ１１もしくはサブストレート１０の不活性化を行うために、ダイ１１とサブストレート１０との間の熱伝導度を高めるために、そして／またはサブストレート１０及びダイ１１を機械的に結合もしくは支持するために使用することができる。図１に示すように、ダイ１１はダイの活動表面上に実現されている複数のエレクトロニックデバイス１２と、ダイの表面に導電性接点１６として示されているダイに給電する手段をも含んでいる。ダイ１１は、普通の低費用プロセスによって製造されたデジタル集積回路であることが好ましい。システム１は、後の図に示されているような容量的に信号する手段及び付加的なダイを含むことが好ましい。例えば、システム１はＭＣＭを備えることができる。このようなシステムでは、ダイ１１は能動成分１２が表面上に製造されたＣＭＯＳシリコンダイであることができ、サブストレート１０はＧａＡｓで製造されたダイであることができる。後述するように、このようなシステムにおいて容量性信号手段１３を使用することにより、普通の代替アプローチよりもかなりな利点が得られる。ダイを独立的にパッケージし、次いでそれらを導電的に一緒に配線するか、もしくは他方の領域上に一方の材料の結晶を成長させるような普通のアプローチは、本発明により製造される同一性能の対比的なシステムよりもかなり高価である。更に、これらの普通のシステムは、熱膨張応力が原因で一般に歩留りが低く、動作の信頼性が低い。ダイ１１は、デジタル１２に給電するための１もしくはそれ以上の導電性接点１６を含むことが好ましい。普通のシリコンＣＭＯＳダイ１１の場合、例示接点１６はシリコンＣＭＯＳダイ上にリトグラフで形成された金属アルミニウム領域である。若干の応用では、腐食に対して保護するために、このアルミニウム領域の外面を金めっきすることが望ましいかも知れない。図示の例では、電力はサブストレート１０もしくは異なるサブストレートに導電的に接続されている金属ファズ（fuzz）ボタンによって供給される。ファズボタン電力接続は、結合された半キャパシタ信号接続１４及び１５と組合って、ダイ１１を連続的にサブストレート１０取付け、非破壊的にサブストレート１０から取り外すことを可能にし、それにより破壊的なアプローチに比して試験、修復もしくは性能最適化について重要な長所を提供する。このような非破壊的な取付け／取り外しサイクルに伴う容量的に信号する手段にまたがる力、トルク、もしくはエネルギ変動は実質的に零である。サブストレート１０は、高速信号を容易ならしめるために低誘電係数材料で製造することが好ましい。サブストレートは受動であることもも、能動であることもできる。受動サブストレートの例は印刷配線基板であり、半キャパシタ１５はリトグラフで画定されたサブストレート１０の銅領域からなることが好ましい。能動サブストレートの例は能動及び／または受動半導体デバイス及び配線の集まりである。典型的な能動要素に関しては後述する。超電導サブストレートは、ダイ１１と超電導サブストレート１０との間に何等の金属接触も存在しないことから、結合された半キャパシタの使用に特に適している。そのようにしなければ砕け易い高温超電導セラミック層に半田付けもしくは結合する際に発生するかも知れない材料問題は排除される。超電導伝送ライン（特に低分散）の伝播の利点の全ては保持される。終端抵抗器製造は潜在的に難しいが、これは転移温度以上にラインを局部的に加熱するか、十分に強い直流磁場を印加して超電導体を常規の抵抗領域にすることによって行うことができる。これらの技術は、事後製造段階において、加熱したり磁場を誘起させる電流を調整することによって終端抵抗の値を調整する手段をも提供する。例示してあるように、半キャパシタ１４及び１５は導電性の板からなる。ダイ半キャパシタ１４は、ＣＭＯＳシリコン集積回路１１上にリトグラフで画定されたアルミニウム金属パッドからなることができる。集積回路の上側レベルの金属化されたダイ半キャパシタ１４と、高密度サブストレート１０上に対向板を形成させて他方の半キャパシタ１５として使用することにより十分な容量を実現することができる。結合された半キャパシタは、１３のように１対１に結合された配列に、もしくは代替として１対多数もしくは多数対多数を結合する構造に形成することができる。結合された半キャパシタを介して信号を送ったり、受信したりする回路は、対応する半キャパシタの下もしくは横に有利に設けることができる。従って、板自体は使用可能なチップリアルエステートを犠牲にしてリトグラフする必要はない。現在の技術に比して、本発明は高性能ダイ内信号回路を実現するのに必要な面積について重要な利点を提供する。結合された半キャパシタは、半キャパシタ１４及び１５が実効的に重なるようにサブストレート１０に固定されたダイ１１によって形成することが好ましい。重要なことに、普通のチップスファーストの代わりに結合された半キャパシタを使用すると、半田付けされた、もしくはワイヤボンドされた接続を高精密に整列させる必要性が実質的に緩和される。実際に、半キャパシタ１４及び１５のサイズもしくは形状は同一である必要はなく、製造公差、組立て誤差、もしくは熱的不揃いを原因とするような予測された不揃いの高価を軽減するように有利に最適化することができる。結合された半キャパシタのための回路のチップリアルエステート／ビットは、導電的に結合されたオフダイ信号のための接続よりも実質的に少なくて済む。ドライバ及び受信機回路は、対応する半キャパシタ板の下に製造するように十分に小さい。板は現在の技術の接触パッド及びファンアウトリードよりも小さく、Ｉ／Ｏに関連していない回路を含む他の能動回路に重ねることができる。板はパッドよりも遥かに高密度にパックすることができ、主としてダイの周縁ではなく、ダイの表面のどの部分を占めても差し支えない。ダイの頂部上の金属化された 70 ミクロン× 70 ミクロンの板を使用すると、セパレータの誘電係数がＫ＝ 112（ＴｉＯ₂セラミック）であり、また板の間隔が 3.5ミクロンであるものとすれば、約１ピコファラドの結合された半キャパシタを実現することができる。これは約 10⁵等価リード／平方インチのＩ／Ｏ表面密度を表している。二酸化チタンの 100倍大きい誘電係数を有する配向されたチタン酸バリウム結晶のような代替誘電体材料を使用すれば、Ｉ／Ｏ密度を更に増加させることができる。しかしながら、一旦半キャパシタ板サイズがドライバ／受信機回路よりも小さくなり始め、ダイがＩ／Ｏパッドによって制限されているのではなく回路によって制限されている場合には、板が電気的に及び論理的に一緒に連動する複数の小板からなる場合、板を交流給電で使用する場合、もしくはアクセス可能な他の表面が表面空間と競争する光送信機／検出器のように機能する場合のような若干のシナリオの場合を除いて板のサイズを更に減少させる小さい点が存在する。標準半導体プロセスによって、能動回路を金属半キャパシタ板の下に実現することができる。これに対して、能動回路を導電性接触パッドの下に実現することは、この接触パッドに加わる機械力が下にあるドメインの電子的挙動を非可逆的に変更するので望ましくない。半キャパシタ１４及び１５は同一の材料で作る必要はなく、化学的に両立できない材料で形成することさえできる。半キャパシタは、単一のもしくは複数の層もしくはドメインとして、どのような均一なもしくは複合材料（金属、高Ｔc を含む超電導体、半導体、半金属、インピーダンスが変化するもしくはコンダクタンスが変化する材料を含む）から、どのような手段によって形成しても差し支えない。これらは、気体、気化した材料、液体、液化した材料、固体、凝固した材料、複合材、スラリ、ゲル、懸濁液、マトリクスその他を含む、物質のどのような状態もしくは形状で作ることもできる。半キャパシタ板のコンダクタンス、もしくは電荷担持能力は典型的にはかなり高いから、実効的な板と板の重なり及び分離、及び誘電体１７の特性が結合された半キャパシタ１３の性能を主に決定する。キャパシタ板を形成する方法はマイクロエレクトロニックス産業においては公知であるが、従来技術ではそれらをＭＣＭ及び他のモジュラー相互接続計画に適用することは認識されていない。半キャパシタ１４及び１５の板間の間隙は高誘電性材料で充填することも、もしくは空のままにしておく（空気もしくは真空で充填）こともできる。図示例では、誘電体１７はエチレングリコールのような高誘電係数の流体である。誘電体１７は各板上の一連の不活性化層（もしあれば）と中間絶縁体（もしあれば）との間に配置することができる。このような不活性化層は、金属化層の酸化物から及び／または高誘電軸に沿って配向された二酸化チタン、結晶質チタン酸バリウム、その他の電気化学の分野においては公知の、そして市販されている材料のような、適用されたエマルジョン被膜から、安価に且つ容易に形成させることができる。板間の間隙を均一に維持することが重要な応用においては、ダイ１１とサブストレート１０との間に、約５×25 ミクロンの硝子棒であることが好ましい複数のスペーサ（スタンドオフ）を導入することが望ましいかも知れない。これらのスペーサはダイ１１とサブストレート１０の固定されたＺ高さ領域の間に配置することが好ましく、また能動回路の間に配置することは好ましくない。固定されたＺ高さ領域が電源デカップリングキャパシタを備え、それによってスペーサを支持するのに使用される浪費領域を排除乃至は減少させると有利である。製造に際してこれらのスペーサが、後述する全速試験プロセス中のダイ１１とサブストレート１０のＺ位置を維持する。もし組立体試験に成功すれば、ＵＶフラッシュを適用して組立体を結合する。成功しなければ、最終的な潜在的に非可逆的な結合段階の前に、整列を洗練させることができるか、もしくはダイを交換または修復する（例えば、冗長資源を使用するように再構成することによって）ことができる。誘電体１７を選択する際に、誘電体の温度の関数としての既知の腐食特性、きれいさ、及び粘度が、その誘電係数と共に極めて重要である。高誘電係数の固体のコロイド状懸濁液（例えば、スラリ内に適用されたセラミック状二酸化チタン）、並びにフルオリナート（Fluorinerts）のような無腐食性の低誘電係数の液体を充填材料として使用することができる。誘電体は、熱輸送特性、きれいさ、もしくは機械的安定性を活用するために、エチレングリコール、プロピレングリコール、グリセリン、もしくはニトロベンゼンのような絶縁用液体、六フッ化ウランのようなガス、もしくは混合相懸濁材もしくはゲルであってよい。これらの材料の吸湿性が重要度なのであり、従って1,1,1トリクロロエチレンのような若干の（より低い誘電係数の）疎水性材料が好ましい。振動に対する、及び粘度もしくは誘電係数の変化に対する吸湿性及び温度依存感性が実現を複雑にするが、それらの処理は当分野においては公知である。被膜を適用する若干のプロセスはまた研磨段階を必要とする。液体誘電体は、部分的には、もしチップを移動させなければならなくとも剪断力が伝わらないこと、また部分的には、誘電体が耐掻き傷性であることから、若干のシステムにおいては有用である。チップ表面上のスペーサが高誘電液状グリセロールの面前で一定の分離を確保するが、短絡の恐れが無ければ必要としない。液体誘電体の場合、表面張力がダイ及びサブストレートを互いに他に対して保持するのに十分である。１もしくは複数の中間絶縁体は、もし使用していれば、熱膨張を受け入れるように少なくとも一方の側上を滑るべきであり、例えば接着剤を使用してダイ、サブストレートもしくはモジュールの一つに結合するか、もしくは何れにも結合されていないセロハンのようなモノリシック材料として維持することができる。液体誘電体、エラストマ、もしくは熱膨張を受け入れるように注意深く加工されたシステムを除いて、両表面への結合は避けるべきである。誘電係数の温度及び周波数依存性は、加工上重大な問題である。殆ど全ての既知の材料はそれらの誘電係数に複雑な周波数依存性を呈し、これが、結合された半キャパシタ間隙内へのそれらの使用の範囲を実効的に制限している。勿論、乾燥した空気もしくは真空はこの原則に対する例外を表しているが、それらの低い誘電係数及び圧縮可能性がそれらを魅力ないものにしている。ＭＣＭ設計の分野においては、信号は取り囲んでいる誘電係数の平方根で光速を除した値より低い速度で配線内を伝播するので、一般に高誘電材料は回避されている。（例えば、1991 年の IEEE Press に所載の Robert Johnson，Robert T eng及び John Balde の論文“Multichip Modules Systems Advantages，Major C onstructions and Materials Technologies.”を参照されたい。）ＭＣＭ分野における認識とは逆に、本発明では高誘電材料が中心的役割を有している。しかしながら高誘電材料の１つの欠陥は、それらが対向する半キャパシタの直間の領域の外側へ電場を広げることであり、必然的に隣接する板の配置が広がることである。因みに、低誘電材料は隣接する板を狭めてパックすることを可能にするが、相応して電圧もしくは板の面積の増加もしくは板の分離の減少が犠牲になり、複雑さが伴うようになる。誘電体が均一で、板寸法が分離よりも遥かに大きいシステムの場合には、隣接する板は重大なクロストーク問題に直面することなく垂直分離のほぼ２倍の分離でパックすることができる。対向する板間の間隙の外側で誘電係数が低くされているようにパターン化された誘電体を使用すれば、板の地域的なパッキングを僅かに狭めることは可能であるが、製造上の複雑さが増大する。誘電体は、対をなしている半キャパシタ間のしきい値上で容量を可能化／不能化するように加工することもできる。印刷配線基板を製造するための極めて低費用プロセスが印刷／複写産業（例えば、リトグラフィ）から公知であり、相互接続を実効的に画定する誘電体パターンを実現するために類似的に使用することができる。１対の結合された半キャパシタは容量的に信号する好ましい手段ではあるが、他のそのような手段も使用可能である。例えば、多層の容量的に結合された構造を構成して１もしくはそれ以上の中間導電性領域を２つの端半キャパシタの間に（好ましくは誘電体領域内に）配置し、実効的に２もしくはそれ以上のキャパシタの直列接続されたチェーンを形成することができる。重要なのは、このような多層構造は２つの端半キャパシタ間にどのような重なりをも必要としないことである。例えば、３層構造では、底板と中央導体との間、及び頂板と中央導体との間だけを重ねれば頂板と底板との間に容量的に信号する手段を実現するのに十分である。これらの構造を安価に形成するために、印刷／複写プロセス（例えば、ゼログラフィ）を適用することができる。図２を参照する。図２は、サブストレート１０上の１対の伝送ライン３２及び３３から、１対の結合された半キャパシタ１３を横切って、ダイ１０上の１対の伝送ライン３４及び３７へ、信号が区別されて結合されるようになっているモジュラーエレクトロニックシステムの例示部分を示している。伝送ライン３２及び３３を終端する手段が、ライン３１ａによって接地面に接続されている終端抵抗器３１ｂ及び３１ｃによってサブストレート１０上に設けられている。有利なのは、伝送ライン３４及び３７が、ダイ１１の若干の能動素子１２として実現されているオンダイドライバ及び／または受信機回路に接続されていることである。伝送ライン３２及び３３は、サブストレート１０上に実現されているドライバもしくはサブストレートに、付加的な結合された半キャパシタを介して他のチップ、モジュールもしくはサブストレートに、もしくは外部導電性リードに接続することができる。伝送ライン３２及び３３はマイクロストリップ、ストリップライン、もしくはスロットライン伝送ラインとして実現することが好ましい。勿論若干の応用においては、通常の終端されていない金属もしくはポリシリコン相互接続でも十分である。図３を参照する。図３はダイ１１とサブストレート１０との間に容量性及び導電性相互接続の両方を含むモジュラーエレクトロニックシステムの例示部分の部分分解図である。例示した導電性接触パッド４５、４６及び４７は電力、接地、及び複数のＩ／Ｏ信号をサブストレート１０から受ける。導電性接続は、導電性接続手段４１、４２及び４３がそれぞれの接点４５、４６及び４７に接触するようにダイ１１をサブストレート１０に取付けることによって達成される。重要なのは、これによってダイ１１がサブストレート１０から非破壊的に取り外すことができることであり、それによって本発明に基づくモジュラーシステムのために実質的な製造、試験及び修復の利点が提供されるのである。導電性接続手段は、Cinch，Inc.製の Cinapse（登録商標）のような金属ファズボタンからなることが好ましい。金属ファズボタン４１、４２、４３を受け入れるサブストレート１０内の孔は、ダイ１１がサブストレート１０に対して座するのをボタンが干渉しないようにするために、円錐形にテーパしていることが好ましい。代替導電性手段には、半田球、テープもしくはフィルム上の配線、結合された電線、接触プローブ、水銀のような液体金属、ガリウムのような低融点金属、及び特定の加工状況に適切であることができるような他の高コンダクタンス媒体が含まれる。有利なのは、導電性接続を選択されたファズボタンを減ずる（例えば、除去、腐食、もしくは駆逐）もしくは付加することによってカストマイズし、それによって選択されたファズボタンとそれぞれの接触パッドとの間の導電性接続を不能化もしくは可能化できることである。典型的には、導電性接続４５、４６、４７は容量性結合より遥かに大きくすることができる。それは、電力供給が信号供給よりも稀であり、より大きいリードの低い抵抗の便益が得られるからである。しかしながら導電性接点は比較的極めて高価であり、結合された半キャパシタに比して障害を起こし易い。従って、信号のための経路に容量的に結合されている多くの広帯域幅の本発明の長所を維持しながら、直流電力リードだけの導電性接点の比較的粗な技術を使用することが有利である。ファズボタンのための接触パッドは、好ましい実施例ではそれぞれ 0.3ｍｍ² を占める。これに対して、容量性結合を駆動するための回路は、１ミクロンＣＭＯＳプロセスでは約 0.04ｍｍ²／半キャパシタを占める。複数の冗長接触パッドにより機械的接点の比較的低い信頼性を有利に補償することができる。図４を参照する。図４は、本発明により製造されたＭＣＭの例示部分を示している。ＭＣＭは、サブストレート１０、第１のダイ１１、及び第２のダイ６１を備えている。（第１のダイ１１及び第２のダイ６１は単一のダイの異なる部分を表すこともできる。）終端された伝送ライン３３はサブストレート１０上の半キャパシタ１５及び６５を相互接続しているので、第１のダイ１１上の半キャパシタ１４と第２のダイ６１上の半キャパシタ６４との間に信号経路が得られる。伝送ライン３３は、半キャパシタ６５と１５との間に効率的な通信を提供している。重要なことには、半キャパシタ６４（第２のダイ６１上の）から伝送ライン３３を介して半キャパシタ１４（第１のダイ１１上の）へ信号を結合するのに要する電力が、伝送ライン３３の長さ５１には実質的に無関係なことである。合理的に短い距離を超える通信に対しては、オフダイ経路指定（伝送ライン３３を介して）が、同一信号の等価オンダイ経路指定よりも潜在的に優れた性能を提供する。これに対して、ダイとサブストレートとの間の導電性信号相互接続に基づく従来の技術のＭＣＭにおけるサブストレートを介しての信号のオフダイ結合は、導電性ダイ／サブストレート接続の過大な寄生インダクタンスが原因で実質的な性能ペナルティを含む。しかしながら伝送ライン及び終端してない配線の両方が経路にわたって統合された正味の直列抵抗から制約を受け、本発明は短い配線経路が達成され得ない限りこの問題を回避することはできない。この問題を、信号分散ではなく電力減衰の１つに制限するのに、以下に説明するモデム信号コーディング技術が有用である。第１のダイ１１及び第２のダイ６１は、サブストレート１０から電力を受けるための導電性接触パッド５２をも含んでいる。有利なことに、ダイ１１及び６１は異なる、もしくは両立できない材料から形成することができる。例えば、第１のダイ１１は低価格のＣＭＯＳ集積回路からなることができ、一方第２のダイ６１は光Ｉ／Ｏデバイスを含むＧａＡｓ集積回路からなることができる。ダイとサブストレートとの間の間隔５０及び６０は、ダイ１１及び６１の電子的もしくは物理的要求を受け入れる必要に応じて、同一にすることも、または異ならせることもできる。同様に、ダイ１１及び６１をそれぞれサブストレート１０に結合する半キャパシタ内に類似の、または異なる誘電体１７及び６７を使用することができる。容量性相互接続の熱膨張に対する寛容さは、普通のＭＣＭに対する本発明の重要な長所を表している。ダイ１１及び６１が大きい（例えば、ウェーハスケールの）ダイの異なる部分を表している場合には、熱膨張の不一致に起因する不揃い誤差が発生し、特に厄介になり得る。導電的に結合された従来技術のＭＣＭにおいては、熱膨張問題によりサブストレート材料を特定ダイ材料（典型的にはシリコン）の熱膨張特性にできる限り精密に整合させるように、サブストレート材料を選択する必要があった。これに対して本発明によれば、少なくとも穏当なサイズのダイに関しては、熱膨張制約から実質的に解放されて共通サブストレート上に異種のダイもしくはモジュールを集積することが可能である。ダイ６１とサブストレート１０との間の容量性相互接続の不揃い及び／または熱膨張に対する寛容さを増すためには、半キャパシタ６５を半キャパシタ６４よりも大きいサイズにすることが有利である。ダイのサイズが大きい場合には、サブストレート１０の熱膨張をダイの熱膨張に整合させることが主要な問題になる。大きいサイズのダイ及びサブストレートがそれらの隣接する表面に沿って滑ることができるようにしてなければ、もしくは熱膨張係数を十分に一致させてない限りは、誘電体内に剪断応力が誘起されるようになる。更に、支持されていない標準ウェーハは 70°の温度上昇で 50 ミクロン程度曲がり、サブストレート、誘電体、及び大きいサイズのダイが従順でない限り、縁・縁熱を数°Ｃ以内で制御する必要があることを示唆している。図５を参照する。図５は図４と類似してＭＣＭの例示部分を示しているが、信号サブストレート１０とは区別される電力サブストレート７０、並びにヒートシンクを含んでいる。電力サブストレート７０は、接地プレーン７４、電力プレーン７５、及びそれらの間に接続されているデカップリング容量７９を含むことが好ましい。電力サブストレート７０上に素子７６、７７及び７８で示されている複数の端子は、ダイ１１上のそれぞれの端子に導電的に接続されていて、それぞれダイ１１への接地、電力、及び複数の外部Ｉ／Ｏリードをなしている。接地プレーン７４、電力プレーン７５，及びそれらに関連する電力／接地配線は、低分解能リトグラフプロセスを使用して形成することが好ましい。電力サブストレート７０は、代替として金属、セラミック、有機ポリマ、シリコン、向きポリマ、硝子、非晶質固体、結晶質固体、多結晶質固体、複合材料、異種多層材料等々のような材料から形成することができる。電力サブストレート７０は、応用に依存して堅い、もしくは柔軟な材料で作ることができ、また例えばチップ８５上の光Ｉ／Ｏデバイス８２からの及び該デバイスへの外部光Ｉ／Ｏ経路８３を受入れる孔もしくは類似のパターン化された機能を含むことができる。有利なことに、電力サブストレート７０上の外部電力、接地、及びＩ／Ｏ端子７１、７２、及び７３は、適切に構成されたピンもしくは他の外部リードにワイヤボンドすることができ、それによって普通のレベル１、１¹/₂、２、もしくは３パッケージリードアウトを適切に設けることができる。電力サブストレート７０上の端子７１、７２及び７３間の、及びチップ１１上の同様端子間の導電性接続はリフロー半田、液体金属もしくは他の導体、金属ファズボタン、ピン及びソケット、他の機械的に従順な可逆もしくは不可逆接点によって、もしくはワイヤボンドもしくは他の溶接技術によって形成することができる。代替として、電力は、直流の代わりに集積された電池もしくは高周波交流電流を使用してダイ１１もしくは他のダイへ供給し、それによって導電的に結合された接触点に対する如何なる要求をも不要にすることができる。電力を結合するのに光もしくは光に近い周波数を使用することは、それが伝送効率を増加させ、放射の分極が特にオンチップ回路を含む他の信号相互接続とのクロストーク干渉を減少させるので好ましい。代替として、メモリのような低電力（もしくは超電導）システムの場合、直流電力をダイ１１上のモノシリックコイルを介してダイ１１に誘導的に結合し、潜在的に何等かの直流接点の必要性を回避することができる。このようなモノリシックコイルは当分野においては公知であり、高性能磁気ディスクドライブのピックアップヘッドに広く使用されている。有利なことに、Ｉ／Ｏ（例えば、信号結合用半キャパシタ、半導体レーザ、光検出器等）に使用されるものを除く本質的に全てのダイの表面を電力の受信に使用することが可能である。図５は、ダイ１１及び８５からの熱を消散する手段をも示しており、この手段はヒートシンク８１と、ヒートシンク８１とダイ１１及び８５との間に位置決めされている熱エラストマ８０とを備えている。熱エラストマ８０は、窒化ホウ素で充填された有機エラストマのような高い熱伝導度を有する材料からなることが好ましい。代替として、ダイ１１及び８５とヒートシンク８１との間を良好に熱接触させる他の公知の方法を使用することもでき、これにはダイとヒートシンクとを物理的に密着させ続けること、熱伝導性のグリースもしくはエポキシを使用すること、ヒートシンクとダイとを半田付けもしくは共融結合させること等が含まれる。異なるバルク電位で動作しているダイが同一のヒートシンクを共有している限り、熱エラストマが電気絶縁体であるか、導体であるかは通常は問題にはならない。しかし、この、及び他の理由から、電気絶縁体であることが好ましい。酸化アルミニウムもしくは（好ましくは）窒化ホウ素を含むセラミックをロードしたエラストマがこのようなアプローチの１つである。ヒートシンク８１は、伝導、対流もしくは放射転送を含む標準の冷却技術で、もしくはヒートパイプにおけるように適当な材料の相変化によって冷却することができる。好ましくは、ヒートシンク８１は圧力板８４をも備えている。圧力板８１を通して加えられる力８４がダイ１１及び８５とサブストレート１０及び７０との間の、及びダイ１１及び８５とヒートシンク８１との間を密着させる。圧力によってダイ及びサブストレートを互いに他に対して位置決めすると、ＭＣＭ組立体を可逆的に組立てたり、分解したりする（例えば、修復、検査、試験、性能向上等のために）ことについて重要な利点が得られる。有利なことに、再形成可能なエラストマ８０の使用がこれらの可逆性利点に更に寄与する。もし配線及び電力を担持するのに２つの別個のサブストレート１０及び７０を使用するのであれば、熱膨張を整合させなければならない。しかしながらこの制約は、別個の電力及び信号サブストレートを広く使用している普通のＭＣＭ設計が当面している制約と異なることはない。従って、サブストレート１０及び７０の熱膨張を整合させる、もしくは補償する適切な技術は当分野においては公知である。信号サブストレート１０上に相互接続を形成することは極めて迅速であり、大量生産に従順である。サブストレート１０内の信号ラインは、マイクロストリップ、ストリップラインもしくはスロットラインとして形成すると有利である。一般に、配線密度の典型的な幾何学的増加を補償するように、サブストレート１０のサイズ（及び１もしくは複数のダイの数もしくはサイズ）が大きくなるにつれて、サブストレート１０上により多くの層が必要になる。有利なことに、サブストレート１０上にリトグラフで形成された伝送ラインの優れた電気的特性によって、レイアウト配線の密集を救済するためにロンガーザンミニマル（longer-tha n-minimal）指定経路を使用することができる。伝送ラインを終端している抵抗がリトグラフで形成されたものとすれば、サブストレート１０を製造する費用は面積の関数としてほぼ線形であるか、もしくは悪くとも緩やかに成長する幾何学的関数である。重要なのは、導電性信号に必要な多くの普通の接触接合の場合と同様に、製造費用がサブストレートと１もしくは複数のダイとの間の信号相互接続の数に比例しないことである。残余の成分、即ち、電力サブストレート７０、ヒートシンク８１、圧力板８４、及び熱エラストマ層８０の費用は、面積に伴ってほぼ線形に増減し、またダイ／サブストレート信号相互接続の数には無関係である。図５には、ダイ１１及び８５のための２つの例示不活性化層構成も示されている。不活性化層８６（ダイ１１を覆う）及び層８７（ダイ８５を覆う）は、二酸化シリコン、窒化シリコン、ポリイミド、ホウ珪酸硝子、もしくは類似材料の薄い保護層であることが好ましい。例示したように、不活性化層８７はダイ８５の能動表面全体を覆い、一方不活性化層８６はパターン化されていて半キャパシタ板１４を覆ってはいない。共通の不活性化材料は、誘電体１７の好ましい実施例に使用することを企図した多くの材料より遥かに低い誘電係数を有している。従って、好ましくは不活性化材料を半キャパシタ板上に使用すべきではなく、もし使用するのであれば、実際的な高い誘電係数を有するべきである。不活性化層８６は、チップ製造プロセス中に除去されるその不活性化層のリトグラフで画定された領域によってパターン化し、次いでこれらの領域を選択的に除去する。有利なことに、リトグラフで画定された領域は、不活性化層が板に部分的に重なる半キャパシタを取り囲む境界領域を提供するように、半キャパシタ板よりも小さくすることができる。半キャパシタ板１４の一部だけが不活性化されずに露出しているので、化学的汚染の流入が効率的に妨害される。これに対して、不活性化層８７は半キャパシタ板６４を覆っている。このアプローチは典型的に、結合された半キャパシタの使用可能な容量を減少させるが、露出された板境界における考え得る汚染の問題を排除する。何れの不活性化層構成においても、導電性接触５２は現在の製造技術におけるように不活性化されていない。有利なことに、酸化もしくは腐食を回避するために貴金属接点が有用である。第５図は、また、同程度の信号連系数と同様な密度のモジュラー・システムを形成する場合に、本発明にもとづくモジュラー・システムの製造および組立てのほうが、なぜ現在の技術によるものより簡単なのかを示している。半コンデンサー板と不動態化層の製造例では、標準的な半導体製造法が用いられ、誘電体自身をモジュラー・システムをまとめて保持するための接着剤とすることができ、また、ヒート・シンクと熱エラストマーが、主たる標準的横成要素となっている。同様に、基板（および、使用する場合には電力基板）も現在の技術で容易に大量生産することができる。ＣＡＤレイアウト・ツールを用いる場合には若干の変更が必要となるが、ダイの上で半コンデンサー相互接続板を他の信号線のすぐ上に配置できる柔軟性のために、レイアウトの問題を簡単にすることができる。第５図の実施形態を使用する場合には、相互接続の信頼性はきわめて高くなる。ファズ・ボタンは、信頼できる電気的コンタクトの確保に関してはプレス成形の金ワイヤやＴＡＢに匹敵する。ただし、いずれも、ハンダあるいはリソグラフィーによる金属接合ほどには機械的に頑丈ではない。しかし、現在、ファズ・ボタンは、修理／交換作業を処理するためのこれら導電性コンタクト手段の中では最も容易で最も信頼できるものである。容量性信号方式のためのこれらの手段は、誘電体を正しく選択したと仮定して、デザインによって、熱で生じる剪断応力を有意な量だけ減らすことができる。いずれにせよ、表面に対して垂直な熱応力と力は、導電性ボンドがいっしょに押されあるはハンダ付けされる従来のモジュラー・システムの場合より有意に低くなるであろう。信号方式のために容量性結合を用いることは、必要な導電性コンタクトの数が大幅に少なくなることを意味する（例、電力用、接地用、またはオフ・モジュールＩ／Ｏ用）。したがって、故障を予想するポアソンの統計が必要となる機械的構成要素の数は、導電性結合信号方式と比較してきわめて少ない。一般に、ＭＣＭレベル・モジュラー・システムでの重大な故障の形態には、ハンダの変形、電気移動、および金属−金属腐食が含まれる。ＭＣＭを組み立てる通常の方法では、モジュールが繰り返してダイに取り付けられまた取り外される。従来の製造方法では、これらの工程の間のダイへの導電性接続に関連するような形の故障によって収量が大きく減少ししたがって信頼性が損なわれる。このような収量の損は、導電性接続の数と強く相関している。したがって、従来のＭＣＭ技術よりきわめて少ない導電性接続しか用いない本発明は、製造／組立収量、信頼性、補修性、コストの面でかなり有利である。これらの単純化の結果、また、設計および使用に関してもメリットが得られる。次に第６Ａ−Ｄ図を参照して、これらの図は、第５図のダイ１１からダイ８５へ結合されまた３−状態論理によって適当に支持された３−状態デジタル信号のための波形例を示す。第６Ａ図は、高速デジタル・システムにおける代表的なデジタル波形を示す。この波形は、特定のクロック周期２９の間の波形のレベルによって定義される一連の状態からなる。例えば、周期２１の間の波形は、デジタル「１」をあらわす。周期２２では、波形はデジタル「０」をあらわす。３−状態システムの場合、周期２３の間の波形は、「−１」で示される状態をあらわす。波形は、ダイ１１上の素子１２からつくられるデジタル回路によって生成される。容量性信号手段１３を通る送信の前に、ダイ１１上の送信回路は、第６Ａ図のデジタル波形を第６Ｂ図に示すパルス状波形に変換する。この例では、３−状態送信器は、２−状態（２進）送信器では好ましいことに生じない後縁の遷移を抑制することに注意が必要である。送信器によって生成されるパルス状波形の例としては、クロック周期の特定部分の期間の論理状態をあらわすパルス２４を挙げることができる。パルス状波形は、半コンデンサー１４へあたえられ、そこから第一の半コンデンサー１５、成端伝送回線３３、および基板１０上の第二の半コンデンサー６５を経由して半コンデサー６４まで移動する。第６Ｃ図は、半コンデンサー６４上で受信されたパルス状波形を示すが、この受信は、半コンデンサー１４から電気的距離を伝わる伝送の有限速度のために時間的にずれ、また電気の通路の一連の非ゼロのインビーダンスによって減哀したものとなっている。高速では、半コンデンサー板１４および６４の間のパルス状波形の伝送で、同じ電力で使用する従来の導電性相互接続よりはるかによい信号対ノイズ比を得ることができる。半コンデンサー６４が受信した信号は、ダイ８５上の受信回路に結合される。この受信回路は、第６Ｄ図に示すデジタル出力信号を生成する。この例では、３ −状態受信器は、タイミング回路すなわちクロック信号へのアクセスを有し、したがって、「０」状態２２ならびに送信器によって抑制された後縁を認識して復元することができる。明らかなように、第６図の波形は、第６Ａ図に示す最初のデジタル入力波形が遅延して復元されたものを示す。第６Ａ−Ｄ図に示す波形は、単なる例に過ぎない。無数の信号方式が可能であり、その多くは、第６Ａ−Ｄ図に示す簡単な非符号化３−状態信号終了方式より好ましいものである。とくに、差動２進信号方式は、ノイズのない点で大きく有利である。結合半コンデンサーを横切る信号は、第６Ａ−Ｄ図に示すパルス状デジタル信号モードを利用する必要はなく、代わりに、位相、周波数、振幅、および／または信号対ノイズ比のいくつかを組み合わせた任意の変調を用いることができる。一例として、パルス幅変調（ＰＷＭ）がある。信号は、結合半コンデンサーを横切るＤＣ成分の結合を必要としない任意の形式をとることができる。信号は、２進あるいは多状態符号化を含むものとすることができ、また、連動半コンデンサー接合の場合には、チャンネルとして一以上の半コンデンサーからの信号を包含する多ビット符号化をあらわすものとすることができる。現在の好ましい実施形態では、各々が１ビットをあらわし、結合半コンデンサー接合の「差動対」を横切って送られるパルスが用いられる。これは、基本的には、第６Ａ−Ｄ図に示す手法を２進差動方式に用いたものである。電気通信事業で帯域幅が限られた通信路を用いてデジタル情報を通信する方法の多くは、ＤＣ成分がなく、したがって、本発明に関連して用いれば有利である。この種の方法として注意すべきものには、交互マーク反転および１０Ｂ８コードがある。さらに、ナスの方法のように（ほぼ）一定数のゼロおよび１ビットをベースにした符号化方式は、限られた所与の電力に対してとくにすぐれた信号対ノイズ比を示す。周波数キー・シフト、位相符号化、および振幅符号化等、限られた帯域幅のために考案された多くのモデム手法も、ＱＰＳＫ等のハイブリッド符号化方式として有用である。一以上の信号チャンネルにまたがる符号化状態のための多次元球パッキング、リード・ソロモン・コード、トレリス・コード、その他のアルゴリズムを用いれば、チップ間信号帯域幅を、そのシステムに関するシャノンの限界まで最大限に広げることができ、それがクロック周波数より高くなる場合もある。とくに興味深いのは、帯域幅が限られた場合の符号化方式は、指数的にテーパの付いたストリップライン伝送線変圧器を通る信号伝送に用いることができ、結合半コンデンサーの一部として高電圧スイングで低電流対低インピーダンスの伝送線での信号の整合を可能にするのでとくに興味深い。帯域幅を制限することによって、拡散性回線から生じる困難な問題を効果的に避けることができる。このような拡散の主たる原因には、回線の誘電係数の周波数依存性、周波数依存的誘電損、表皮効果、および電源抵抗から生じる損失が含まれる。次に第７図を参照して、同図は、ダイが二つの基板にまたがるモジュール電子システムの一部分を例示したものである。架橋式ダイ８９は、少なくとも二つの半コンデンサー１４ａ−ｂを含み、その各々が誘電体１７ａ−ｂを介して異なる基板１０ａ−ｂ上の半コンデンサー１５ａ−ｂに結合されている。架橋式ダイ８９は、好ましくは、その能動性表面１２上に実装された複数の能動性電子素子を含む。基板１０ａおよび１０ｂは、構造が同じでもあるいは異なっていてもよい。同様に、半コンデンサー１４ａ− ｂおよび１５ａ−ｂも、好ましくは、予想される熱膨張および／または機械的ずれに対応できる寸法とされる。架橋性ダイ８９上の受動性または能動性信号通路は、半コンデンサー１４ａおよび１４ｂを接続する。好ましくは、基板１０ａおよび１０ｂの上の非両立性の信号波形、タイミング、および／または符号化の間の変換を行なうために能動性信号通路が用いられる。架橋性ダイ８９は、好ましくは、多数の基板が架橋性モジュール、この例ではダイ、によって結合されたきわめて大きいシステムの一部をなすものである。マイクロエレクトロニック素子および／または配線を搭載した多数の基板は、第５および７図に示すもののように主として平面である必要はなく、またきわめて大きいものとすることができる。本発明を用いれば、バーン・ドア・スケール・インテグレーションが可能である。第９、１０、１３、および３９−４０図は、本発明を拡張可能な非平面および平面構成に広げた例である。架橋式モジュールによって重ねられた縁部には、とくに振動が多い環境では座屈が生じるおそれがある。このような曲げあるいは膨張によって、構成可能なシステムの直径が大きく制限されるおそれがある。幸い、これらの問題は、実施する人たちによく理解されており、好ましいい実施形態にあっては、しなやかで機械的に振動を減衰させる誘電体または台材料を組み合わせ、補償的に大きい半コンデンサーと影響される領域に近い回路闘値を用いて改善することができる。次に第８図を参照して、同図は、複数のダイ１１、９２、９５、および基板１０、９０、９３を含むモジュラー電子システムの一部分を図示したものである。第８図において、ダイ１１は、基板１０に容量性結合されている。チップ１１を（誘電体１７ｘおよび１７ｙの中にモノリシックにつくられたものとして例示してある導体１４ｙを介して）基板１０に結合する容量性信号通路の複数階構造は、「実質的に重ねられて」いない板である半コンデンサー１４ｘおよび１５ｘの間に「効果的な重なり」を生成するものである。９４ａおよび１５のような実質的に重ねられた半コンデンサーは、事実上、効果的に重ね合わされている。基板１０は、また、基板９０に容量性結合されている。基板９０ないでは、配線９１が復数の半コンデンサー９４ａを複数の半コンデンサー９４ｂに接続し、それによって基板１０と基板９３の間および基板１０とダイ９２の間にＡＣ信号通路を形成している。基板９３は、また、基板９３上で複数の導電性パッド９６に接着された複数の導電性リード線９７を介してダイ９５に導電性接続されている。例として、基板１０は、プリント配線盤で構成することができ、基板９０は、多層セラミック基板で構成することができる。基板９３は、プラスチック裂キャリヤ・パッケージ９８内でカプセル化することができ、またこのパッケージでは、ダイ９５もカプセル化することが好ましい。モジュール９２および１１は、異なるダイをあらわす場合もあるし、同じダイまたはウエハーの異なる部分をあらわす場合もある。当業者には、本発明の手段によって単一または複数のダイが単一のまたは複数の基板に結合された多くの他の構成が可能なことが理解されよう。そのような他の構成を適当に選んで、特定の適用システムの特定の物理的、機械的、電気的、温度的、および経済的制約に対応することができる。すべての構成要素の−ダイまたは基板上での、より高度なレベルのモジュールとしては、熱・環境システム、機械的シャーシ等の上での−配分およびコストは、全システム的レベル０−４のパッケージの最適化の中で検討することができる。例えば、相互接続の方向に対して直角に容量性コンタクトを搭載した基板は、第１６図に示すようなバックプレーンまたはカード・ケージと同様なレベル８のパッケージの組立てを容易にすることができる。適用可能な物理的構成の数をさらに増やすためには、可橈性または連接式基板を使用することもできる。第９−１０図に示すように、大きいシステムの中で信号、クロック等を結合するためには、当接式または部分的重なり式基板を使用することもできる。電力があたえられたマイクロエレクトロニック素子を搭載した領域を他の領域または配線を搭載した基板に連系させるために容量性結合用の手段を用いれば、本発明から、タイル、格子、またはクラスター構を含む他の規則的または不規則的形状が得られることは明らかであろう。このような領域を組織的に集めた構成、例えばダイおよび／または基板を集めてモジュラー構成とすることも、同様の本発明からただちに得られることである。その種の他のシステム構成に特許請求の範囲に記載の本発明を用いる場合にも、そのような構成は、本発明の範囲に入ると考えるべきである。次に第９図を参照して、同図は、本発明にもとづいて組み立てられた大規模モジュラー・システムの一部分を例示したものである。第９図は、いわゆる「リープフロッグ（跳び蛙）」の形状を示す。信号は、第一のモジュールから第二のモジュールへ該第一および第二のモジュールを部分的に重ねる架橋式モジュールを介して「跳ぶ」。このリープフロッグ・アセンブリー手法を用いてれば、大規模システムをきわめて経済的に組み立てることができる。第９図において、ダイ１１５の一部分は基板１２３に重なっており、それによって半コンデンサー１１１および１１３が心合わせされて基板１２３とダイ１１５の間に容量性信号通路を形成する。このリープフロッグ構成は、基板１２４とともに続き、この基板は、結合半コンデンサー１２５および１１６を介してダイ１１５と部分的に重なりまた容量性結合される。同様に、基板１４０は、基板１２４と部分的に重なりまた容量性結合され、それによってリープフロッグ構成が延長される。好ましくは、このリープフロッグ手法を用いて電力が一つのダイ／基板から例えば前に述べたファズ・ボタン接続によって次のダイ／基板に分散される。第９図には、また、複数の能動性素子をもちまた複数の結合半コンデンサー１１７を介して基板１２４に結合非架橋性ダイ１１９（リープフロッグ構成の一部ではない）が示されている。同様に、非架橋性ダイ１３６は、例えばオフ・ダイ通路（基板１４０内の）を用いて半コンデンサー１３３および１３５に近い能動性表面１３８上の回路に結合される。リープフロッグ構成にはいくつか特筆に値する利点がある。第一に、例えば単一の基板とダイが組み合わされる同程度の大きさのシステムと比較して熱膨張の負の作用が大きく低減される。すなわち、ダイ１１５がきわめて高温で使用されて半コンデンサー１１６および１２５の間にわずかなずれが生じたとしても、半コンデンサー１１７および１２８と半コンデンサー１２０および１３０の心合わせはほとんど影響を受けない。リープフロッグ構成の他の利点は、補修の容易さである。上端レベルのモジュール１２３、１２４、および１３６は、欠陥が生じても、システムをさらに分解することなく個々に交換することができる。下端のモジュール１１５、１１９、および１４０を交換する場合でも、多数のモジュールを有するシステムを比較的わずかしか分解する必要がない。リープフロッグ構成のさらに地の利点は、そのダイ間接続の高性能にある。すでに述べたように、結合半コンデンサー（または結合伝送線）は、同程度の大きさの導電性接続と比較して寄生インダクタンスが低い。さらに、リープフロッグ構成の中ではモジュールが重なるため、信号通路の長さも、例えば表面実装ダイを有するＰＣ盤あるいはＭＣＭ等の周辺に分散したピンを利用する従来技術の場合より短くなる。このような短い信号通路と低い寄生インダクタンスを組み合わせることによって、システム全体の性能を大きく高めることができる。リープフロッグ構成は、また、従来の平面パッケージ法より密度を高めることができる。したがって、クロック・スキューの問題も有意に低減することができる。好ましくは、クロック信号は、リープフロッグ集積システム内の中央に配置されたモジュールから、各々が結合半コンデンサーによって連系される一以上の伝送線部分からなる複数のクロック分配通路を介して放送される。このようなクロック分配通路は、好ましくは、回復論理（例、送信および／または受信回路）を含まず、したがってクロック信号に不必要なゲート遅延をもち込まないものとする。従来のＭＣＭシステムでは、信号伝搬速度は誘電係数の平方根に逆比例するため、基板材科の誘電係数を低減させるために大きな努力が払われた。本発明のリープフロッグ構成は、信号通路の長さを低減するもので、信号伝搬時間を比例的に改善するため、有利である。したがって、本発明を用いれば、新規な低誘電係数の基板をもとめる必要なく、待ち時間の低減をはかることができる。リープフロッグ構成のさらに他の利点は、それによって、異質の両立性のないモジュールの集積が可能になることである。半導体ダイ１１５、ダイ１１９、およびダイ１３６の間で、電圧レベル、材料等は異なっていてもよく、それによって、システム・デザイナーは、高密度に集積されたシステム内部に各種の異なる技術の特殊な利点を活用することができる。同様に、基板１２３、１２４、および１４０の性質も、性能、信頼性、補修性、コスト、および他の要因を改善するために適当に選ぶことができる。例えば、ダイ１１５は消費者グレードのシリコンＣＭＯＳとし、ダイ１１９はダイヤモンド上のマイクロエレクトロニックを搭載し、ダイ１３６はジョセフィン接合をもつ高温超電導材料であり、基板１２３はＦＲ４などのラミネート材料であり、基板１２４はチップ第一面上にリソグラフィーで形成された線などの薄膜からなる能動性基板であり、基板１４０はゼログラフィーで形成された厚膜とすることもできる。相互接続の安価さと異質の集積への適応性は、部分的または専門的機能を支持するために小さなダイあるいはモジュールを使用できることを意味する。これに対して、従来の技術は、一般的に、ダイ以外の信号方式のコストを理由に多数の機能的サブシステムを束ねて大規模集積回路にしようとするものであり、製造コストを増し、性能を犠牲にする場合が多かった（特定の構成要素のために最適でない例えばアナログ等の技術を使用するため）。容量性結合マルチ・チップ・システムが含む重要な構成要素の例としては、論理素子（例、フィールド・プログラマブル論理アレー）、（フィールド・プログラマブル）ゲート・アレー、プロセッサ、算術演算装置、ビット式操作装置（例、セルラー・オートマタ）、置換装置、連系ネットワーク、メモリー、非機械式アクチュエーター、センサー、部分的アナログまたはデジタル構成要素のアレー（例、各種の寸法の抵抗）等を挙げることができる。次に第１０図を参照して、同図は、すべてダイからつくられたリープフロッグ集積システムの一部分を例示したものである。基板１２３、１２４、および１４０（第９図）をダイ１６３、１６４、および１８０で置換することで、論理および多の回路のより高密度な集積ならびに熱膨張係数のより完全な整合が可能になる。それ以外では、第１０図のダイ−ダイ−ダイ・リープフロッグ構成の性質と利点は、第９図のダイ−基板−ダイ・リープフロッグ・アセンブリーあるいは第７図の基板−ダイ−基板アセンブリーのそれと同様であり、したがって、ここではその説明を省略する。この種のシステムでは、電力は、ダイを通るパーフォレーションまたは拡散式コンタクトではなくダイの間の隙間を通って分配され、また、専用の電力基板および圧力板を用いることができ有利である。次に第１１ａ−ｂを参照して、同図は、容量性結合モジュラー・システム内のコンデンサー版の間のずれの作用を示す図である。第１１ａ図は、容量性結合システムの一部分を示し、ダイ２５１、２５２、２５３、および２５４は完全に心合わせされ、半コンデンサー板の寸法と同じ重なり領域２５５、２５６、および２５７が画定されている。この理想的な構成では、容量性信号結合が最大化され、のぞまない漏話が最小化される。第１１ｂ図は、同じ部分を示すものであるが、ずれたダイ２６２がダイ２５２（第１１ａ図の）にとって代わっている。ダイ２６２のずれは、領域２６５および２５６の面積を減少させ、ずれたダイの半コンデンサーの重なりをあらわしている。したがって、ダイ２６２とダイ２５１および２５３の間の信号結合の大きさは減少する。ダイ２６２の半コンデンサーと他の近接の導電性信号回線または半コンデンサーとの間の漏話も同じく増大するであろう。しかし、重要なことは、ダイ２６２のずれが、ダイ２６２に直接結合されていない他のダイ、例えばダイ２５４などの間の結合あるいは心合わせに影響しないことである。特定のダイのずれが予想されう場合には（例、ダイがきわめて高温で使用される）、その補償のためにそれらの特定のダイに関連する半コンデンサーの寸法を大きくすることが好ましい。重要なことは、問題のダイに関連する特定の半コンデンサーのみを多くくする必要があることである。したがって、システム中のオフ・ダイ接続の全体の密度の有意な減少は生じない。結合半コンデンサー接合の低コストあるいはそのずれに対する本来的な許容性のために、この種の接合は、マルチ・チップ・モジュールのみではなく異なる他の多くの用途で有用である。例えば、半コンデンサー接続を利用したケーブルは、従来のケーブルに比較して、コスト、信頼性、寸法、および性能の面で有利である（第２１、３９−４０図を参照）。同様に、ピン数の多いモジュラー式消費者用製品、例えばドッキング可能なラップトップ・コンピュータなども、本発明を用いて効果を挙げることができる。パッドが制限されたチップは、通常、本発明を用いて実装することができて有利である。この種のチップは、通常、信号経路選択ネットワーク、許容される同時１−０または０−１遷移の数によって寸法が制限される２進集積回路、および多くのきわめて小さいチップを構成する。次に第１２ａ−ｂ図を参照して、同図は、ずれの影響を最小限に抑えるために寸法の大きい半コンデンサー板を用いた例を示す。第１２ａ−ｂ図で、半コンデンサー２７２は、意図的に半コンデンサー２７３より大きくつくられている。これによって、ダイ２７４は、半コンデンサー板の重なりの面積に影響をあたえることなく（例２７０対２７１）、かなり膨張することができる（第１２ｂ図に示されるように）。さらに、２７２などの半コンデンサー板の寸法を大きくして用いれば、さもなければ近くの構造体に成端することになるより小さい半コンデンサー板からの端フィールド線のいくつかを成端させることができる。これによって、より小さい半コンデンサー板２７３から受ける漏話の量を低減することができて有利である。次に第１３図を参照して、同図は、異質な集積システムの一部分を例示し、また、本発明にもとづくモジュール集積のための各種の方法を説明した図である。第１３図のシステムは、実質的な空間充填パッケージ内に配置された二つの階層レベルを示す。ただし、同図に例示した集積技術には、２Ｄまたは３Ｄの階層的カプセル化という高いレベルの技術を用いた拡張可能なシステムが示されている。このシステムは、モジュール２００、２１１、および２１９を含む。モジュール２００は、容量性結合チップ２０１および２０４からなる。モジュール２１１は、容量性結合チップ２０８および２１０からなる。モジュール２１９は、容量性結合チップ２１５および２１９ａからなる。第１３図は、本発明にもとづいてモジュール２００、２１１、および２１９を結合するための各種手段を例示したものである。ケーブル２１４は、モジュール２００チップ２０４をモジュール２１１のチップ２０８へ結合する。モジュール２００のチップ２０２とモジュール２１１のチップ２１０の間には、半コンデンサー２０３、半コンデンサー２０５、連係基板２０６、半コンデンサー２０７、および半コンデンサー２０９を経由する容量性信号通路が配設される。チップ２１５および２１９ａのモジュール２１９への実装は、例示してある外部的にあたえられる形状的要件に対応するためにスペーサー２１２に対して角度を付けて行なわれる。モジュール２１１のチップ２０８とモジュール２１９のチップ２１５の間の容量性信号通路２１７は、可橈性連系基板２１６によって完成するが、この基板は、好ましくは非平面の形状的要件に対応するように可橈性材料でつくられる。モジュール２１９のチップ２１５は、さらに、外部の導体または光の接続部２１８からも入力を受ける。部分分解図の形で示してあるが、第１３図に示す部分的システムが実質的には空間充填アセンブリーを形成することは明らかであろう。すなわち、第１３図に示す空間充填アセンブリーは、それ自身、より大きいモジュラー式電子システムの一つのモジュラー部分となり得るものである。容積的に高密度な３Ｄ空間充填パッケージは、通常、２Ｄ実装より比較的短い平均通路長とより速いクロック周波数を有する。第１３図には、ヒートシンクは明確に示されていないが、本明細書の他の部分で説明するように容易に配置することができる。スペーサー２１２は、外部的にあたえられる形状的要件を満たすための機械的支持構造となるばかりでなく、チップ２１０および２１９ａから熱を伝導する効果がある。次に第１４図を参照して、同図は、可橈性のあるいは等高の基板上にオプションの複数の超電導素子が一つの相として実装されている本発明一実施形態を示す。各々が複数のマイクロエレクトロニック素子を搭載したプレハブ製造されたダイ２３１および２３９が単一の基板２３０の対向する面に取り付けられている。ダイ２３１と２３９の間の容量性信号方式は、やはり基板２３０の対向する面に実装されあるいは取り付けられた結合半コンデンサー２３２および２３８によってあたえられる。これらの半コンデンサーは、平面である必要はないので好都合である。材料的な制約面で許されれば、両マイクロエレクトロニック素子および半コンデンサーは、モノリシックは製造方法によって基板２３０に実装することが好ましい。例えば、材料の領域を基板２３０上に堆積させるかあるいは他の方法（例、イオン注入）で処理して生成する。好ましくは、基板２３０上に塗装または他の方法で堆積させた（好まし高Ｔｃ）超電導薄膜内にジョセフィン接合素子を実装する。基板２３０は、半コンデンサー２３２および２３８の間で適当な容量性結合を行なうように輪郭を形成される。図示の例では単純なＵ字形であるが、基板２３０には、ら旋状あるいは同軸円筒状など他の形状を使用することもできる。ダイ２３１および２３９、ならびに半コンデンサー２３２、２３８、光センサー２４０、および電力コンタクト・パッド２４１は、好ましくは、基板２３０の変形に先立って製造される。基板２３０は、可橈性の材料から製造中に二以上の個別の部分を接着または他の方法で結合させて形成するか、あるいは、製造中に熱または他の適当な処理によって変形させた剛性材料の単一の部分から形成する。電源および接地は、電力パッド２４１への導電性または放射性（例、容量性、誘導性、および／または光学性）コンタクトによって、あるいは盤上バッテリーによってあたえられる。超電導および地の低電力システムでは、とくにＡＣ電力手段２３５が機械的コンタクトの必要なしにパッド２４１に電力を伝えることができて好ましい。外部信号方式は、好ましくは、誘電体２３７を通って光センサー（またはドライバー）２４０に光学的に結合された光導体２３４によってあたえられる。あるいは、他の箇所で説明するように、容量性または磁気性手段を用いることもできる。次に第１５図を参照して、同図は、各種の寸法とパッケージ・レベルのモジュールを結合するための均一な容量性インターフェースを示すものである。第１５図では、モジュール２７４上に均一な容量性インターフェース２７６をまたモジュール２７７ａ−ｃ上に均一な容量性インターフェース２７５を用いることによって、モジュール２７４へのモジュール２７７ａ−ｃの互換可能な接続が可能となる。容量性インターフェース２７５および２７６は、それぞれ、単一の半コンデンサーと接着された誘電性部分を有する半コンデンサーとして図示されている。実際のシステムでは、この種の容量性インターフェースは、好ましくは規格化されたフットプリント内に配置された複数の半コンデンサー（および光伝導コンタクト）を有するものである。好ましくは、容量性インターフェース２７６は、インターフェース２７５に結合されるより多くの半コンデンサーを有し、インターフェース２７６上の残りの半コンデンサーは、テスト・モジュールへの結合、設計変更等に対応するために用いられる。第１５図には、他にも接続可能なモジュール２７７ａ−ｃが示されており、これらは、パッケージ階層内の異なるレベルをあらわしている。図示の例では、モジュール２７７ａは、レベル−０の非パッケージ・ダイを有する。モジュール２７７ｂは、レベル−２のパッケージ・モジュールを有する。また、モジュール２７７ｃは、レベル−２またはレベル−３のパッケージ・モジュールを有する。本発明にもとづいて規格化された容量性インターフェース２７５および２７６を使用することで、製品および／またはシステムの改良のために改善された方法を用いることが容易となる。製品の改良に関しては、当初、標準あるいは半特注部品（例、モジュール２７７ｂまたは２７７ｃ）の半特注アセンブリーを用いてあたえられたモジュールを実装する。製品が成熟し生産量が増大した段階で、モジュールを特注ＡＳＩＣダイ（例、モジュール２７７ａ）として再実装し、より高いレベルでの修正を必要とせずに製品に導入することが好ましいであろう。他の製品改良の方法、例えば、モジュール２７７ｃを２７７ｂと交交換する、あるいはレベル１−１／２ＭＣＭの実装と交換する、などの方法も本発明の範囲内で可能である。本発明を、システム改良の面から説明すると、モジュール２１７ａ−ｃをきわめて平行的なコンピュータの機能ブロックの異なる実装と見ることもできる。特定のアプリケーションの要件に応じて、コンピュータ・メーカーは、低性能モジュール２７７ａ、中間性能モジュール２７７ｂ、あるいは高性能モジュール２７７ｃを選択的に導入することができる。同様に、この種の機能的モジュールは、現場の変化に応じて特定のシステムの全体的な要件に合わせてクルードアップすることも可能である。先行技術のデザインを階層的に分解する場合に当面する問題としては、高レベルの機能を区分した後に、低レベルのモジュールをあたえられた技術では効果的に実装できないことが明らかになり、さらにその後に、最適でない（例、きわめて費用のかかる）技術の混ぜ合わせを避けるために再び高いレベルでの再区分を行なう必要が生じるような事態が想定される。本発明によって得られる改良された製品およびシステムの基礎には、本発明によって、パッケージの階層のすべてのレベルに均等に、共通の高密度で高性能のインターフェースを実装できることがある。階層的分解デザインの実施には、本発明にもとづく各サブモジュールごとの均一なインターフェースと機能的仕様を利用することができる。本発明は、共通のインターフェースを支持するもので、それによって、デザインの初期の段階で指定されたサブモジュールを、その機能を実施するために複数のダイと異なる技術が必要な場合でも、後の段階で実装することが可能となる。すなわち、本発明では、階層的システム内の特定のモジュールの実装が必ずしもモジュール間のインターフェースによって制約されないために、デザイナーが階層的分解の機能を利用する能力を大幅に高めるものである。実装が進行して、予想された技術がサブモジュールの実装に不適当であることが明らかとなった場合でも、通常は、高い次元の区分の作業をやり直す必要なく、他の技術またはＭＣＭを使用して実装を進めることができる。次に第１６図を参照して、同図は、複数のモジュールをバックブレーンとして示す支持シャーシに取り付けられた基板に容量性結合させるモジュール・システムを図示したものである。基板２７８は、バックプレーンからなり、複数のモジュール取付けよう支持構造を含む。支持構造２７９ａ−ｃは、好ましくは、熱伝導性の高い材料で製造し、そこに取り付けられたモジュール２８０ａからの熱の拡散を高めるようにする。各バックプレーンのスロット２８１は、好ましくは、支持構造２７９ａ上に取り付けられ支持構造２７９ｂに隣接して分解図で示すモジュラー・サブシステム２８２を収容する。モジュラー・サブシステム２８２は、複数のダイ２８０ａ−ｂおよび架橋基板２８０ｃを含む。ダイ２８０ａは、ダイ２８０ｂに容量性相互接続される。導電性電力接続部は図示されていないが、これらは、第４−６図に示したものと同様に実装することができる。架橋基板は、ダイ２８０ａと基板２７８の間の容量性信号通路を提供する。基板２７８は、好ましくは、各種モジュラー・サブシステム２８２を相互接続する複数の成端伝送回線（図示しないが第５図に全体的に示す）を含む。次に第１７ａ図を参照して、同図は、先行技術のレベル１パッケージを上から見た斜視図である。単一のダイ２８９ｍは、通常はシリコンで形成され、通常はエポキシまたはセラミック材料で形成される基板２８９ｎによって支持される。複数の電力リード線２８９ｇおよび信号リード線２８９ｅは、通常はアルミニウム支柱から形成される。電力リード線２８９ｇは、ワイヤボンド２８９ｈを介して電力／接地コンタクト・パッド２８９ｉに導電性接触している。接地および電力レール２８９ｋは、電圧をダイ２８９ｍ上に実装された回路に分配する。信号リード線２８８ｅは、低抵抗ファンアウト２８８ｂ、コンタクト・パッド２８８ｃ、およびワイヤボンド２８８ｄによってＩ／Ｏ回路２８８ａに導電性結合されている。第１７Ａ図は、先行技術の基本的欠点を示している。ダイ２８９ｍの有用な不動体は、他のチップおよび／または他のパッケージ・レベルへの導電性信号方式を支持するために消費されている。第１７Ａ図で、信号方式のためのこの種の不動体は、コンタクト・パッド２８８ｃ、該パッドへの低抵抗ファンアウト２８８ｂ、およびドライバー／受信器２８８ａを含んでいる。不動体を過度に利用することによるコストに加えて、先行技術は、さらに、ボンド・ワイヤ２８８ｄおよびパッケージ自身２８８ｎを必要とする。パッド２８８ｃがダイ２８９ｍの周辺に限定されている（それによってファンアウト２８８ｂを短くしている）場合には、ｐ＠あっどを収容するための十分な周囲部分を用意するために付加的な不動体が必要となる。すなわち、高密度のＩ／Ｏ端末を必要とするデザインは、さらに、浪費されるチップの不動体部分を増大させることになる。最後に、基板２８９ｎが存在することによって、パッケージ・パーソナル全体の寸法を裸のダイ２８９ｍのそれより何倍も大きくなる。第１７Ａ図は、また、先行技術で通常生じる信頼性および性能上の問題がどこから生じるかを示している。コンタクト接合２８８ｂ−２８８ｃおよびボンド・リード線２８８ｄの直列インダクタンスは、通常、きわめて高く（例、０５−１０ｎＨ）、低域フィルターとして機能し、それにより、高いクロック周波数で信号回線を駆動するためにより多くの電力が必要となる。導電性コンタクトは、主として論理ゲートに関係し、クロック周波数が増大しまたリソグラフィーの寸法が減少してものぞましいレベルにならない。最後に、導電性コンタクト接合は、機械的コンタクトをともない、それによって接続部をダイ２８９ｍと組み合わせまた分解する能力を制限し、その接続部の信頼性を低下させる。次に第１７Ｂ図を参照して、同図は、本発明にもとづいて実装されたフリップ −チップ・レベル１モジュラー・システムの分解図である。基板２８９ｆは、ダイ２８９ｃと組み合わされ、また、好ましくは、成端された伝送回線として実装される信号連系２８９ｂを構成する。電力／接地コンタクト・パッド２８９ｉは、導電性ファズ・ボタン２８９ｃ可逆的に組み合わされ、基板２８９ｆとダイ２８９ｅの間の可逆的導電性連系を構成する。あるいは、基板２８９ｆは、コンタクト・パッド２８９ｉがハンダの突起、ワイヤボンド、ピン、またはボール・グリッド・アレーなどの従来の導電性コンタクト手段と組み合わされるように構成することもできる。ファンアウト２８９ｋは、ダイ２８９ｅ上に実装された各種回路に電力を分配する。好ましくは、パルス信号方式を利用し半コンデンサー板２８９ａの下に実装された一以上のドライバーおよび／または受信器２８８ａが、ギャップを横切って整合する半コンデンサー板２８９ａ−ａａの間の信号を送受信する。このギャップは、好まし高い誘電率を有する材料で充填される。本発明の単一ダイ・システム（第１７Ｂ図）を先行技術の代表的な単一ダイ・システム（第１７Ａ図）と比較すると、本発明が、ファンアウト２８８ｂおよびコンタクト・パッド２８８ｃの専用とされていた不動体の大部分を解放し、この部分を第１７Ｂ示す結ような回路の実装に利用できるようにしたことがわかる。さらに、本発明は、ボンドワイヤ２８８ｃと外部信号リード線２８８ｄを有する要素に関連するコストをなくし、したがって、本発明の導電性電力コンタクト・パッド２８９ｃのためのコストは、先行技術の電力ボンドワイヤ２８９ｇとリード線２８９ｈのコストの合計より少なくなると思われる。基板２８９ｆおよび関連する誘電体の一インチ平方当たりコストは、基板２８９ｎのそれにほぼ匹敵する。しかし、基板２８９ｎは、通常、基板２８９ｆより小さいため、本発明によって基板のコストも低減される。本発明のシステム（第１７Ｂ図）は、通常、先行技術のシステムより高密度であるため、本発明では短い信号回線しか必要とせず、それによって待ち時間および減衰損が減少する。ある種の先行技術のフリップ−チップでは、ハンダの突起等によってボンドワイヤ２８８ｂおよびリード線２８８ｃに必要な不動体が減らされている。しかし、このような先行技術でも、導電性連系に関連するのぞましくない直列インダクタンスが導入される。さらに、寸法の小さい結合半コンデンサー接合によって、多数の接合を安価で密度にしかも高収量で製造することが可能となる。さらに、本発明によって得られる簡単な組み合わせ法によって、鋳造工場でダイをＭＣＭに組み込むことが可能になり、ＭＣＭあるいは盤の製造のためにダイを他の場所に出荷する必要がなくなった。次に第１８Ａ−Ｃ図を参照して、同図、本発明にもとづくＭＣＭ（例、第４− ５図に示す）の組立てのいくつかの工程を示す。多くの方法を用いることができるが、第１８Ａー図は、組立て中に真空据付け法を用い方法を示している。第１８Ａ図を参照して、複数のダイ５０３は、誘電体５０２でコーティングされた高分解能基板５０３と光学的フィードバックおよびダイおよび基板両者の上の基準マークを用いて心合わせされる。これらの基準マークは、ダイの下の基板に開けられた穴を用いるかあるいはシリコンウエハーを通る赤外線影像を用いて追跡することができる。ダイと基板の間の見当の違いの程度を確認するために余分の基準マークを配設しておいてもよい。ダイ５０３の見当合わせは、選ばれた対のダイと基板の半コンデンサーの間の容量を測定しまたそれを最大にすることによって確認し、心合わせの程度を微調整することができる。ピックンプレース式装置を用いた干渉計測法を用いることもできる。すべてのダイの心合わせがすんだら、―真空チャンバー５０５、真空ホース・アタッチメント５０６、およびＯ−リング５０４を用いて−基板５０１の下を真空にし、ダイ５０３を所定の位置にしっかりと据え付ける。次に第１８Ｂ図を参照して、次に、エラストマー熱導体５１１および圧力いた／ヒートシンク５１０を所定の位置に置気、ボルト５１２とナット５１３で固定させてダイ５０３の裏側と接触させ、それによってしっかりとしたアセンブリーを形成する。次に第１８Ｃ図を参照して、しっかりしたアセンブリーを逆立ちさせ、導電性コンタクト５２１を高分解能基板５０１の中に配置する。電力基板５２０はコンタクトの上に配置する。ボルト５２２とナット５２３を用いてこの電力基板を圧力板に押し当てて圧縮させることによってモジュールの組立てが完成する。他の好適な組立て法は、紫外線硬化性接着剤を用いるものである。この方法では、基板は、誘電材料でコーテングされ、紫外線硬化性接着剤が塗布され、次にダイが個々に配置され心合わせされ、さらに紫外線放射が行なわれて接着剤が硬化される。次に第１９図を参照して、同図は、全体の利得を調節するための手段を含む容量性信号通路を示す。利得の調節の必要性は、半コンデンサー板の横方向および／または角度のずれ（組立てまたは熱膨張による）、送信器または受信器に影響する加工処理のばらつき、誘電体内のばらつき、等を含む多くの要因から生じる。モジュール２８６上では、信号回線２８６ｂ上の入力信号に応答して、送信器２８６ａが半コンデンサー２８６ｃ上で信号を生成する。モジュール２８７上では、半コンデンサー２８７で受信した信号に応答して、受信器２８７ａが信号回線２８７ｂ上に出力信号を生成する。第１９図は、入力２８６ｂと出力２８７ｂの間の信号対ノイズ比を最適にするために容量性結合された信号道路の全利得を調節するいくつかの手段を示。すなわち、（１）送信器２８６ａの利得を調節する、（２）トリム板（ａ／ｋ／ａ「小板」）２８６ｄを半コンデンサー２８６ｃと平行連動させるかまたは半コンデンサー２８６ｃから切断する、（３）トリム板２８７ｄ−ｄｄを半コンデンサー２８７と、平行連動させるかまたは半コンデンサー２８７から切断し、また／または受信器２８７ａの利得を調節する、である。送信器構成手段２８６ｅは、送信器２８６ａの利得および／またはトリム板２８６ｄと半コンデンサー２８６ｃの間の接続を制御する。同様に、受信器構成手段２８７ｅは、受信器２８７ａの利得および／または取り向いた２８７ｄ−ｄｄと半コンデンサー２８７ｃの間の接続を制御する。このような構成手段を使用することによって、差動信号通路も容易に生成することができる。容量性信号通路の利得の調節は、静的にもあるいは動的にも行なうことができる。静的調節は、好ましくは、組立て（すなわち、２８６と２８７の組合わせ）の前に行ない、ダイ２８６と２８７の製造の偏差を補償する。その目的は、とくに弱い送信器がとくに弱い受信器と対に組み合わされるのを避けることにある。ダイ２８６の静的調節は、ダイ２８６を特性が明確なテスト・ダイに一時的に取り付けることを含む。テスト・ダイは、ダイ２８６からパルスを受信し、送信器構成手段２８６ｅのプログラムに用いられるフィードバックを提供し、それによって送信器２８６ａの利得を通常の公差内に収まるように構成する。ダイ１８７の静的調節は、同様な手順を含み、一時的に取り付けられたテスト・ダイが特性の明確なパルスをダイ２８７にあたえ、受信器コスト手段２８７ｃの適当なプログラミングを可能にする。動的構成は、モジュール２８６および２８７の製造中または組み立てられたシステムの使用中に生じる利得偏差を補償する。動的構成は、好ましくはシステムの使用中に行ない、送信器構成手段２８６ｅおよび／または受信器構成手段２８７ｅを調節して容量性信号通路を横切る信号対ノイズ比が最適になるようにする。電気通信業界では、このような構成を行なうためのさまざまな方法が知られている。このような動的調節を行なう必要のある周期は、温度の変動、機械的応力、その他の周囲の環境条件に応じて、パワーアップ時に一回のみから毎秒数回まで大きな幅がある。構成手段２８６ｃと２８７ａの間および大きなシステムでは素子の間で情報をリレーすることが好ましい。大きいシステムでは、好ましくは、記憶手段、分析およびデータ削減手段、診断手段、および報告および監査手段、ならびに他のサービスが提供される。大きいシステムでは、好ましくは、構成手段２８６ｅおよび２８７ｅ内の各種設定値が、好ましはセンサー・データを含む両者からのデータに応じて共に最適化される。次に第２０Ａ−Ｂ図を参照して、同図は、本発明にもとづいてアプリケーションに固有のサブモジュール（ＡＳＳＭ）から構成されたアプリケーションに固有のモジュール（ＡＳＭ）の例を示す図である。公知のように、ＣＡＤ技術の進歩によってアプリケーションに固有の集積回路（ＡＳＩＣ）の利用が爆発的に増大し、システムの記憶されている記載内容が、集積回路マスクの特注ＣＡＤシステムによって自動的に実装され、このマスクが次に製造されて標準レベル１パッケージに包装されるようになっている。従来の技術では、パッケージおよび復数ダイの相互接続の高いコストおよび性能上の限界から、アプリケーションに固有の複数ダイ・システムの実装（例、ＭＣＭ）は、単一のダイＡＳＴＣよりはるかにコストが高く付いた。しかし、本発明は、複数ダイ連系のコストおよび性能の限界の多くを除去するもので、それによって、アプリケーションに固有の複数ダイ・システム、ＡＳＳＭ、あるいはＡＳＭの実装化を経済的に有利に行なうことが可能となった。第２０Ｂ図は、ハンダの突出部１８８を通る電力の導電性結合および誘電体１８９を通る容量性信号を行なうＡＳＳＭ１８６ａおよび１８６を含むＡＳＭの例を示す。本発明のアセンブリー／試験方法を用いれば、高信頼性ＡＳＭ１２９の製造をきわめて低コストにまた高い収量で行なうことができる。第２０Ａ図は、組合わせ前のＡＳＳＭ１８６ａおよび１８６を示す。ＡＳＳＭ１８６は、一部分しか示されていない。ＡＳＳＭは、好適に一以上の他のＡＳＳＭ１８６ａと組み合わせることができる。ＡＳＳＭ１８６およびＡＳＳＭ１８６ａは、いずれか一方または両方を、ＡＳＩＣににた方法を利用して特注で製造することもできるし、また／または特注の（フィールド）プログラマブルな論理部品に用いられる方法を用いて個人化することができる。構造的には、ＡＳＳＭ１８６ａおよび１８６は、各々が好ましはそれぞれ複数の電子装置１８４ａおよび１８４ｂを含む。導電性コンタクト・パッド１８１ａおよび１８１ｂは、ハンダ・ボール１８８等を収容する構成とされ、ＡＳＳＭ１８６からＡＳＳＭ１８６ａに動力を供給する手段を提供する。素子１８４ａと１８４ｂの間の容量性信号方式は、配線１８５ｂ、ドライバー／受信器１８３、結合半コンデンサー１８２ｂおよび１８２ａ、ドライバー／受信器１８３ａ、および配線１８５ａによってあたえられる。ＡＳＳＭ１８６は、付加的なＡＳＳＭを収容するために、オプションとして、付加的な配線１８５ｃ、ドライバー／受信器１８３ｃ、および半コンデンサー１８２ｃを含むものとすることができる。本発明にもとづくＡＳＭ設計のパラダイムを使用すれば、アプリケーションに固有の実装技術の範囲を、単一のダイ上で実装するには大きすぎて許容できる収量が得られないシステムにも広げることが可能となる。次に第２１図を参照して、同図は、本発明の容量性インターフェースを利用したケーブル・インターフェースを示す。ケーブル４１０は、適当に選ばれた誘電性内側媒体４１９内に配置された複数の伝送回線４１３を収容する外披４１８を有する。伝送回線４１３は、各々が、好ましは、インターフェース４１２で半コンデンサー４１４に接続されて他の容量性成端されたケーブルまたはソケットと組み合わされるように構成された標準インターフェースを形成する。インターフェース４１４は、好ましくは、他のケーブルまたはコネクター・ソケットに取り付ける４１０ための手段４１５を含み、該手段は、ケーブル４１０を他の素子のインターフェースに配置して保持するための機械的案内、光学的配置、見当マーク、または他の手段をともなう。インターフェース４１４は、心合わせの安定性を高めるために平坦またはパターン化されたものとすることができる。ケーブル４１０は、さらに、インターフェース４１４で導電性連系を行なう構成とされた一以上の回線を含むものとすることができる。本発明にもとづく半コンデンサー・ケーブル・インターフェースを使用することによって、従来のケーブル接続に比較して多くの利点が得られる。結合半コンデンサーによって、インターフェースでは、従来の導電性インターフェースよりインピーダンスがかなりすぐれた整合を行なうことができる。さらに、本発明によって、インターフェースで、かなり高密度の連系が可能となる。また、容量性ケーブル・インターフェースは、従来の導電性ケープル接続より製造が簡単で信頼性が高い（汚染腐食に対する抵抗力の面から）。次に第２２図を参照して、同図は、モジュラー電子システムの一部を例示したもので、基板が、チップ間およびチップ内両方の容量性信号通路を提供する例である。チップ間容量性信号通路４０２は、チップ４０１ａおよび４０１ｂを相互接続する。チップ内容量性信号通路４０３ｂは、伝送回線および基板４０４上の二つのコンデンサーを介してチップ４００ａ上の二点を相互接続する。チップ内容量性信号通路４０３ａも、同様に、チップ４００ｂ上の二点を相互接続する。信号通路は、単にチップ間またはチップ内である必要はないことに留意が必要である。例えば、基板４０４上の伝送回線のパターンは、異質信号通路を実装した分岐を含み、チップ間およびチップ内相互接続両方を行なうものであってもよい。チップ４００ａおよび４００ｂは、基板４０４からそれぞれ導電性電力接続部４０１ａおよび４０１ｂによって電力が供給されるものとして例示されている。あるいは、４０１ｂのような電力供給手段は、チップ４００ｂ、基板４０４、またはシステムの他の場所に配設されたバッテリーに接続できるようにして、外部電力接続部の必要性をなくすこともできる。電子装置に電力を供給するための手段は、多くのものが当業者には知られており、本発明のねらい添って好適に使用することができる。次に第２３Ａ図を参照して、同図は、本発明にもとづいて構成されたテスト・モジュール用装置の例を示す。テストされるモジュール２９６は、テスト・モジュール２９７に容量性結合を行ない、該テスト・モジュールは、テスト・ベクトルを駆動してテスト信号を受信する（また、オプションとしてテスト信号の評価も行なう）。テストされるモジュールまたはテスト・モジュールには、テスト・パターンおよび／またはテスト結果を記憶するための複数のラッチを配設することができる。重要なことは、テストされるモジュール２９６の視点から、テスト・モジュール２９７への電気的インターフェースが、実際のシステムに導入されたときにテストされるモジュール２９６が見るインターフェースと基本的に同じにつくられていることである。したがって、テストされるモジュール２９６は、テスト用取付け具の高次の寄生成分を収容できるように、そのドライバーをデザインし直す必要なしに高速でテストできることが必要である。装置は、モジュール２９内でテストされている回路が、基本的に寄生成分なしに全速力で操作される。待ち時間を除けば、テスト信号は、第二の「実際の」モジュールに結合されたときに見られるものとほぼ同じにすることができ、また、待ち時間は、任意に小さくすることができる。テスト信号の容量性検出は、先行技術によって知られている。例えば、米国特許第５２７４３３６号「容量性結合されたテスト・プローブ」を参照されたい。この特許は、参考のため本出願文書に添付してある。従来のテスト法は、ダイ上の各コンタクト点とテスト用取付け具上の対応するプローブの間の実際の接触を含むものであった。それに対して、本発明は、好ましくは、テストされるモジュール２９６またはテスト・モジュール２９７の上の同調した回路が用いられ、テストされるモジュール２９６とテスト・モジュール２９７の上の一定の半コンデンサーの間での容量性の極端化のサーボ制御（したがって心合わせ）が行なわれる形で、容量性心合わせを利用するものである。このような容量性心合わせによって、費用のかかる光学的心合わせ機器の必要性が軽減される。米国特許第４９８２３３３号「部品の容量案内式組立て」は、先行技術の容量性心合わせを記載している。この特許は、参考のために本出願文書に添付してある。しかし、このような方法は、特別の心合わせ用回路のためにダイの面積を浪費する必要性を軽減する本発明と組み合わせてもちればはるかに好適である。もちろん、心合わせの処理を容易にするために他の回路を利用することもできるが、同調回路は、その目的に有利であり、また、容量性手段は、すでに利用可能であるので好ましい。テスト中、テストされるモジュール２９６は、テスト・モジュール２９７に対し相対的に配置され、信号が複数のそれぞれに結合された半コンデンサー２９６ａおよび２９７ａの間を通過できるように組み合わされる。それぞれの導電性接続部２９６ｂおよび２９７ｂによって、テスト・モジュール２９７は、テスト中およびできれば微調整中、テストされるモジュール２９６に電力を供給する。テスト・アセンブリー２９６―２９７は、耐久性があり、モジュール２９６および２９７を組立て分解する工程によって、信号接合部２９６ａ−２９７ａを横切る正または負の力またはエネルギーの変化を用いる必要なく組み立てることが好ましい。また、犠牲的テスト・リグあるいは導体―導体信号接合部の分離あるいは接合を必要としないことがのぞましい。再び第２３Ａを参照して、テストされるモジュール２９６およびテスト・モジュール２９７のいずれかまたは両方は、ダイス状にされないウエハーを有することが好ましい。テスト・モジュール２９７は、各々が特定の一以上の半コンデンサー２９７ａに関連し、該特定の半コンデンサーでテスト信号を生成しまた／または評価するように構成された複数のテスト回路を含むことが好適である。このようなテスト回路がテスト・モジュール２９７の能動的表面（好ましくは半コンデンサー２９７ａの近くまたは下）に実装されると、テスト用の帯域幅を大きく増大させることができる。欠陥のあるテスト回路の存在を補償するためには、二以上の異なるテスト・モジュール２９７を用いてあたえられた一つのテストされるモジュール２９６を順次テストし、それによって、テストされるモジュール上の各回路（またはダイ）が、少なくとも一つのテスト・モジュール上で、確実に、少なくとも一つの作動するテスト回路によってテストされるようにする。ウエハー目盛テスト・モジュール２９７は、多くの構成要素が複数チップ・モジュールに組み立てられるときにマイクロメーター・カリパスとして使用され、それによって有効な長距離基準マークを提供することが好適である。テスト対象モジュール２９６を受動化する必要はない。もちろん、製造コストを下げ、テストを簡素化するためには、高誘電率材料を半コンデンサ２９６ａ上ではなく、複数の半コンデンサ２９７ａ上に配置してもよいことが利益である。設計よりも低い誘電率または大きな分離の使用が弱いドライバまたはレシーバの確認を助けることができるのが利益である。同様に、設計よりも低い誘電率または小さな分離が超強力通信回路をシミュレーションできることも利益である。パラメータテスト中のテスト対象モジュール２９６とテストモジュール２９７間の分離および／またはアラインメントを様々な環境極値のシミュレーションに使用することもできる。その結果として、クロック速度、温度、電圧等の極端な差異の置換を行うことによって、フルパラメータテストを簡単に行うことができる。先行技術では、テスト対象モジュール２９６に給電を行う手段が数多く知られている。好ましくは、テスト対象モジュール２９６には、可逆ファズボタン、コンプライアンス性導電性材料またはAMPATAR（tm）に似たスプリング式接点から形成された個々の接点２９６ｂと２９７ｂとの間の導電性接続によって給電を行う。第２３Ａ、２５および２６図に関して検討したテストプロトコルは、非ダイシング半導体ウェーハのテストの場合の実例ではあるが、上記の比較的高レベルのモジュールがこの発明と関連した容量性インタフェースを採用する限りは、これらのテストプロトコルは実装階層のあらゆるレベルに対して適用可能である。この発明によって構成されたモジュールのテストには、従来の導電性相互接続モジュールのテストに比べて大きな利益がある。１つの利益はテスト固定具（例えばテストモジュール２９７）のコストの大幅削減である。従来のテストのコストは固定具とテスト対象モジュールとの間の導電性接続の数に大きく左右される。従来のシステムは、刺激されている各ノード毎および観察されているノード毎に導電性信号接続を必要とし、さらに、電源およびアースにも接続を必要とする。この発明の場合は、電源およびアース用のもの（例えば２９６ｂおよび２９７ｂ）を除いたこれら全ての導電性接続が不要になる。裏側２９６ｃのネットワークを通じて電力およびアースをテスト対象モジュール２９６に適用し、それによって、テスト対象モジュール２９６とテストモジュール２９７との間の導電性接続を完全に不要にできることも利益である。いずれの場合にも、不導性結合テストモジュール２９７のコストの方が一般的には匹敵する導電性結合固定具のコストよりも大幅に低くなる。固定具とテスト対象モジュールとの間に非常に高密度の相互接続を必要とする場合は、この発明の不導性相互接続２９６ａ−２９７ａの使用によって、テスト対象モジュール２９６とテストモジュール２９７との間の信号接続の数を大幅に増やすことが可能になる。従って、この発明はテスト対象モジュール２９６の可制御性および可観察性を大幅に向上させる。テスト対象モジュール２９６とテストモジュール２９７との間の相互接続密度を非常に高めるこの能力は非常に小さなモジュール（例えばシリコンダイ）のテストの際に特に真価を発揮し、試験方式の能力向上およびコスト低下の結果として上記のモジュール上に従来よりも大型および／または高密度の回路を経済的に製造できるようになる。既知良品ダイの確認がMCMの高歩留まり組立の経済性にとっては決定的に重要である。（ハッゲ他「ノウン・グッドICによるマルチチップモジュールの高歩留まり組立と効果的テスト戦略」、IEEE会報、1992年12月、および「既知良品ダイ」、国際マルチチップモジュール会議1993年度会報、国際ハイブリッドマイクロエレクトロニクス協会、バージニア州レストン 1993年を参照）。MCMへの組立の前に欠陥ダイを確認する能力が現在のテスト技法には欠けていることによって、現在のMCMのコストの約50パーセントが生じている（タイ他、「MCM技術の探求と進展」、IEE Eマルチチップモジュール会議MCMC-93、カリフォルニア州サンタクルスを参照）。この発明は、これらのコストを劇的に削減する新規性のあるテスト方法を提供する。これらの方法は、（典型的にはサクリフィカルテストリグ内へのダイの実装および不完全突き合わせまたは不完全特性化渦流の許容を必然的に伴う）既知良品ダイの確認の問題を、半導体製造関係者が対処の仕方を熟知している既知良品チップの問題に変えてしまう。さらに、モジュールを開き、疑いのあるチップの上に重なっている高分解能信号基板またはその他のチップのいくつかを取り外すだけで、モジュールへの組立後にも実装されたチップをテストできる。元の位置のチップまたは取り外し後のチップのいずれかに、専用テストリグを直接適用できる。さらに第２３Ａ図に関しては、テストモジュール２９７が、テスト対象モジュール２９６からのテストデータを半コンデンサ２９７ａを通じて適用し、および／または受け取り、評価するために動作可能なテスト回路（図示してない）を組み込んでいることが利益である。上記の組み込みテスト回路は実質的に「内蔵自己テスト」（“BIST”）能力を提供するが、従来のアプローチが有していた不利益はなくなっている。従来の内蔵自己テストの場合は、テスト回路を作るために、テスト対象モジュール上の相当のリアルエステートを使用しなければならず、それがコストを上昇させ、テスト対象モジュールの性能および歩留まりを低下させる。この発明の場合は、（テスト対象モジュールではなく）テストモジュール上にテスト回路を作ることが可能なので、従来の内蔵自己テストが有していたこれらの問題が解消するとともに、テスト機器および手順の低コスト性、高い可観察性／可制御性、広いテスト帯域幅等の利益は維持される。従って、この発明によるテストモジュール２９７へのテスト回路の組み込みは、モジュラー式電子システムのテスト、検査および修理に関する様々な新規性のあるアプローチを可能にするのである。自己テスト回路は内蔵させることはできるが、内蔵させる必要はない。このテスト方法が、電子ビームによる検査である境界走査法の使用またはテスト用プラズマの使用に不利益を与えたり、その使用を不可能にしたりすることはないが、比較によってその必要性が小さくなる。先行技術の場合は、内蔵自己テスト回路への変更のためには、コストが非常にかかるテスト対象モジュールのマスク交換が必要になる。上記のマスク交換はコストのかかる新たな故障モードおよび軽視できない副作用を持ち込むことが多く、その結果、さらなる技術変更が必要になり、市場までの時間が伸びることもある。この発明の場合は、通常は製造中の部品（つまりテスト対象モジュール２９６）に全く変更を加えなくても、内蔵テストハードウエア（つまりテストモジュール２９７上のテスト回路）に変更を加えることができ、それによって、生産部品のテスト作業中の変更に伴うコストおよびリスクが大幅に低下する。さらに、軍事用、高速民生用または低コスト民生用のような異なる仕様に対してテスト対象モジュール２９６を適合させるために、異なるテストモジュール２９７を採用できることも利益である。この方法および装置はあらゆるモジュール２９７をテストまたは検査することができ、従って製造可能なあらゆるモジュールをテストできることになる。先行技術、特にクロック速度が比較的速い場合は、完全にシステムに組み立てるまではテストすることができないダイまたはサブモジュールを作ることが可能であるが、組み合わせの点で非常に高価なものになることがある。（DEC社の36ビットジュピター機はテスト不能であることが判明し、従ってその理由で製造不能になり、DEC社の36ビット機シリーズは中止された。この発明によれば、テスト対象モジュールの実装の前にテストが行われるのが利益であり、先行技術の場合はそれが不可能なことが多い。さて次に、本発明による故障許容ウェーハスケールモジュラー電子システムのインプリメンテーションのための組み合わせ非ダイシングウェーハの使用を図示した第２３Ｂ図について説明する。重要な実例としては、ブレッドボード（オプションとして経路ネットワークを含む）用、ウェーハスケール集積自体用、およびウェーハスケール以下のマルチダイシステム内での用途がある。ブレッドボードは、カスタマイジングが容易な経路ネットワークの提供のような、この分野の関係者には周知の目的に役立つ。この発明を利用すれば、ウェーハスケールモジュールに容量性結合された相互結線基板３９７上の相互接続をカスタマイジングすることによって、ウェーハスケールモジュール３９６のオフ・ダイ接続性を定義することもできる。上記のパーソナル化相互接続は、実験室内で取り扱うだけではなく、「出荷」に耐えるだけの耐久性を持たせることができる。容量性結合を使用するブレッドボード状相互接続基板３９７によって、ワイヤ巻き結合の用途および利点の大部分を活用することができ、しかも、ワイヤ巻きの使用によるサイズ、出力、信頼性、耐久性、部品数またはその他の点でハンディキャップを負うこともない。プログラマブル論理装置（PLD）の使用によって、相互接続基板３９７上の相互接続が電気的に構成可能にしてあるのが利益である。相互接続基板３９７上の相互接続のマトリックスを、リード線の数に比例した時間で配線するのではなく、平板印刷または一体化組立できるために、上記のように、この発明を利用すれば、ウェーハスケールシステムのパーソナル化は簡単である。従来のブレッドボードとは違って、上記の相互接続基板は機械的に安定しており、商業生産に適したコンパクトさを有している。それに加えて、３９７上に示された相互接続ネットワークを交換、再構成または別の形で変更することによって、サブモジュールを簡単にスワップインまたはスワップアウトすることもできる。メンテナンス戦略に応じて、ウェーハスケール３９６上の不要な良品ダイには給電することもしないこともできる。適応コンフィギュレーションまたは目標化コンパイラ出力によって、特に優れた機能ユニット、いわゆる「ホットスペア」を活用できるのも利益である。例えば、ウェーハスケールモジュール２９６上で優れていることが明らかになった回路のカスタムコンフィギュレーションに最適化された目的コードを生成するために、長大命令ワード（VLIW）コンパイラ技法を使用することができる。再び第２３Ｂ図に戻ると、上記のウェーハスケールモジュラーシステムのパーソナル化は、モジュール３９７上の半コンデンサ３９７ａをプログラマブルに相互接続するための経路ネットワークからなる相互接続基板３９７の使用によっても実現することができる。経路ネットワークは組み合わせカップル２９７ａ〜３９７ａを再定義するための一般的手段を提供する。テストの際に、欠陥テスト回路に関連した半コンデンサ２９７ａからの信号を第２テスト相の間に他の機能テスト回路に再経路指定することによって、モジュール２９７のコンフィギュレーションの再構成のためにも経路ネットワークを使用できるが利益である。第２テスト相は第１テスト相中に不明になったテスト対象モジュール２９６上の回路をテストする。相互接続基板３９７上の相互接続は、ハードウエアコンフィギュレーションまたは組み込み経路ネットワークのソフトウエアプログラミングのいずれかによってパーソナル化することができる。ハードウエア側では、粗分解能基板のカスタマイジングには、様々な技法を使用するリード線間相互の接続の開閉を必然的に伴う。接続を切るのが最も簡単である。高分解能基板のカスタマイジングは、リード線の金属化、レーザによるヒューズの開閉またはボーティングを含む多数の方法によって行うことができる。カスタム多層高分解能相互接続基板を迅速に形成するために、様々なゼログラフィーまたは通常のフォトレジスト方式を採用することもできる。ソフトウエア側では、製造後まで故障の正確なパターンが不明である場合にダイ間の通信を調停するための経路ネットワークまたはバスの使用方法を分析した大量の文献がある。通信に大きなコストがかかる場合に望ましいのであるが、ウェーハ上の個々のダイを大きくしなければならない場合は、その歩留まりは大きく低下し、良品ダイの相互接続が全く一般的な問題になる可能性がある。さらに悪い場合は、先行技術によるウェーハ集積の努力の多くの失敗が実証しているように、導電性接続による故障の除去に充当されるリアルエステートが、ウェーハスケール製造によって得られた密度の利得を簡単に無くしてしまう可能性がある。バスまたは経路ネットワークは、詳細故障マップとは無関係に、有界故障密度について完全に一般的なものにすることができる。バスまたは経路ネットワークは劇的に再構成することもでき、スペアダイによるコールドリスタートが可能になる。故障許容経路ネットワークまたはバスを、２９６のようなウェーハの全リアルエステートの重要で主要でさえある部分とすることもできる。モジュールレベルではないにしても、システムレベルでは、故障許容相互接続機構がコンポーネント数の多いシステム中では重要になる。上記の方式のインプリメンテーションの詳細は公刊されている文献から知ることができる。局所故障許容クラスタを開発し、比較的長距離の相互接続をできれば故障不許容にしておくことによって、大域相互接続方式を避けることができる。例えば、悪いユニットを隠蔽する完全な局所回路によって、９つの加算機構を、８つを必要とするクラスタに組み立てることもできる。その場合は、相互接続配線の外部カスタマイジングは不要である。次に、現在の技術（第２４図）によるMCMの製造とこの発明による（第２５図）によるウェーハスケールモジュールの製造とを比較した第２４および２５図について説明する。第２４図に関しては、先行技術組立方式は典型的には初期連続段階４２０ａ、４２０ｂ、４２０ｃおよび４２０ｄを必然的に伴い、それらの段階からの出力は個々には分離されている既知良品ダイの集合体である。段階４２０ｂと４２０ｃの順序を交換する方法もいくつかある。MCMへの組立は典型的には２つの方式のいずれかによって行われる。チップ・第１方式（段階４２０ｅ〜ｆ）では、良品ダイをプレーナー化ウェハー状モジュールに組み立て、それに続いて、写真製版法を使用してインターチップ配線を行う。あるいはまた、より一般的なチップ・最終MCM組立方式（段階４２０ｇ〜ｈ）では、フリップ・チップ、ワイヤ接合またはTABによって既知良品ダイを上に接合するMCM基板に配線を行う。いずれの方式の場合も、既知良品ダイには、ダイを良品であると確認した初期段階４２０ｂテストの後に、相当の高温および／または機械応力を受ける加工が行われる。従って、多ダイシステムの動作を保証するためには、組み立てられたシステム（段階４２０ｉ）の完全な機能テストが望ましい。次に、初期のステップ４２１ａ〜４２１ｂでは従来の製造方法と同じ手順であるこの発明によるウェーハスケールシステムの組立を示した第２５図について説明する。（しかしながら、段階４２１ｂにおけるテストが上記の第２３図に関して検討した方法を利用することが利益である）。しかしながら、ウェーハスケールモジュールが個々のダイに分離されることはない。むしろ、段階４２１ｅにおいては、既知良品ダイを相互接続し、給電を行う相互接続、半コンデンサおよび／または電源接続のパターンを実現し、希望のシステムを形成するために、段階４２１ｂの結果に応じて、相互接続基板３９７をパーソナル化する。段階４２１ｆにおいては、ウェーハスケールモジラーシステムを実現するために、アンソードウェーハスケールモジュール３９６をパーソナル化相互接続基板３９７と組み合わせる。ステップ４２１ｉはオプションで最終システムテストを行う。第２５図に示したウェーハスケール組立法の場合は、既知良品ダイが高温またはその他の物理的応力を受ける加工段階の対象とならないことが利益となる。従って、段階４２１ｂで良品であると確認されたダイが最終段階４２１ｉテストで故障する確率は第２４図の従来の方法に比べて劇的に低下する。さらに、たとえ上記の故障が起こったとしても、この発明による再加工の方がずっと簡単である。というのは、変更が相互接続基板３９７だけに限定され、アンソードウェーハスケールモジュール３９６を変更する必要がなく、いずれかを損傷させずにアンソードウェーハスケールモジュール３９６との組み合わせを簡単に変更できるからである。相互接続基板の粗分解能電源基板部分からの既知粗悪品ダイに応じて、電源および／またはアース接点、好ましくは金属突起３９７ｋのようなファズボタンを選択的に削除することによって、相互接続基板のパーソナル化を行うことが利益である。従って、粗悪品ダイには給電が行われず、粗悪品ダイ内のショートまたはその他の欠陥はシステムから絶縁される。アンソードウェーハの欠陥が点欠陥であれ領域欠陥であれ、電源および／またはアースへの接続を削除することによって欠陥を除去するこの方式は、欠陥のソーイングアウトと同じように効果的に粗悪品ダイを絶縁する。既知良品ダイに対してだけ電源接続を行うこともできる。再び第２３Ｂ図に戻ると、相互接続基板３９７は、かって教えられてものを含めた多数の方法によって製造することができる。アンソードウェーハ３９６と同じサイズでもよいし、サイズがもっと小さな規則または不規則タイル張り部分から構成されたものでもよい。１つまたは複数のウェーハあるいはダイ自体から構成されたものでもよい。リード線は導電性結合システムの場合と同じコストでファズボタンを通じて外側に出し、伝統的な方式でその他のコンポーネントにブレッドボードまたは接続することができる。ウェーハ３９６のダイシングを行わないことによって、製造段階の節約になり、リアルエステートの消費量が減少する。ダイを分離するためには電気的に空のガッタがまだ必要であるが、現在の技術では隣接ダイはわずか10ミクロン分離するだけでよく、これは現在のステッピングカメラ技術を考えれば現実的であり、ダイ上の隣接半コンデンサの分離に匹敵する。これは、２mm²ダイ用リアルエステートの１パーセント未満に相当する。（注意：これよりもはるかに小さな分離（例えばｈ＝１ミクロン）によって容量性結合を設計した場合は、ガッタの幅もライン幅のいくつかの標準偏差よりも大きいはずであるので、ライン幅は最適な状態であると考えなければならないであろう）。比較してみると、ダイをソーイングしなければならない場合に必要なガッタは典型的には幅が３００〜９００ミクロンであり、典型的には長方形格子内にウェーハを横断する共通縁突き合わせコードを有するように制限されている。上記の実施態様の場合は、共直線性が要求されることはなく、その結果、非長方形レイアウトから長方形ダイを形成するためにパッドアウトされたリアルエステートが利用可能になり、先行技術ではガッタ内に平板印刷するのが典型的であった製造工程制御セルのプレースメントが簡単になる。ウェーハ３９６のダイシングを行わないことによって、ハンドリング、ソーイングまたは穿孔による応力誘発故障の発生も避けられ、これが歩留まりを高める。さらに、ウェーハスケールモジュールを形成するために使用されるアクティブダイの全てが単一のウェーハから派生しているという利益があるために、デバイスパラメータのウェーハ間での相違は無関係になる。次に、この発明によるウェーハスケールまたは類似のモジュラーシステムの組立、テストおよび再加工の一般的な流れを示した第２６図について説明する。モジュール４３１が既存の先行製造ストック（例えばコンフィギュレーシヨン可能アレイ等）から当初に提供されるか、製造手段４３０によって製造される。その実性能の記述４３４を行うために、テスト手段４３３によってモジュール４３１の特性記述を行う。性能記述４３４に応じて、レイアウト生成手段が周知のCAD 技法を使用して、相互接続基板の形状寸法記述４３６を生成する。形状寸法記述４３６に応じて、基板生成手段４３７が相互接続基板４４２をパーソナル化する。次に、組立手段４３２が基板４４２およびウェーハ４３１を（潜在的に動作可能な）モジュール４４３に組み立てる。システムテスト手段４４０がモジュール４４３の挙動を希望のシステム挙動の記述と比較する。もしモジュール４４３がテストに合格した場合は、システムテスト手段４４０はそのモジュールを既知良品モジュール４４１と認定する。一方、もしモジュール４４３の性能に問題があることを確認した場合は、システムテスト手段４４０は基板生成手段４３７に対する再加工指令を出し、その場合は、新または再加工相互接続基板が作られ、テストを受ける。様々な新規性のあるウェーハスケールシステムのテストおよび組立方法がこれまでに検討されてきた。この発明は、上記のモジュラーシステムの修理、最適化および／または再加工についても利益をもたらしてくれる。配線が組み合わせモジュール上に配置されることが利益であるために、先行技術による導電性結合システムの場合のテスト交換サイクルにおいて必要であるよりもはるかに少ない分解度で粗悪品であることが確認されたダイまたはサブモジュールを識別およびスワップアウトし、再組立することができる。この発明による非破壊組立および分解によって、テスト用に全システムを組み立て、サブモジュールに事実上損傷を与えずに修理用に分解できることが利益である。特に隣接にダイに対する衝撃が無く、アラインメント登録のミスが許容され、金属疲労が無く、テストが簡単であるために、修理が簡単にできるのである。性能欠陥を修正できるように、再加工はモジューラーシステムの分解、およびモジュールの修理または交換を含んでいる。重要であるのは、再加工を動作不能モジュールの修理または交換だけではなく、すでに動作可能なシステムの性能を向上させるために低速またはその他の部分最適モジュールの修理または交換にも利用できることである。この発明によれば、容量性信号接続点の形成または切り離しの際に、あらゆる結合半コンデンサ対を横断する力、せん断力、トルク、エネルギー変化が実質的にゼロであることが利益である。上記の組立および分解には、信号接続点における温度上昇または低下がなく、信号接続点における温度の適用または除去がなく、信号接続点における導体間リード線の切断または結合がなく、信号接続点における溶融、凝固またはその他の相変化がなく、および／または信号接続点における液体、固体、ペースト、気体、プラズマ、溶剤、懸濁液またはそれらの組み合わせがないという利益がある。当業者は、様々な先行技術の分解方法のこれらの要件の全てを不要にしたことによって得られたコスト利益および複雑性利益を了承するであろう。次に、典型的な半導体製造工程における良品ダイスの歩留まりをダイサイズの関数として示した第２７図について説明する。１平方センチあたり平均１個の故障の場合は、点局在欠陥のポアソン分布は、０．１０cm²のダイの場合は約９０％、１．０cm²のダイの場合は約３７％、３cm²のダイの場合は約５％の無欠陥歩留まりを予測しており、これは、一定の成熟したVLSI方式の場合については現実的な数字である。これらの条件の下では、６０cm²ウェーハから、平均で、３cm² サイズの良品ダイが約１個、１cm²サイズが約２１個、１０mm²サイズが約５４０個製造されることになる。１０cm²の良品ダイは平均でウェーハ２２平方フィートあたり１個しか得られず、従って、実用的な設計目標にはならない。上記の歩留まり制約条件があるとすれば、平均故障密度（この実例では１．０ cm²）よりもはるかに大きなシステムを、それ自体も大幅に歩留まりを向上させることができるサブユニット（例えばダイ）に分割してもよいことが利益となる。高度に抽象化すれば、サイズの選択は基本的にはシステムコストとシステム性能のトレードオフであると考えることができる。これらのシステム区分問題を分析する技法は従来の導電性相互接続システムについては周知であるが、この発明の容量性相互接続システムについての上記のトレードオフの分析には異なる歩留まりおよび異なるモデルが必要である。容量性相互接続システムについての典型的な歩留まりモデルを以下に示す。次に、典型的な容量性相互接続システムについてのダイサイズの関数としてのシステムコストのいくつかのグラフを示した第２８図について説明する。第２８図は、この発明を用いて大型ダイをより小さなダイに分割し、それらを結合することの価値を示している。信号ラインを接続するための基板のコストはダイ自体のコストよりもはるかに大幅に小さいと仮定され、従って、第１近似値まで無視することができる。一定量（例えば有効回路用には１０cm²）のシリコンリアルエステートを必要とするシステムは、１０cm²のもの１個、１．０cm²のもの１０個または０．１cm²のもの１００個、その他というように、様々な形に設計することが考えられる。１０cm²の有効回路に加えて、追加リアルエステートをどんな場合にも電源およびアース用に用意しなければならないし、さらに、各分割ダイ上には、ドライバ、レベル・パルスコンバータ、パルス・レベルコンバータおよび／またはレシーバを含めた、単一ダイ内では不要であったダイ間通信のための「オーバーヘッド」回路用にも、追加リアルエステートを用意しなければならない。第２８図では、各ダイ上の通信リアルエステートは、図解のために、下記のように数種類のスケールで評価してある。図形２９９ａでは定数として（つまり、総個数とは無関係）、図形２９９ｅでは個数の一定倍数として（つまり、１個おきに通信を行うための回路のユニット）、図形２９９ｂ、２９９ｃおよび２９９ｄではそれぞれ１／４、１／２および３／４を中間累乗した個数の一定倍数として評価を行ってある。リアルシステムのトレードオフはこれらの標準曲線の１つにほぼ類似することになる。さらに、典型的にはダイ２５mm²あたり０．５m m²を占有するＤＣ給電用接触パッドは、たとえダイがそのサイズの倍数ではなく、リアルエステートのステップ関数を採用したとしても、備える必要はなく、このことは曲線のセグメンテーションとして観察可能である。実例は、有効回路用の１０．０cm²および電源パッド用の０．２cm²を有するシステムを実際に図示してある。例えば、通信回路が０．５mm²とシステムの１０．０cm²が実装されているダイの数の平方根との積であると仮定される図形２９９ｃを考えてみよう。・有効回路が各５mm²の２００個のダイから構成されたシステム内では、各ダイは１対の電源・アース（０．５mm²）および７．１mm²（＝０．５×２００^1/2 ）の通信回路を必要とし、従って実際は１２．６mm²のダイになる。１２．６mm² のダイの歩留まりは９５パーセントであり、従って、全システムの「コスト」は約（２００×１２．６／０．９５）＝２６．５cm²のウェーハ、つまり、上記の１０．２cm²のシステムの２．６倍になる。非常に小さなダイはその電源パッドの「表面積対体積」サイズおよびダイ間通信用回路によって支配され、従って、たとえ歩留まりが高くても不十分である。・有効回路が各２０mm²の５０個のダイから構成されたシステム内では、各ダイはやはり１対の電源・アースおよび３．６mm²（＝０．５×５０^1/2）の通信回路を必要とし、従って実際は２４．１mm²のダイになる。２４．１mm²のダイの歩留まりは８２パーセントであり、従って、全システムの「コスト」は約１４．７ cm²のウェーハ、つまり、上記の１０．２cm²システムの１．４倍になる。電源パッド、信号回路および有効回路のシミュレーション用に選択した特定のモデルの場合は、約２０mm²のダイが最もコスト有効性の高いビルディングブロックを提供する。・有効回路が各１．０mm²の１０個のダイから構成されたシステム内では、各ダイは４対の電源・アース（２．０mm²）および１．６mm²（＝０．５×１０^1/2 ）の通信回路を必要とし、従って実際は１０３．６mm²のダイになる。１０３．６mm²のダイの歩留まりは３７パーセントであり、従って、全システムの「コスト」は約２８．０cm²のウェーハ、つまり、上記の１０．２cm²のシステムの約１１／４倍になる。大きなダイの場合は、設計効率の点での利益よりも製造歩留まりの点での損失の方が大きく、非常に大きなダイの場合は、有効回路とオーバーヘッド回路の割合の点で魅力が大きいとはいえ、歩留まりはゼロに近い。次に、この発明による設計の流れを示した第２９図について説明する。システム記述４５１がCAD手段４５０に提供され、モジュラーシステム用の最適化設計を行うために、CAD手段４５０が入手可能または製造可能サブモジュール用の性能、歩留まり、信頼性およびコストモデルを利用するのが利益であり、この最適化設計は、ストックまたは製造手段４５２には部品リスト４６１として、実装および組立手段４５６には寸法形状の定義４５４として、テスト手段４５９にはシステムの予想挙動の定義４５３として提供される。部品４５５はストックまたは製造手段４５２から実装および組立手段４５６に提供される。モジュール４５８が組み立てられ、テスト手段４５９に提供され、テスト手段４５９はそのモジュールを既知良品モジュール４６０として認定するか、あるいは再加工または連続サイクル４５７を開始するかどうかを決定する。 CAD手段４５０がモジュラーシステムのモジュールへの分割を最適化することが利益である。この発明によって標準パッドファンアトおよびワイヤボンディングへの依存の必要性が無くなるために、システム分割のサイズ（例えばダイサイズ）を相当程度柔軟に選択することが可能になる。従って、上記の第２８図に例示したような歩留まりモデリングがCAD手段４５０に組み込まれていることが利益であり、この発明に基づく半カスタムシステム用の設計工程の不可分の一部となっている。この発明によって、（異なる製造技術によってそれぞれが潜在的に実現される）複数のモジュールからなる不均質システムの低コスト集積が簡単になったことから、容量性相互接続システムの実現を最適化する際にCAD手段４５０が使用できる歩留まりモデルのライブラリを提供するために、上記の歩留まりモデルが全ての利用可能製造工程からの曲線近似データから導き出されることが利益である。上記の歩留まりモデルに加えて、CAD手段４５０が容量性相互接続システムのモジュールを実現するために利用可能な様々な技術の電気的性能特性およびその他の物理的性能のモデルを利用することも利益である。様々な技術資源のコスト、歩留まり、性能および物理特性のモデルを備えているので、CAD手段４５０は半カスタム容量性相互接続システムの分割および実現を最適化するための周知のアルゴリズムを利用する。上記の最適化には好ましくは（１）システムの構成に使用されるモジュールのタイプおよびサイズの選択、（２）実現のための特定のモジュールへのシステムの論理サブコンポーネントの割り当て、および／または（３）システムを実現するためのモジュールの容量性相互接続用のパターン化基板または類似の手段の設計が含まれる。次に、この発明によるオフダイ容量性信号経路のブロックダイヤグラムを示した第３０図について説明する。第３０図に示した信号経路内では、デジタルデータ３０２は（１）トランスミッタ３００に入力され、（２）伝送ラインまたはワイヤ３２ａを通じてダイ半コンデンサ１５ａに結合され、（３）伝送ラインまたはワイヤ３４を通じて基板半コンデンサ１４ａから基板半コンデンサ１４ｂに結合され、（４）伝送ラインまたはワイヤ３２ｂを通じてダイ半コンデンサ１５ｂからレシーバ３０１に結合され、（５）レシーバ３０１からデジタル信号３０４として提供される。トランスミッタ３００およびレシーバ３０１は同じダイ１０（イントラダイ・オフダイ信号経路）上で実現してもよいし、異なるダイ（インターダイ信号経路）上で実現してもよい。トランスミッタ３００およびレシーバ３０１は好ましくはダイ１０のアクティブ表面上の、好ましくはそれぞれ半コンデンサ１５ａおよび１５ｂのすぐ下で実現する。トランスミッタ３００はデジタル入力信号３０２を容量性信号経路上での伝送に適した形に変換する。上記の変換は、例えば、レベルシフト、エッジ率修正、適当なキャリアの位相、周波数または振幅変調、非ゼロ復帰（NRZ）または代替マーク逆転（AMI）方式を使用するデータのコーディング等を含んでいることがある。デジタル出力信号を生成するために、レシーバ３０１は好ましくは半コンデンサ３０１から受け取った信号を逆変換する。好ましくは、レシーバ３０１は、検出、識別またはパルススライシング方式、あるいはNRZまたはAMIデータの回復によって、基板半コンデンサ１４ｂから結合された変調信号をデジタルデータに変換する。好ましい実施態様においては、ライン３２ｂ上のレシーバに結合される波形はパルス波形またはレベル波形である。第３０図には図解のために単端容量性信号経路が示してある。しかしながら、後の図面に示したような差分信号方式が好ましいと考えられていることに注意すべきである。レシーバまたはドライバを複数の半コンデンサに接続できること、しかも、レシーバとドライバの両方を１つの半コンデンサまたは容量性結合手段の集合体に接続できることにも注意すべきである。さらに、伝送ライン３４が単なる例示であることにも注意すべきである。レシーバおよび／またはトランスミッタは基板１１上に直接実現でき、好ましくは半コンデンサ１４ａおよび／または１４ｂの下方または近くに実現する。次は、トランスミッタ３００の好ましい実施態様の最終段階を示した第３１Ａおよび３１Ｂ図について説明する。第３１Ａ図では、トランスミッタは、出力信号３２ａを２つの電圧レベル３１２と３１３に迅速に切り換える手段３００ａを含んでおり、この迅速切換手段は、制御信号３１４ａおよび３１４ｂによってそれぞれ制御されるスイッチ３１０および３１１からなる。制御信号３１４ａおよび３１４ｂは、トランスミッタに入るデジタルデータ３０２によって決定される。第３１Ｂ図は、CMOSインバータ３００ｂからなる迅速切換手段の好ましい実施態様を示したものである。インバータ３００ｂは単一の制御信号３１４しか必要とせず、この信号がPMOSスイッチ３１５とNMOSスイッチ３１６の両方を制御する。トランスミッタ３００の切換装置３００ａは、出力３２ａが電圧レベルを切り換えた場合には、基板半コンデンサ１４ａ（および伝送ライン３４）に波形を与える。もし伝送ライン３４が端末処理されている場合は、与えられた波形はパルスになる。もし配線が端末処理されていない場合は、波形はレベル電圧になる。次は、差分容量性信号経路をドライブするようにした切換手段の好ましい実施態様を示した第３２図について説明する。差分切換手段３００ｃは制御信号インバータ３２１および４つのスイッチ３２２〜３２５からなる。制御信号３１４の状態に応じて、電圧レベル３１２および３１３の一方が出力ライン３２ａに結合され、もう一方の電圧レベルが出力ライン３２ａａに結合される。半コンデンサ１５ａおよび１５ａａは差分破壊を各基板半コンデンサ（図示してない）に与えるが、各基板半コンデンサに与えられる波形の極性は逆である。もし基板伝送ラインが端末処理されている場合は、与えられた波形はパルスになり、もし基板伝送ラインが端末処理されていない場合は、波形はレベル波形になる。次に、例示切換手段３００と端末処理伝送ライン３３０の間のインタフェースの簡略化電気モデルを示した第３３図について説明する。レベル波形３３３が切換手段３３０ａに適用され、この切換手段は類似波形をダイ半コンデンサ１５ａに結合する。それに応じて、パルス波形３３４が基板伝送ライン３３０に与えられる。伝送ライン３３０とＡＣアース３３２の間に接続された端末処理抵抗３３１が伝送ライン３３０を端末処理する。次に、例示切換手段３００と非端末処理基板配線ライン３３０ｂの間のインタフェースの簡略化電気モデルを示した第３４図について説明する。レベル波形３３３が切換手段３３０に適用され、この切換手段は類似の波形をダイ半コンデンサ１５ａに結合する。それに応じて、レベル波形３３５が基板伝送ライン３３０ｂに与えられる。コンデンサ３３６は非端末処理配線３３０ｂとＡＣアース３３２の間の寄生キャパシタンスに相当する。コンデンサ３３６ならびに結合半コンデンサ１５ａおよび１４ａによって、電圧分割器が形成される。従って、波形３３５は波形３３３の減スイングバージョンに相当する。次に、この発明による好ましい差分オフダイ信号経路を示した第３５図について説明する。第３５図に示した経路内では、デジタルデータ３０２は（１）トランスミッタ３００ａに入力され、（２）配線ワイヤ３４ａおよび３４ａａを通じてダイ半コンデンサ１５ａおよび１５ａａに差分結合され、（３）配線３４ａおよび３４ｂを通じてそれぞれ基板半コンデンサ１４ａおよび１４ａａから基板半コンデンサ１４ｂおよび１４ｂｂに差分結合され、（４）伝送ライン３２ｂおよび３２ｂｂを通じてダイ半コンデンサ１５ｂおよび１５ｂｂからレシーバ３０１ａに差分結合され、（５）レシーバ３０１ａからデジタル信号３０４として提供される。差分トランスミッタ３００ａおよびレシーバ３０１ａは同じダイ１０（イントラダイ・オフダイ信号経路）上で実現してもよいし、異なるダイ（インターダイ信号経路）上で実現してもよい。トランスミッタ３００ａおよびレシーバ３０１ａは好ましくはダイ１０のアクティブ表面上の、好ましくはそれぞれ半コンデンサ１５ａ〜１５ａａおよび１５ｂ〜１５ｂｂのすぐ下で実現する。例えば半コンデンサ１４ａａ、１５ａａ、１４ｂｂおよび１５ｂｂを拡大することによって、差分信号経路の片側を「基準ライン」として採用できることが利益である。単端容量性信号経路に関しては、伝送ライン３４ａおよび３４ｂ上の波形が好ましくはトランスミッタ３００ａとレシーバ３０１ａの間で情報を伝送する。しかしながら、この発明による差分容量性信号経路を通じてデータを伝送するためには、振幅、位相、周波数またはSN比の変調に基づくその他の差分信号技術を使用することもできる。パルス波形とレベル波形の一定の組み合わせによって、トランスミッタが単端パルスをドライブし、レシーバが差分信号を読み取り、優先接地されたレベル波形を差分の他方の側として受け取るコンフィギュレーションのような、利益の大きな実現が可能になる。次に、第３０図に示した信号経路内での使用互換性のある例示単端レシーバ３０１の概略図である第３６図について説明する。レシーバ３０１は、半コンデンサ１５ｂによって受け取られ、配線３２ｂを通じて結合されたパルス波形をデジタル出力３０４に変換する。レシーバ３０１は、入力ライン３２ｂに結合されたバイアシング手段３６０、同様に入力ライン３２ｂに結合されたスライシング手段３６１、および、スライシング手段に結合されたパルス・レベルコンバータ３６２からなる。バイアシング手段３６０は、入力ライン３２ｂに結合された抵抗手段３６３、および抵抗手段に結合された電圧発生器手段３６４からなる。抵抗手段は好ましくはMOSトランジスタ３６５からなる。電圧発生器手段３６４は好ましくはフィードバック接続CMOSインバータからなり、この場合、希望のバイアス電圧が提供されるように、PMOSトランジスタ３６６とNMOSトランジスタ３６７の相対サイズが選択される。通常のインバータの切換閾値とほぼ等しいバイアス電圧が提供されるように、好ましくは、このトランジスタサイズ比率は所与の方式における通常のインバータのトランジスタサイズ比と同じである。抵抗装置３６３および電圧発生器装置３６４はプロセス変動をトレースするような設計になっている。複数の半コンデンサプレート１５ｂをバイアスさせるために、単一の電圧発生器手段３６４を複数の抵抗手段３６３と組み合わせて使用してもよいことも利益である。スライシング手段３６１は図示されているように高閾値インバータ３６８および低閾値インバータ３６９からなり、両インバータとも入力ライン３２ｂに結合されている。高閾値インバータ３６８は好ましくは、PMOSとNMOSのサイズ比が電圧発生器３６４の場合よりも大きいCMOSインバータからなる。スライシング手段は、パルスまたはレベル波形として半コンデンサ１５ｂから結合された信号によって入力ライン３２ｂに与えられた電圧の偏差を検出する。インバータ３６８および３６９の切換閾がプロセス変動をトレースするのが利益である。パルス・レベルコンバータ３６２は、インバータ３７２およびクロス結合NAND ゲート３７３〜３７４を含んだR-Sフリップフロップからなり、全てが好ましくはCMOS内で実現される。パルス・レベルコンバータ３６２は、半コンデンサ１５ａ上のトランミッタ３００によってドライブされたデジタル波形を効果的に再構成する（第３０図を参照）。スライシング手段３６１からの出力３７０はパルス・レベルコンバータ３６２のセット入力をドライブし、それによって、正のパルスまたはレベル変化が入力ライン３２ｂに与えられた場合は、デジタル出力３０４を低くドライブする。同様に、スライシング手段３６１からの出力３７１はパルス・レベルコンバータ３６２のリセット入力をドライブし、それによって、負のパルスまたはレベル変化が入力ライン３２ｂに与えられた場合は、デジタル出力３０４を高くドライブする。パルス・レベルコンバータ３６２は好ましくは、トランスミッタ３００におけるデジタル入力波形３０２と実質上同じタイミングを有するデジタル出力波形３０４を提供するために、R-Sフリップフロップのセット経路とリセット経路内のタイミングが実質上同じなるように設計してある。次に、第３５図に示した信号経路内での使用互換性のある例示差分レシーバ３０１ａの概略図である第３７図について説明する。差分レシーバは、バイアシング手段３８０、信号調整手段３８４、スライシング手段３６１およびパルス・レベルコンバータ３６２からなる。レシーバ３０１ａは差分パルスまたはレベル波形入力を半コンデンサ１５ｂ〜１５ｂｂから受け取り、デジタル出力３０４を提供する。バイアシング手段３８０は、電圧発生器手段３８３、第１抵抗手段３８１および第２抵抗手段３８２からなる。電圧発生器手段３８３は好ましくは通常サイズのフィードバック接続CMOSインバータからなる。第１抵抗手段３８１は、電圧発生器手段３８３と入力ライン３２ｂｂの間に接続された適正サイズのNMOSトランジスタからなる。第２抵抗手段も同様に、電圧発生器手段３８３と入力ライン３２ｂｂの間に接続された適正サイズのNMOSトランジスタからなる。バイアシング手段３８０がプロセス変動をトレースするのが利益である。信号調整手段３８４は差分入力をライン３２ｂ〜３２ｂｂから受け取り、単端出力３９０を提供し、それによって、入力ライン３２ｂおよび３２ｂｂ上のコモンモードノイズまたはその他の信号の除去を強化する。信号調整手段３８４は図示されているようにDMC差分増幅器からなり、しかも、NMOS電流源３８５および負荷デバイスのゲート３８８および３８９が差分増幅器の１つの出力によってセルフバイアス化され、ライン３２ｂおよび３２ｂｂからの差分入力がNMOS差分対３８６および３８７をドライブする。（チャッペル他、IEEEソリッドステート回路ジャーナル、１９８８年２月を参照）。この差分増幅器の設計によって、プロセス、温度および供給電圧の全体にわたっての公称NMOSインバータの入力閾値による素晴らしいトラッキング、ならびに良好なコモンモードおよび給電除去が可能になることが利益である。従って、信号調整手段３８４は、入力３２ｂおよび３２ｂｂが同じである場合は、通常のCMOSインバータの切換閾値にほぼ等しい出力３９０を提供する。信号調整手段３８４からの単端出力はスライシング手段３６１に供給され、デジタル信号３０４を提供するために、スライシング手段３６１はパルス・レベルコンバータ３６２のセットおよびリセット入力３７０〜３７１をドライブする。スライシング手段３６１およびパルス・レベルコンバータ３６２については、第２６図に関してすでに説明済みである。次に、第３８Ａ〜Ｂ図について説明する。第３８Ａ図は、モジュール４７０上の伝送ライン４７１およびモジュール４７３上の並列伝送ライン４７４を含めたモジュラーシステムの分解図である。結合された伝送ライン４７１および４７４が、モジュール４７０と４７４の間に非導電性信号手段を提供する。第３８Ｂ図は代替配置の分解図であり、この場合、モジュール４７０上の伝送ライン４７１およびモジュール４７６上の垂直伝送ライン４７７が磁力によって結合し、それによって、モジュール４７０と４７６の間に非導電性信号手段を提供する。信号手段４７２はトランスミッタからなり、信号手段４７５はレシーバからなっており、その逆でもよい。容量性結合を利用する好ましい実施態様に関してこの発明の図解を行ってきたが、この発明によるモジュラーシステムを構成するためには、第３８図に示したような、他の非導電性相互接続モードを使用することもできる。「予備埋め込み極超高周波数集積回路のセルの間の相互接続デバイス」のタイトルを有する米特許明細書Ｎｏ．５，０１２，３２１には、予備埋め込み極超高周波数集積回路上にカスタム相互接続層を実現するための技法としての重なりマイクロストリップの間への伝送ライン結合の使用が開示されている。米特許明細書とこの発明には少なくとも２つの重要な相違点がある。（１）米明細書は、モジュラーシステム内の異なるモジュールの間の信号インターチップへの伝送ライン結合の使用、あるいは、明白な容量性結合基板を通じてのチップの２つのユニットの間の場合のような、オフチップ経路を通じてのイントラチップへの伝送ライン結合の使用を開示していない。（２）米明細書は「低周波数で動作する．．．シリコン上の集積回路」を明白に除外している。この発明による非導電性信号手段を実現するためには、誘電率を十分な高さにすることによって、上記の半コンデンサ結合法の代わりに、第３８図に示した伝送ライン結合を使用することも可能であり、従って、上記の代替信号手段をCMOS のようなシリコンベースシステムにも使用できることを、我々は発見している。特に、モジュラーマイクロ波およびミリ波システムが、システム内のモジュール間の非導電性信号手段として伝送ライン結合を採用できることが利益である。さらに、クロック信号等を結合伝送ラインを通じて分布させることも利益であるかもしれない。これらの環境および類似の環境においては、伝送ライン結合および容量性結合が代替非導電性信号手段となる。従って、この発明は、モジュールの少なくともいくつかが結合半コンデンサ、結合伝送ラインまたはその両方を通じて通信を行うモジュラー電子システムを含んでいる。次に、（上部および下部表面５０９および５１２を有する）上部基板５０７、（上部および下部表面５０４および５０３を有する）下部基板５０２ならびに２つのスペーサ５１４および５２１からなる例示多層コネクタ５０１を示している第３９図について説明する。基板５０７および５０２は、５２９によって示されているように、好ましくは細長い。基板５０７および５０２は、上部基板５０７の延長部分５１３および５２０が下部基板５０２を超えてのび、下部基板５０２に隣接しないような位置に配置されている。スペーサ５１４および５２１は、下部基板５０２の下部表面と実質上整列している平面容量性インタフェースを提供するために、上部基板５０７の延長部分に接した状態で配置されている。コネクタ５０１は好ましく標準品として提供され、高性能容量性相互接続を提供するために、１つまたは複数のモジュール５２７と接する位置にある。信号配線５０６および５１１は両方の基板上で（基板が３つ以上の場合は、亜全ての基板上で）実現することができるので、コネクタは類似の先行技術構造の場合よりも低コストでより高密度の配線を提供する。特定の基板上に多くのレベルの配線を実現することも可能ではあるが、一般的には追加層は第１の数層の場合よりもコストがはるかに高くなる。従って、多くの配線層を有する高密度コネクタを必要とする場合は、単一の多層基板上に配線を実現するよりは、複数の基板の間に層を分散させる方がコストがずっと安い。下部基板５０２上の半コンデンサ５０５間の接続には、基板５０２上の配線５０６を利用する。上部基板５０７上の配線を通じての接続のために、信号がスペーサ５１４の下部表面５１８上の半コンデンサ５１６とスペーサ５２１の下部表面５２５上の半コンデンサ５２３の間の容量性信号経路に沿って伝わる。信号経路は図示されているように導体５１９、半コンデンサ５１５、誘電体５２８、半コンデンサ５１０、導体５１１、半コンデンサ５２２ａ、誘電体５２２ｂ、半コンデンサ５２２および導体５２６を含む。スペーサを横断する容量性信号経路と関連した半コンデンサ−例えば半コンデンサ５１６、５１５、５２２、５２３、およびその整合プレート−は、好ましくは、下部基板だけを横断する容量性信号経路と関連したもの、−例えば半コンデンサ５０５等−よりもサイズが大きい。これが、容量性分割器として効果的に働くスペーサによって生じる信号振幅の損失を補償する。スペーサ５１４および５２１は、現在の技術を使用すれば簡単かつ安価に製造することができる。特に、上記のスペーサは、異方性導体と絶縁ストランドの密充填集合体を焼き鈍し、導体（つまり半コンデンサ５１５、５１６、５２２および５２３）の希望のパターンを露出させるために焼き鈍しされた集合体を切断することによって形成することもできる。スペーサ５１４および５２１は上部基板５０７と容量性整列させて、接合しても他の方法で固定してもよく、好ましくは標準品コネクタ５０１を形成する。次に、第３９図の２層コネクタの場合と類似の方法で構成した例示３層コネクタを示した第４０図について説明する。３層コネクタは、延長部分およびその上に実現された半コンデンサを有する追加上部基板５４１を含んでいる。２レベルスペーサ５４２は、最下部基板の下部表面と実質上整列している−半コンデンサ５５２からなる−平面容量性インタフェースを提供する。半コンデンサ５４９（モジュール５４７上）と半コンデンサ５２２（コネクタ上）とを容量性接続するために、モジュール５４７はこのインタフェースに隣接して配置されている。スペーサ５４３は、半コンデンサ５５３（基板上）と半コンデンサ５５０（モジュール上）の間に容量性信号経路を提供する。２レベルスペーサ５４２および５４３は、シングルピースユニットからなっていてもよいし、接着剤５５０によって接合されたツーピースユニットからなっていてもよい。標準品コネクタを形成するために、スペーサは好ましくは接合または他の方法で基板に固定する。コネクタ内における追加相互接続レベルは、追加基板５４４およびスペーサ５４５〜５４６を使用して実現することもできる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ザルツマンディヴィッドビーアメリカ合衆国ニューヨーク州 10021 ニューヨークセカンドアベニュー 1429 スイート３

Claims

【特許請求の範囲】１．基体と、チップと、上記チップに給電する手段と、上記チップと上記基体との間の容量性信号手段と、を備えたことを特徴とするモジュラー電子システム。２．上記チップは複数の電子デバイスを含む請求項１に記載のモジュラー電子システム。３．上記チップはデジタル回路を含む請求項２に記載のモジュラー電子システム。４．上記チップは、アプリケーションに特定の集積回路又はセンサを含む請求項２に記載のモジュラー電子システム。５．上記チップはナノメカニカルアクチュエータを含む請求項２に記載のモジュラー電子システム。６．上記チップは、位置揃え又は整列のための手段を含む請求項２に記載のモジュラー電子システム。７．上記チップはセンサを含む請求項１に記載のモジュラー電子システム。８．上記チップに給電する手段は、選択的に弱めることができる請求項１に記載のモジュラー電子システム。９．上記チップに給電する手段は、上記チップと基体との間に導電性接続を含む請求項１に記載のモジュラー電子システム。１０．上記導電性接続は、導電性流体又はペーストより成る請求項９に記載のモジュラー電子システム。１１．上記導電性接続は、半田又は共融金属を含む請求項９に記載のモジュラー電子システム。１２．上記導電性接続は、金属性毛羽状ボタンより成る請求項９に記載のモジュラー電子システム。１３．上記基体は、上記チップに給電する手段に接続された電源基体と、上記容量性信号手段に接続された信号基体とを含む請求項１に記載のモジュラー電子システム。１４．上記信号基体は、１つ以上の伝送線を含む請求項１３に記載のモジュラー電子システム。１５．上記基体に接続されて、上記システムのための通常レベル１パッケージリード出力を与えるように構成された複数のリードを更に備えた請求項１に記載のモジュラー電子システム。１６．上記基体に接続されて、上記システムのための通常レベル２パッケージリード出力を与えるように構成された複数のリードを更に備えた請求項１に記載のモジュラー電子システム。１７．上記チップに給電する手段は、上記基体に配置された配電ネットワークを含む請求項２に記載のモジュラー電子システム。１８．上記基体に対して上記チップを配置する手段を更に備えた請求項１に記載のモジュラー電子システム。１９．上記基体に対して上記チップを配置する上記手段は、接合剤を含む請求項１８に記載のモジュラー電子システム。２０．上記基体に対して上記チップを配置する上記手段は、機械的な支持体を含む請求項１８に記載のモジュラー電子システム。２１．上記基体に対して上記チップを配置する上記手段は、基準マーキングを含む請求項１８に記載のモジュラー電子システム。２２．上記基体に対して上記チップを配置する上記手段は、上記容量性信号手段のキャパシタンスに応答する請求項１８に記載のモジュラー電子システム。２３．熱を消散する手段を更に備えた請求項１に記載のモジュラー電子システム。２４．上記熱を消散する手段は、エラストマ材料、共融材料、半田、金属、グリース、ワックス、オイル又はダイヤモンドより成る群から選択された材料を含む請求項２３に記載のモジュラー電子システム。２５．上記熱を消散する手段は、熱伝導率の高い材料を含む請求項２３に記載のモジュラー電子システム。２６．上記基体は、更に、上記容量性信号手段に接続された伝送線を含む請求項１に記載のモジュラー電子システム。２７．上記伝送線は、ストリップライン、マイクロストリップ又はスロットラインを含む請求項２６に記載のモジュラー電子システム。２８．第１及び第２の対向面を有する基体と、上記基体上に具現化された複数の電子デバイスとを備え、これら複数のマイクロ電子デバイスの少なくとも１つは、上記第１面の上又は下に具現化された第１の半キャパシタに接続され、そして上記第２面の上又は下に具現化されて上記第１の半キャパシタに容量的に接続された第２の半キャパシタを更に備えたことを特徴とする電子システム。２９．基体上に複数の電子デバイスを形成し、上記基体の面の上又は下の第１領域に第１の半キャパシタを形成し、上記基体の面の上又は下の第２領域に第２の半キャパシタを形成し、そして上記第１及び第２の領域が対向するように上記基体を変形して、上記第１及び第２の半キャパシタを容量性結合する、という段階を備えたことを特徴とする電子システムを具現化する方法。３０．上記基体は、上記容量性信号手段に接続された伝送線を更に備えた請求項１に記載のモジュラー電子システム。３１．上記伝送線は、第２の容量性信号手段に更に接続される請求項３０に記載のモジュラー電子システム。３２．上記容量性信号手段から上記伝送線を経て上記第２の容量性信号手段へ信号を伝播するのに必要な電力は、上記容量性信号手段を上記第２の容量性信号手段に接続する上記基体上の上記伝送線の長さとは実質的に独立している請求項３１に記載のモジュラー電子システム。３３．上記チップ上のドライバから上記チップ上の受信器へ信号を駆動するのに必要な電力は、上記ドライバと受信器との間の距離と実質的に独立しており、上記信号は、上記容量性信号手段を経て上記基体に沿って上記伝送線を経て上記基体へ伝播しそして上記第２の容量性信号手段を経て上記チップへ戻る請求項３１に記載のモジュラー電子システム。３４．上記チップ上のドライバから第２チップ上の受信器へ信号を駆動するのに必要な電力は、上記ドライバと受信器との間の距離と実質的に独立しており、上記信号は、上記容量性信号手段を経て上記基体に沿って上記伝送線を経て上記基体へ伝播しそして上記第２の容量性信号手段を経て上記第２チップへ戻る請求項３１に記載のモジュラー電子システム。３５．上記容量性信号手段のキャパシタンスは、伝送線への広帯域巾接続を与えるように選択される請求項１に記載のモジュラー電子システム。３６．上記容量性信号手段は、同じ全使用チップ面積に対して用いられる導電性接続よりも寄生インダクタンスが実質的に低くされる請求項１に記載のモジュラー電子システム。３７．上記容量性信号手段は第１及び第２の接続された半キャパシタを備え、上記第１の半キャパシタは上記チップに関連されそして上記第２の半キャパシタは上記基体に関連され、上記第１及び第２の接続された半キャパシタは、ギャップで分離された効果的に重畳する導電性領域を備えている請求項１に記載のモジュラー電子システム。３８．上記導電性領域の少なくとも１つはプレートを含む請求項３７に記載のモジュラー電子システム。３９．上記容量性信号手段のキャパシタンスは、上記導電性領域間の有効重畳面積を変えることによって変更することができる請求項３７に記載のモジュラー電子システム。４０．上記チップの一部分は、上記第１の半キャパシタを除いて不活性化される請求項３７に記載のモジュラー電子システム。４１．上記ギャップは、誘電体で少なくとも部分的に充填される請求項３７に記載のモジュラー電子システム。４２．上記誘電体は、均一な材料より成る請求項４１に記載のモジュラー電子システム。４３．上記誘電体は、機械的なガイドを受け入れる請求項４１に記載のモジュラー電子システム。４４．上記誘電体を通して延びる電力接続部を更に備えた請求項４１に記載のモジュラー電子システム。４５．上記誘電体とは個別の不活性化部分を更に備えた請求項４１に記載のモジュラー電子システム。４６．上記誘電体は、上記不活性化部分よりも誘電率が実質的に大きい請求項４５に記載のモジュラー電子システム。４７．上記誘電体は上記基体に接合される請求項４１に記載のモジュラー電子システム。４８．上記誘電体は、上記チップを上記基体に固定する手段を与える請求項４１に記載のモジュラー電子システム。４９．上記容量性信号手段は、上記チップ上の第１の半キャパシタと、上記基体上の第２の半キャパシタと、上記第１及び第２の半キャパシタ間の領域に配置された誘電体物質と、上記領域に配置された導電性領域とを備え、上記導電性領域は、上記第１の半キャパシタ及び上記第２の半キャパシタに容量的に接続され、これにより、上記チップと上記基体との間に容量性信号路を形成する請求項１に記載のモジュラー電子システム。５０．上記導電性領域は、上記チップと上記基体との間に容量性信号路を形成するようにパターン化される請求項４９に記載のモジュラー電子システム。５１．上記容量性信号手段は、上記信号のスペクトルを実質的に変更せずに、上記チップと上記基体との間に信号を結合する請求項１に記載のモジュラー電子システム。５２．上記容量性信号手段は、上記チップと上記基体との間の実質的な不整列に係わりなく動作する請求項１に記載のモジュラー電子システム。５３．複数の結合された半キャパシタを更に備え、上記チップの実質的な領域と、上記基体の領域の実質的な部分は、効果的に重畳する半キャパシタでカバーされる請求項３７に記載のモジュラー電子システム。５４．上記チップ上の少なくとも１つの半キャパシタは、チップ接地点、電源又は他の共通の基準信号に接続される請求項５３に記載のモジュラー電子システム。５５．上記基体上の少なくとも１つの半キャパシタは、基体接地点、電源又は他の共通の基準信号に接続される請求項５３に記載のモジュラー電子システム。５６．１つの上記導電性領域の面積は、他の導電性領域の面積よりも大きい請求項３７に記載のモジュラー電子システム。５７．１つの上記導電性領域の形状は、他の導電性領域の形状とは異なる請求項３７に記載のモジュラー電子システム。５８．上記第１の半キャパシタは、回路の上に横たわる請求項３７に記載のモジュラー電子システム。５９．上記チップは、その背面に付加的な半キャパシタを更に備えている請求項３７に記載のモジュラー電子システム。６０．上記チップを上記基体に固定する手段を更に備えた請求項１に記載のモジュラー電子システム。６１．上記チップを上記基体に固定する上記手段は、熱を使用せずに上記チップを上記基体から取り外せるようにする請求項６０に記載のモジュラー電子システム。６２．上記チップを上記基体に固定する上記手段は、熱を使用せずに上記チップを上記基体に取り付けることもできる請求項６１に記載のモジュラー電子システム。６３．上記チップを上記基体に固定する上記手段は、溶媒を使用せずに上記チップを上記基体から取り外せるようにする請求項６０に記載のモジュラー電子システム。６４．上記チップを上記基体に固定する上記手段は、溶媒を使用せずに上記チップを上記基体に取り付けることもできる請求項６３に記載のモジュラー電子システム。６５．上記チップを上記基体に固定する上記手段は、上記チップ又は上記基体を損傷せずに上記チップを上記基体から取り外すことができる請求項６０に記載のモジュラー電子システム。６６．上記チップを上記基体に固定する上記手段は、上記チップ又は上記基体を損傷せずに上記チップを上記基体に取り付けることもできる請求項６５に記載のモジュラー電子システム。６７．上記チップを上記基体に固定する上記手段は、上記チップを可逆に上記基体に取り付けたり取り外したりすることができる請求項６０に記載のモジュラー電子システム。６８．第２のチップと、上記第２のチップと上記基体との間の容量性信号手段とを更に備えた請求項１に記載のモジュラー電子システム。６９．上記基体は、更に、上記チップと上記基体との間の上記容量性信号手段と、上記第２のチップと上記基体との間の上記容量性信号手段とに接続された伝送線を含む請求項６８に記載のモジュラー電子システム。７０．上記チップはデジタルでありそして異なるロジックレベルを使用する請求項６８に記載のモジュラー電子システム。７１．上記第１及び第２のチップは、異なるクロックレートで動作するクロック式デジタル回路を含む請求項６８に記載のモジュラー電子システム。７２．上記チップの一方のクロックレートは、上記チップの他方のクロックレートを参照せずに動作する請求項７１に記載のモジュラー電子システム。７３．上記第１及び第２のチップは、異なる電圧レベルで動作する請求項６８に記載のモジュラー電子システム。７４．上記第１及び第２のチップは、異なる技術で製造される請求項６８に記載のモジュラー電子システム。７５．上記チップを上記基体に固定する第１手段及び上記チップを上記基体に固定する第２手段を更に備え、これら第１及び第２の固定手段は、上記チップの機械的な要求を分離するように独立している請求項６８に記載のモジュラー電子システム。７６．上記チップ及び上記第２チップは、相互に両立しない化学部分を有する請求項６８に記載のモジュラー電子システム。７７．上記チップ及び上記第２チップは、実質的に異なる温度で動作する請求項６８に記載のモジュラー電子システム。７８．上記チップは、デジタル即ち多状態であり、上記チップは、上記チップとは異なる数のロジック状態を有する交換チップと、上記システムの動作を実質的に妨げることなく交換することができる請求項６８に記載のモジュラー電子システム。７９．上記チップを上記基体に固定する第１手段及び上記チップを上記基体に固定する第２手段を更に備え、上記固定手段及び上記基体は、上記チップの熱環境を互いに実質的に分離する請求項６８に記載のモジュラー電子システム。８０．基体に設置されるチップにおいて、複数のデジタルゲートが具現化された半導体ダイと、上記チップに信号を容量性結合するために上記ダイに具現化された複数の半キャパシタとを備えたことを特徴とするチップ。８１．上記チップに電力を導電性結合するために上記ダイ上に具現化された端子を更に備えた請求項８０に記載のチップ。８２．上記チップは、ワイヤボンディング又は半田工程なしにモジュラーシステムに設置することができる請求項８１に記載のチップ。８３．複数のチップを収容し、電力を供給しそしてそれらの間を信号結合する基体において、上記基体への及び基体からの信号を容量性結合するために上記基体上に具現化された複数の半キャパシタと、上記基体から上記チップへ電力を導電性結合するために上記基体上に具現化された複数の端子とを備えたことを特徴とする基体。８４．容量性結合されたデジタル信号を受け取るためのチップにおいて、ダイと、上記ダイ上に具現化された第１及び第２の半キャパシタと、上記第１及び第２の半キャパシタを経て差動信号を受け取ると共に、この差動信号から、上記チップにより受け取られたデジタル情報を表す出力信号を発生するために上記ダイ上に具現化された手段とを備えたことを特徴とするチップ。８５．モジュラーデジタルシステムにおいて第１モジュールから第２モジュールへデータを送信する方法であって、データを表す信号を上記第１モジュールに関連した第１の半キャパシタへ付与し、上記第１の半キャパシタを上記第２のモジュールに関連した第２の半キャパシタに容量性結合し、そして上記第２のモジュールにおいて上記第２の半キャパシタを経て、上記第１の半キャパシタに付与された信号に関連した信号を受信する、という段階を備えたことを特徴とする方法。８６．モジュラー電子システムにおいて電子デバイス間に信号を結合する方法であって、上記電子デバイスの第１サブセットを第１チップ上に配置し、上記電子デバイスの第２サブセットを第２チップ上に配置し、そして上記第１及び第２のチップを整列及び固定して、上記第１及び第２のチップを容量性結合する、という段階を備えたことを特徴とする方法。８７．上記第１及び第２チップは、上記基体を経てこれら第１及び第２のチップを容量性結合するようにベース基体に固定される請求項８６に記載のモジュラー電子システムにおいて電子デバイス間に信号を結合する方法。８８．マルチチップモジュールを組み立てる方法において、既知の良好チップを識別し、そして上記既知の良好チップを上記マルチチップモジュールに設置して、上記モジュールが電力及び容量性結合信号接続を上記チップに対して与えるようにすることを特徴とする方法。８９．上記設置されたチップの選択されたチップを置き換えて全システム性能を改善するという段階を更に備えた請求項８８に記載の方法。９０．マルチチップ又はウェハスケールモジュールの組み立て方法において、（ａ）複数のチップを第１基体上に形成し、（ｂ）複数の上記チップを検査し、（ｃ）上記段階（ｂ）に応答して、第２基体上の選択された電力接続を選択的にイネーブル又はディスエイブルし、上記選択された接続は、上記段階（ｂ）の検査に不合格のチップに関連したものであり、そして（ｄ）上記第１基体を上記第２基体に嵌合して、上記段階（ｂ）の検査に合格したチップに給電する、という段階を備えたことを特徴とする方法。９１．上記段階（ｄ）は、上記第２基体を上記第１基体に固定して、上記第２基体の上記イネーブルされた又は非ディスエイブルされた電力接続部が上記チップ上の各パッドに導電的に接触するようにすることを含む請求項９０に記載の方法。９２．上記チップの各々は、半キャパシタを更に備え、そして上記段階（ｄ）は、上記半キャパシタを上記第２基体上の各半キャパシタに容量性結合することを含む請求項９１に記載の方法。９３．マルチチップモジュールにおいてチップを交換する方法であって、（ａ）交換されるべきチップを識別し、（ｂ）上記識別されたチップを上記モジュールから取り外し、（ｃ）交換チップを配置してテストし、そして（ｄ）交換チップが首尾良くテストされた場合に上記マルチチップモジュールに上記交換チップを使用する、という段階を備えたことを特徴とする方法。９４．システムの記憶された記述からモジュラー電子システムを組み立てる方法において、（ａ）上記記憶された記述を処理して、上記システムを具現化するように接続することのできる１組のモジュールを識別し、（ｂ）上記記憶された記述及び上記１組のモジュールを更に処理して、上記システムを実現化するように、ベース基体における上記モジュールの物理的な配置と、ベース基体における半キャパシタ接点及びワイヤのパターンとを計算し、（ｃ）半キャパシタ接点及びワイヤの上記計算されたパターンを実現化するように上記ベース基体を物理的に処理し、そして（ｄ）上記処理されたベース基体に上記モジュールを取り付けて上記システムを実現化する、という段階を備えたことを特徴とする方法。９５．上記段階（ｃ）は、低解像度プロセスを使用する請求項９４に記載の方法。９６．上記段階（ｄ）は、上記モジュール上の半キャパシタ接点が上記基体上の半キャパシタ接点と整列するように上記モジュールを取り付けることを含む請求項９４に記載の方法。９７．（ｅ）上記実現化されたシステムをテストし、そして（ｆ）上記システムがテストに不合格になった場合には、上記システムの性能を改善するようにモジュールを交換する、という段階を更に備えた請求項９４に記載の方法。９８．モジュラーデジタルシステムを構成する方法において、（ａ）上記モジュラーシステムの部品を少なくとも２つのモジュールに仕切りそして（ｂ）上記モジュール間に容量性信号手段を設ける、という段階を備えたことを特徴とする方法。９９．マルチチップモジュールを構成する方法において、（ａ）第１チップを基体に対して整列し、（ｂ）上記第１チップの半キャパシタが上記基体上の各半キャパシタに容量性結合されるように上記第１チップを上記基体に固定し、（ｃ）第２チップを上記基体に対して整列し、そして（ｂ）上記第２チップの半キャパシタが上記基体上の各半キャパシタに容量性結合されるように上記第２チップを上記基体に固定する、という段階を備えたことを特徴とする方法。１００．第１及び第２チップ間で信号を容量性結合する方法において、各々の上記チップは複数の半キャパシタを有し、上記方法は、上記第１チップを基体に固定し、そして上記第２チップを上記第１チップに整列し、そして上記第２チップを上記基体に固定し、これにより、上記第１及び第２チップの対応する半キャパシタを容量性結合しそして上記第１及び第２チップ間を直接容量性結合する、という段階を備えたことを特徴とする方法。１０１．非常に高い収率で電子システムを製造する方法において（ａ）システムを複数のモジュールに仕切り、各々のモジュールの平均サイズは、モジュールを高い収率で製造できる最大サイズに関連した予め選択された限界より小さく、そして（ｂ）上記複数のモジュールを組み立てて、上記モジュール間に容量性結合を与え、上記システムを実現化する、という段階を備えたことを特徴とする方法。１０２．複数の電子デバイス及び第１の半キャパシタを有する第１モジュールと、第２の半キャパシタを有する第２モジュールとを備え、上記モジュールは、上記第１及び第２の半キャパシタが上記第１及び第２のモジュール間に容量性信号路を形成するように配置されることを特徴とするモジュラー電子システム。１０３．上記システムは、上記第１モジュールに給電する手段を含む請求項１０２に記載のモジュラー電子システム。１０４．上記第１モジュールは、複数のデジタル回路を含む請求項１０２に記載のモジュラー電子システム。１０５．上記第１モジュールは、アプリケーションに特定の集積回路を含む請求項１０３に記載のモジュラー電子システム。１０６．上記第１モジュールは、超伝導デバイスを含む請求項１０２に記載のモジュラー電子システム。１０７．上記第２モジュールに給電する手段を更に備えた請求項１０３に記載のモジュラー電子システム。１０８．上記第２モジュールに給電する上記手段は、上記第１及び第２のモジュール上の各々第１及び第２の端子間の導電性接続を含む請求項１０７に記載のモジュラー電子システム。１０９．上記第２モジュールに挿入面を備え、この挿入面は特性形状を有していて上記第２端子及び上記第２の半キャパシタを露出し、そして上記第１モジュールにリセプタクル面を備え、このリセプタクル面は、上記第１端子及び上記第１の半キャパシタを露出し、上記リセプタクル面は、上記挿入面及びリセプタクル面が当接して整列されたときに、上記第１及び第２の半キャパシタが容量性結合しそして上記第１及び第２の端子が導電性結合するように構成される請求項１０８に記載のモジュラー電子システム。１１０．上記リセプタクル面のガイド部分は、上記挿入面の対応するガイド部分に一致する形状とされ、これらガイド部分は、上記挿入面及びリセプタクル面を整列する手段を形成する請求項１０９に記載のモジュラー電子システム。１１１．上記導電性接続は、金属性の毛羽ボタンを使用する請求項１０８に記載のモジュラー電子システム。１１２．上記第２のモジュールは、バックプレーンを含む請求項１０２に記載のモジュラー電子システム。１１３．上記第１のモジュールは、更に、上記バックプレーンから電力を受け取る手段を備えている請求項１１２に記載のモジュラー電子システム。１１４．上記第１のモジュールは、更に、複数のサブモジュールと、上記サブモジュールへ電力を配電する手段とを備えた請求項１０３に記載のモジュラー電子システム。１１５．上記サブモジュールは、標準部分を備えている請求項１１４に記載のモジュラー電子システム。１１６．上記第１及び第２のモジュールは、電子デバイスを具現化することのできる少なくとも１つの活性面を各々有するモノリシック集積回路であり、上記モジュールは、それらの活性面が互いに対向するように配置される請求項１０２に記載のモジュラー電子システム。１１７．上記第１モジュールは、ウェハスケールの集積回路である請求項１０２に記載のモジュラー電子システム。１１８．上記ウェハスケールの集積回路は、複数の個々に給電されるチップを含む請求項１１７に記載のモジュラー電子システム。１１９．上記第２のモジュールは、上記複数の個々に給電されるチップのうちの選択されたチップに電力を選択的に配電する手段を備えた請求項１１８に記載のモジュラー電子システム。１２０．電力を選択的に配電する上記手段は、上記モジュールの１つに取り付けられて弾性当接部により他のモジュールの対応する接点に導電性接続された複数の金属性突起を備えた請求項１１９に記載のモジュラー電子システム。１２１．選択的な配電は、上記金属性突起の選択されたものを選択的にイネーブル又はディスエイブルすることにより行われる請求項１２０に記載のモジュラー電子システム。１２２．上記複数のチップのうちの上記選択されたチップは、上記第１及び第２のモジュールを組み立てて上記システムを形成する前に上記複数のチップのテストに応答して選択される請求項１１９に記載のモジュラー電子システム。１２３．上記第２モジュールに接続されそして上記システムのための通常レベル１パッケージリード出力を与えるように構成された複数のリードを更に備えた請求項１０３に記載のモジュラー電子システム。１２４．上記第２モジュールに接続されそして上記システムのための通常レベル１-1/2パッケージリード出力を与えるように構成された複数のリードを更に備えた請求項１０３に記載のモジュラー電子システム。１２５．熱を消散する手段を更に備えた請求項１０３に記載のモジュラー電子システム。１２６．上記第１モジュールは、上記熱を消散する手段を含む請求項１２５に記載のモジュラー電子システム。１２７．上記熱を消散する手段は、上記システムに熱的に結合されたヒートシンクを含む請求項１２５に記載のモジュラー電子システム。１２８．上記熱を消散する手段と上記システムとの間の熱的結合は、主として伝導により作用する請求項１２７に記載のモジュラー電子システム。１２９．上記熱を消散する手段と上記システムとの間の熱的結合は、主として対流により作用する請求項１２７に記載のモジュラー電子システム。１３０．上記第１モジュールは、更に、上記第１の半キャパシタに接続された伝送線を含む請求項１０２に記載のモジュラー電子システム。１３１．上記伝送線は終端される請求項１３０に記載のモジュラー電子システム。１３２．上記伝送線は複数のポイントを一緒に電気的に接続する請求項１３０に記載のモジュラー電子システム。１３３．上記複数のポイントは、複数の聴取部を含む請求項１３２に記載のモジュラー電子システム。１３４．上記複数のポイントは、複数の送信部を含む請求項１３２に記載のモジュラー電子システム。１３５．上記第１及び第２の半キャパシタのサイズは、伝送線に対して広帯域巾の接続を与えるように選択される請求項１０２に記載のモジュラー電子システム。１３６．上記半キャパシタの少なくとも１つはプレートを含む請求項１０２に記載のモジュラー電子システム。１３７．上記半キャパシタ間の有効重畳領域を変えることにより上記容量性信号路のアドミッタンスを変える手段を更に備えた請求項１０２に記載のモジュラー電子システム。１３８．上記第１モジュールの一部分は不活性化され、これら不活性化される部分は上記第１半キャパシタを含まない請求項１０２に記載のモジュラー電子システム。１３９．上記半キャパシタ間に配置された誘電体層を更に備えた請求項１０２に記載のモジュラー電子システム。１４０．上記誘電体層は、上記第１モジュールに接合される請求項１３９に記載のモジュラー電子システム。１４１．上記誘電体層は、上記第２モジュールに接合される請求項１３９に記載のモジュラー電子システム。１４２．上記誘電体層は、上記第１モジュールを上記第２モジュールに固定する手段を備えている請求項１３９に記載のモジュラー電子システム。１４３．上記第１及び第２の半キャパシタは、上記容量性信号路のアドミッタンスが上記第１及び第２モジュール間の小さな不整列により実質的に影響されないように選択される請求項１０２に記載のモジュラー電子システム。１４４．上記半キャパシタの一方の面積は、上記半キャパシタの他方の面積よりも大きい請求項１０２に記載のモジュラー電子システム。１４５．上記第１半キャパシタの有効形状を変更するように上記第１モジュールに関連したプログラム可能な手段を更に備え、これにより、上記第１及び第２の半キャパシタ間の有効容量をプログラム可能に変更する請求項１０２に記載のモジュラー電子システム。１４６．上記半キャパシタの一方の形状は、上記半キャパシタの他方の形状と異なる請求項１０２に記載のモジュラー電子システム。１４７．上記半キャパシタの上記一方の形状は、予期される不整列を受け入れるように設計される請求項１４６に記載のモジュラー電子システム。１４８．上記第１モジュールを上記第２モジュールに固定する手段を更に備えた請求項１０２に記載のモジュラー電子システム。１４９．上記第１モジュールを上記第２モジュールに固定する上記手段は、熱を使用せずに上記第１モジュールを第２モジュールから取り外すことができる請求項１４８に記載のモジュラー電子システム。１５０．上記第１モジュールを上記第２モジュールに固定する上記手段は、熱を使用せずに上記第１モジュールを第２モジュールに取り付けることもできる請求項１４９に記載のモジュラー電子システム。１５１．上記第１モジュールを上記第２モジュールに固定する上記手段は、溶媒を使用せずに上記第１モジュールを第２モジュールから取り外すことができる請求項１４８に記載のモジュラー電子システム。１５２．上記第１モジュールを上記第２モジュールに固定する上記手段は、溶媒を使用せずに上記第１モジュールを第２モジュールに取り付けることもできる請求項１５１に記載のモジュラー電子システム。１５３．上記第１モジュールを上記第２モジュールに固定する上記手段は、上記第１モジュール又は上記第２モジュールを損傷せずに上記第１モジュールを第２モジュールから取り外すことができる請求項１４８に記載のモジュラー電子システム。１５４．上記第１モジュールを上記第２モジュールに固定する上記手段は、上記第１モジュール又は上記第２モジュールを損傷せずに上記第１モジュールを第２モジュールに取り付けることもできる請求項１４８に記載のモジュラー電子システム。１５５．上記第１モジュールを上記第２モジュールに固定する上記手段は、上記第１モジュールを可逆に上記第２モジュールに取り付けたり取り外したりできる請求項１４８に記載のモジュラー電子システム。１５６．複数の電子デバイス及び第３の半キャパシタを含む第３モジュールを更に備え、この第３モジュールは、上記第３の半キャパシタが上記第２モジュールの第４の半キャパシタに接続されるように配置され、これにより、上記第２及び第３モジュール間に第２の容量性信号路を形成する請求項１０３に記載のモジュラー電子システム。１５７．上記第３モジュールに給電する手段を更に備えた請求項１５６に記載のモジュラー電子システム。１５８．上記第１モジュールに給電する上記手段及び上記第３モジュールに給電する上記手段の両方は、上記第２モジュールに対する導電性接続を含む請求項１５７に記載のモジュラー電子システム。１５９．上記第２モジュールは、更に、上記第２及び第４半キャパシタ間の伝送線接続を含む請求項１５６に記載のモジュラー電子システム。１６０．上記伝送線を経て上記第１及び第３モジュール間にパルス信号が結合される請求項１５９に記載のモジュラー電子システム。１６１．上記第１及び第３モジュールはデジタルであり、異なるロジックレベルを使用する請求項１６０に記載のモジュラー電子システム。１６２．上記第１及び第２モジュールの両方は複数のデジタル回路を含む請求項１０２に記載のモジュラー電子システム。１６３．上記第１モジュールは、更に、上記第１の半キャパシタに接続されたデジタル送信器を備え、そして上記第２モジュールは、更に、上記第２の半キャパシタに接続されたデジタル受信器を備え、これにより、上記第１モジュールから第２モジュールへのデジタル信号路が形成される請求項１６２に記載のモジュラー電子システム。１６４．上記第１モジュールは、更に、上記第１の半キャパシタに接続されたデジタル受信器を備え、そして上記第２モジュールは、更に、上記第２の半キャパシタに接続されたデジタル送信器を備え、これにより、上記第１モジュールと第２モジュールとの間に両方向性デジタル信号路が形成される請求項１６３に記載のモジュラー電子システム。１６５．上記デジタル送信器は、上記第１半キャパシタの電圧を少なくとも２つの個別の電圧レベル間で迅速に切り換える手段を備えた請求項１６３に記載のモジュラー電子システム。１６６．上記切り換え手段は、デジタルロジックゲートを含む請求項１６５に記載のモジュラー電子システム。１６７．上記切り換え手段は、ＣＭＯＳインバータを含む請求項１６５に記載のモジュラー電子システム。１６８．上記デジタル送信器は、上記第２の半キャパシタにパルス波形を与える請求項１６５に記載のモジュラー電子システム。１６９．上記第１モジュールに配置されて上記デジタル送信器に接続された第３の半キャパシタと、上記第２モジュールに配置されて上記第３の半キャパシタに接続された第４の半キャパシタとを備え、上記デジタル送信器は、上記第３の半キャパシタの波形とは逆の極性をもつ実質的に同時のパルス波形を上記第４の半キャパシタに与える請求項１６８に記載のモジュラー電子システム。１７０．上記デジタル送信器は、上記第２の半キャパシタにレベル波形を与える請求項１６３に記載のモジュラー電子システム。１７１．上記第１モジュールに配置されて上記デジタル送信器に接続された第３の半キャパシタと、上記第２モジュールに配置されて上記第３の半キャパシタに接続された第４の半キャパシタとを備え、上記デジタル送信器は、上記第３の半キャパシタの波形とは逆の極性をもつ実質的に同時レベル波形を上記第４の半キャパシタに与える請求項１７０に記載のモジュラー電子システム。１７２．上記デジタル受信器は、上記第２及び第４の半キャパシタからパルス波形を受け取る請求項１６９に記載のモジュラー電子システム。１７３．上記受信器は、上記第２の半キャパシタと第２の差動入力との間の電圧差に応答する請求項１６３に記載のモジュラー電子システム。１７４．上記デジタル受信器は、上記第２の半キャパシタからパルス波形を受け取りそして上記波形をデジタル信号に変換する請求項１６３に記載のモジュラー電子システム。１７５．上記受信器は、バイアス手段及び切断手段を含む請求項１７４に記載のモジュラー電子システム。１７６．上記バイアス手段は、上記第２モジュール上の他のデバイスの振る舞いを実質的に追跡する電圧発生器と、該電圧ソースを上記第２の半キャパシタに接続する抵抗性手段とを備えている請求項１７５に記載のモジュラー電子システム。１７７．上記電圧発生器は、フィードバック接続されたＣＭＯＳインバータを備え、そして上記抵抗性手段は、１つ以上のＭＯＳトランジスタを含む請求項１７６に記載のモジュラー電子システム。１７８．上記切断手段は、特定のインバータスレッシュホールドで選択された１つ以上のインバータを含む請求項１７５に記載のモジュラー電子システム。１７９．上記切断手段は、ＮＭＯＳ及びＰＭＯＳトランジスタサイズの異なる比をもつ２つのＣＭＯＳインバータを備えている請求項１７５に記載のモジュラー電子システム。１８０．上記受信器は、更に、パルス／レベルコンバータを備えている請求項１７５に記載のモジュラー電子システム。１８１．上記パルス／レベルコンバータは、デジタルフリップ−フロップを備え、該フリップ−フロップのセット及びリセットは、上記切断手段の１つ以上の出力により少なくとも部分的に制御される請求項１８０に記載のモジュラー電子システム。１８２．上記第２の半キャパシタから上記フリップ−フロップの出力への遅延は、上記フリップ−フロップのセット及びリセット経路の両方を経て実質的に同じである請求項１８１に記載のモジュラー電子システム。１８３．上記第２の半キャパシタと上記切断手段との間に配置された信号調整手段を更に備えた請求項１７５に記載のモジュラー電子システム。１８４．上記信号調整手段は、上記第２の半キャパシタから受け取った差動信号と、付加的な差動入力とに応答する差動増幅器を含む請求項１８３に記載のモジュラー電子システム。１８５．上記信号調整手段は、ＤＭＣＣＭＯＳ増幅器を備え、該増幅器は、両方の入力が実質的に同じ電圧であるときにこの増幅器の出力電圧が上記切断手段のインバータの切り換えスレッシュホールドに関連するように構成される請求項１８４に記載のモジュラー電子システム。１８６．上記デジタル受信器は、レベル波形を受け取り、そしてこの波形をデジタル信号に変換する請求項１６３に記載のモジュラー電子システム。１８７．上記デジタル受信器は、上記第２及び第４の半キャパシタからレベル波形を受け取り、このレベル波形は差動信号を表す請求項１６９に記載のモジュラー電子システム。１８８．上記デジタル受信器は、上記第２の半キャパシタと第２の差動入力との間の電圧差に応答する請求項１６３に記載のモジュラー電子システム。１８９．上記デジタル受信器は、バイアス手段、信号調整手段及び切断手段を含む請求項１８８に記載のモジュラー電子システム。１９０．上記バイアス手段は、プロセス変化を追跡するＤＣ電圧を与える電圧発生手段と、上記電圧発生手段と上記第２の半キャパシタとの間に接続された第１の抵抗性手段と、上記電圧発生手段と上記第２の差動入力との間に接続された第２の抵抗性手段とを備えた請求項１８９に記載のモジュラー電子システム。１９１．上記信号調整手段は、上記第２の半キャパシタからの入力及び上記第２の差動入力を受け取る差動増幅器を含む請求項１８９に記載のモジュラー電子システム。１９２．上記切断手段は、特定のインバータスレッシュホールドで選択された１つ以上のインバータを備えた請求項１８９に記載のモジュラー電子システム。１９３．上記切断手段から入力を受け取るパルス／レベルコンバータを更に備えた請求項１８９に記載のモジュラー電子システム。１９４．上記パルス／レベルコンバータは、デジタルフリップ−フロップを備え、該フリップ−フロップのセット及びリセットは、上記切断手段の１つ以上の出力により少なくとも部分的に制御される請求項１９３に記載のモジュラー電子システム。１９５．上記第２の半キャパシタから上記フリップ−フロップの出力への遅延は、上記フリップ−フロップのセット及びリセット経路の両方を経て実質的に同じである請求項１９４に記載のモジュラー電子システム。１９６．上記第１モジュールの第３の半キャパシタと、上記第２モジュールの第４の半キャパシタとを更に備え、これら第３及び第４の半キャパシタは、上記第１及び第２のモジュール間に第２の容量性信号路を与えるように接続される請求項１０２に記載のモジュラー電子システム。１９７．上記容量性信号路、上記第２モジュールの伝送線及び上記第２の容量性信号路を経て上記第１モジュール上の２つのポイント間に信号が結合される請求項１９６に記載のモジュラー電子システム。１９８．上記第１及び第２のモジュール間に接続された複数の付加的な半キャパシタを更に備え、これら付加的な半キャパシタは、請求項１９７に記載したように信号を結合するための付加的な経路を与える請求項１９６に記載のモジュラー電子システム。１９９．上記容量性信号路、上記第１モジュール及び上記第２の容量性信号路を経て上記第２モジュール上の２つのポイント間に信号が結合される請求項１９６に記載のモジュラー電子システム。２００．上記第１及び第２のモジュール間に接続された複数の付加的な半キャパシタを更に備え、これら付加的な半キャパシタは、請求項１９９に記載したように信号を結合するための付加的な経路を与える請求項１９９に記載のモジュラー電子システム。２０１．複数のモジュールを備え、これらモジュールの２つ以上は、複数の電子デバイスと、これら電子デバイスに接続された複数の半キャパシタとを備え、上記モジュールは、複数の信号が上記複数の半キャパシタを経て上記２つ以上のモジュールとやり取りされるような実質的な非プレーナシステムへと組み立てられることを特徴とするモジュラー電子システム。２０２．上記モジュールは、実質的なスペース充填構造体へと組み立てられる請求項２０１に記載のモジュラー電子システム。２０３．上記２つ以上のモジュールは、実質的に平面状であり、上記２つ以上のモジュールのあるものは、実質的に水平方向に配置され、そして上記２つ以上のモジュールの他のものは、実質的に垂直方向に配置される請求項２０１に記載のモジュラー電子システム。２０４．第１の半キャパシタを含む第１モジュールと、上記第１の半キャパシタに接続された第２の半キャパシタを含む第２モジュールとを備え、この第２モジュールは、更に、第３の半キャパシタを有する第１のサブモジュールと、上記第３の半キャパシタに接続された第４の半キャパシタを有する第２のサブモジュールとを備えたことを特徴とするモジュラー電子システム。２０５．上記第１モジュールは、更に、第５の半キャパシタを有する第３のサブモジュールと、上記第５の半キャパシタに接続された第６の半キャパシタを有する第４のサブモジュールとを備えた請求項２０４に記載のモジュラー電子システム。２０６．電子回路を相互接続する装置において、実質的に平面状の下面及び上面を有する下部基体を備え、上記下面は複数の半キャパシタと、これらの半キャパシタに接続された複数のラインとを有し、更に、実質的に平面状の下面及び上面を有する上部基体を備え、上記下面は、複数の半キャパシタと、これらの半キャパシタに接続された複数のラインとを有し、上記下部基体及び上部基体は、（ｉ）上記下部基体の上記上面が上記上部基体の上記下面に隣接し、そして（ii）上記上部基体の上記下面の延長部分が上記下部基体の上記上面に隣接せずにそれを越えて延びる、ように固定され、そして更に、上部及び下部の半キャパシタを有するスペーサを備え、該スペーサは、（ｉ）その上部の半キャパシタが上記上部基体の上記下面の上記延長部分上の半キャパシタに連通し、そして（ii）その下部の半キャパシタが上記下部基体の上記下面に実質的に整列される、ように配置されたことを特徴とする装置。２０７．上記スペーサは、複数の上部及び下部の半キャパシタを含む請求項２０６に記載の装置。２０８．複数の上記上部半キャパシタは、上記上部基体の上記下面の上記延長部分上の半キャパシタに連通する請求項２０７に記載の装置。２０９．上記スペーサは、上記上部及び下部の半キャパシタ間に導電路を含む請求項２０６に記載の装置。２１０．上記スペーサ上の半キャパシタは、上記下部基体の上記下面上の半キャパシタより大きく、上記スペーサと上記下部基体との間の不整列を受け入れる請求項２０６に記載の装置。２１１．上記下部基体の上記上面に隣接せずにそれを越えて延びる上記上部基体の上記下面の第２の延長部と、上部及び下部の半キャパシタを有する第２のスペーサとを更に備え、該第２のスペーサは、（ｉ）その上部の半キャパシタが上記上部基体の上記下面の上記第２の延長部分上の半キャパシタに連通し、そして（ii）その下部の半キャパシタが上記下部基体の上記下面に実質的に整列される、ように配置された請求項２０６に記載の装置。２１２．上記第１のスペーサ、第２のスペーサ及び上部基体に複数の導電路を更に備え、上記導電路は、上記第１及び第２のスペーサの上記下部の半キャパシタ間に容量路を与えるように構成される請求項２１１に記載の装置。２１３．上記基体及び上記スペーサは、オフ・ザ・シャルフユニットを形成するように一緒に接合される請求項２１２に記載の装置。２１４．上記第１及び／又は第２の基体は、活性デバイスを含む請求項２１２に記載の装置。２１５．第３の基体と、２つの付加的なスペーサとを更に備えた請求項２１２に記載の装置。２１６．複数の付加的な基体及びスペーサを更に備えた請求項２１２に記載の装置。２１７．第１及び第２のモジュールを安価に接続する方法であって、各モジュールは多数の信号端子を有しており、上記方法は、多層の相互接続基体を次のように整列し、即ち（ｉ）上記相互接続基体の第１の複数の半キャパシタが上記第１モジュール上の複数の信号端子に容量性結合され、そして（ii）上記相互接続基体の第２の複数の半キャパシタが上記第２モジュール上の複数の信号端子に容量性結合されるようにし、そして上記相互接続基体を上記第１及び第２のモジュールに固定する、という段階を備えたことを特徴とする方法。２１８．上記整列段階は、容量性整列プロセスを使用する請求項２１７に記載の接続方法。２１９．上記整列段階は、光学整列プロセスを使用する請求項２１７に記載の接続方法。２２０．上記相互接続基板は、オフ・ザ・シャルフ部品である請求項２１７に記載の接続方法。２２１．上記固定段階は接合を含む請求項２１７に記載の接続方法。２２２．上記固定段階は機械的な取付を含む請求項２１７に記載の接続方法。