JPH09507321A - 分岐予測および推論的状態変化を用いるパイプライン化マイクロ命令装置および方法 - Google Patents

Abstract

(57)【要約】 予測の正確さが判断される前に推論的な状態の変化が予測される命令の実行の間に行なわれる態様で、多段階パイプライン化および分岐予測を与える高速命令実行装置が開示される。

Description

【発明の詳細な説明】 分岐予測および推論的状態変化を用いる パイプライン化マイクロ命令装置および方法 発明の背景および概要 この発明は一般に、デジタルデータ処理装置の動作を制御するための改良され た装置および方法に関する。 上述の同時に提出された出願連続番号第０８／１７４，８５６号において、好 ましくは単一の集積回路チップまたはモジュール上で実現され、多段階パイプラ イン化および分岐予測でＣＩＳＣ命令およびＲＩＳＣ命令を用いることができる 非常に有利な高速マイクロ命令実行アーキテクチャが開示される。この発明は、 好ましくは単一の集積回路チップまたはモジュール上で同様に実現され、かつこ れもまた他の広範なアーキテクチャに適用可能であるこの出願に開示されるアプ ローチの非常に重要かつ新規な改良を与える。 この発明によって与えられる新規な改良は、命令が正確に予測されたかどうか が判断される前に、推論的な状態の変化を予測された命令の実行中に生じさせる 非常に重要な特性を加える。当業者には周知であるように、不正確であるかもし れない命令に対して状態の変化を許すことは、不正確な状態の変化を元通りにし なくてはならないことに関連した問題のために不所望と見なされている。これは 上述の同時に提出された特許出願におけるような多段階アーキテクチャが用いら れる場合に一層困難な問題である。 この発明に従って、予測の正確さが判断される前に推論的な状態の変化を予測 された命令の実行中に生じさせ、同時にまた、この発明が誤って予測されたと判 断されるならば非常に有利かつ迅速な態様で不正確に変化された状態を補正する 方法および装置が提供される。 この発明の具体的な性質ならびに他の目的、特徴、利点および用途は添付の図 面と関連して好ましい実施例の以下の詳細な説明から明らかになるであろう。 図面の簡単な説明 図１は、先行技術のデジタルデータ処理システムの概略ブロック図である。 図２は、図１のシステムに用いられる制御語の形式を示す。 図３は、上述の同時に提出された出願において開示される好ましい実施例を示 す概略ブロック図である。 図４は、マイクロ命令アドレスに応答してマイクロ命令のアクセスを表を用い て示す。 図５は、図３のシステムに与えられ得るＣＩＳＣ命令およびＲＩＳＣ命令が混 合した一例を表を用いて示す。 図６は、図３のシステムに与えられ得る典型的なマイクロ命令の流れを示す。 図７は、図６のマイクロ命令の流れに対する、図３のシステムにおけるマイク ロ命令のフローを示す表である。 図８は、この発明に従って推論的状態変化を用いるデジ タルデータ処理システムの好ましい実施例を大まかに示す概略ブロック図である 。 図９は、図８のシステムをより具体的に示す概略ブロック図である。 図１０は、図９のシステムに与えられ得る典型的なマイクロ命令の流れを示す 。 図１１は、図１０のマイクロ命令の流れに対する、図１０のシステムにおける マイクロ命令のフローを示す表である。 詳細な説明 同様の数字および記号が図面の図を通して同様の素子に当てはまる。 この発明の好ましい実施例は、上述の同時に提出された出願連続番号第０８／ １７４，８５６号において開示される多段階高速マイクロ命令実行アーキテクチ ャに適用されるように説明される。したがって、この出願の開示が最初に図１− ７を参照して示される。 最初に、先行技術のデジタルデータ処理システムを一般に示す図１を参照する 。簡略化するために、図１のブロック８は、この技術において周知であるさまざ まな形状のいずれにおいても各々が与えられる、メモリ記憶ユニット（ＭＳＵ） １０、算術論理ユニット（ＡＬＵ）１１、入力／出力（Ｉ／Ｏ）セクション１２ 、およびタイミング制御１３を含む、デジタルデータ処理システムの従来的な部 分 を表すように与えられる。 典型的に、同期のタイミングがタイミング制御１３によって図１のシステムに 与えられ、１つのマイクロ命令が各機械サイクルの間に行なわれる。機械サイク ルは典型的に単一のクロックタイムに対応し、機械状態を表わす記憶装置は各サ イクルの終わりに起こるクロックによって更新される。図面を混乱させないため に、図１のシステムのさまざまな構成要素に与えられる特定的なタイミング信号 が図示されないが、従来の態様で与えられると想定されるべきである。 図１の全体の説明を続けると、プログラマブルマイクロ命令メモリ１４が複数 個のマイクロ命令制御語ＣＷを記憶するために与えられることが理解される。典 型的な制御語ＣＷは図２に図示され、マイクロ命令Ｍ、次のアドレスフィールド ＮＡおよび条件選択フィールドＣＳから構成されるとわかる。選択されたマイク ロ命令制御語ＣＷは、マイクロ命令アドレスレジスタ１８のマイクロ命令アドレ スＭ_addrに応答してマイクロ命令メモリ１４からマイクロ命令レジスタ１６にフ ェッチされる。アドレスＭ_addrは、条件選択論理２２とマイクロ命令レジスタ１ ６における次のアドレスフィールドＮＡとブロック８によって与えられる代替ア ドレスＡ_addrとから選択された条件信号２２ａに応答して次のアドレス論理２０ によって前のサイクルの間に与えられる。この代替アドレスＡ_addrは、サブルー チンの復 帰または割込の目的のために必要とされ得るような他の次のマイクロ命令アドレ スを選択させる。選択される条件信号２２ａは、マイクロ命令レジスタ１６にお ける選択フィールドＣＳとブロック８からのマイクロ命令結果Ｍ_eとに応答して 条件選択論理２２によって選択される。 図１のシステム動作の間、以下のオーバラップした（パイプライン化した）実 行動作およびフェッチ動作が各機械サイクルの間に起こり、（１）システムはマ イクロ命令レジスタ１６に記憶された制御語ＣＷ（この制御語は前のサイクルの 間にマイクロ命令メモリ１４からフェッチされ、マイクロ命令メモリ１６に記憶 されている）のマイクロ命令Ｍ部分を実行し、（２）アドレスレジスタ１８のマ イクロ命令アドレスＭ_addrに応答して、システムはマイクロ命令メモリ１４から 次のマイクロ命令制御語をフェッチし、それを次のサイクルの間に用いるために マイクロ命令レジスタ１６に記憶する。 図１の先行技術のシステムに関連して、マイクロ命令が無条件である（すなわ ち、次のマイクロ命令が１つしかない）とき、フェッチ動作（上の（２））は常 に正確な次のマイクロ命令をマイクロ命令レジスタ１６にフェッチすることが理 解される。このような無条件のマイクロ命令では、パイプライン化マイクロ命令 フェッチ動作および実行動作はマイクロ命令のフローの速度を高めるのに効果的 である。しかしながら、マイクロ命令が条件付である（すなわち、 起こり得る次のマイクロ命令が２つ以上ある）ならば、予測される次のマイクロ 命令アドレスＭ_addrは図１のブロック８によってアドレスレジスタ１８に与えら れ、このために、間違った次のマイクロ命令をフェッチすることになり得る。こ の場合、マイクロ命令のフローを補正するためのステップが取られなければなら ない。 たとえば上述の米国特許第４，１５５，１２０号および第４，４３０，７０６ 号に説明されるような、不正確にフェッチされたマイクロ命令を補正するための さまざまな方法が知られている。これらの特許の開示はここに援用されると見な されるべきである。これらの開示によって取られるアプローチは、正確に予測さ れたかどうかを判断するために、予測されたマイクロ命令の各々をテストするこ とである。正しくなければ、不正確にフェッチされたマイクロ命令がアボートさ れ（すなわち、機械状態におけるいかなる変化も生じないように防がれ）、正確 な次のマイクロ命令をフェッチするための方策が取られる。 上述の同時に提出された出願において開示される多段階パイプライン化マイク ロプログラミングアーキテクチャの好ましい実施例は一般に図３に図示される。 図３に示されるように、マイクロ命令のフェッチおよび実行は多数の段階を用い るパイプライン化態様で行なわれる。レジスタ１０、１２、１４および１６は段 階間の記憶を行なう。必然的ではないが、基本的な外部クロックレートの倍数で ある レートでこれらの多数の段階にクロックを与えることは特に有利であり、これに よって、スループット速度がそれに応じて高められる。この多重クロックレート はたとえばＲＩＳＣシステムに典型的に用いられる高いレートであってもよい。 図３に示されるような、このような多重高速パイプライン化はこの明細書中では 超パイプライン化と称される。 より具体的に図３を検討すると、段階０、段階１、段階２および段階３と呼ば れる４つの段階が図示される。各段階は単一のクロックだけを必要とする。図３ を過度に複雑にしないために、クロック信号が図示されていないが、従来の態様 で与えられると想定されるべきである。 図３を参照して、段階０は、マイクロ命令アドレスレジスタ１０２のマイクロ 命令アドレスに応答してマイクロ命令メモリ１００からマイクロ命令レジスタ１ ０４へマイクロ命令Ｍを読出すことを含むと理解される。マイクロ命令メモリ１ ００はたとえば、共通の譲受人に譲渡され、１９９３年１１月３０日に提出され た同時係属の特許出願連続番号第０８／１５９，８８３号および第０８／１５９ ，６８３号に開示されるようなオンチップ命令キャッシュであってもよい。 図３の段階０の間に、次のアドレスデータＮＡはまたマイクロ命令Ｍとともに マイクロ命令メモリ１００から読出される。この次のアドレスデータＮＡは、次 のクロックサ イクルの間に用いるべき次のマイクロ命令を選択するために、次のマイクロ命令 アドレスＡ_mをマイクロ命令アドレスレジスタ１０２に与える次のアドレス論理 １０６に与えられる。このように、段階０が完了するとき、マイクロ命令Ｍはマ イクロ命令レジスタ１０４にセットアップされており、次のマイクロ命令のアド レスはマイクロ命令アドレスレジスタ１０２にセットアップされている。 説明される好ましい実施例では、静的な次のマイクロ命令予測アプローチが用 いられるが、動的な予測も用いられ得ると理解されたい。したがって、条件付の 各マイクロ命令について、次のマイクロ命令が知られており、無条件の命令と同 様にフェッチされる。たとえば、静的な予測が用いられる場合、条件付の命令に 従う次の命令はコンパイラによって予め定められており、マイクロ符号に組込ま れる。このように、次のマイクロ命令のフェッチは、現在のマイクロ命令からの 、または前に実行されたいかなるマイクロ命令からのマイクロ命令実行結果のテ ストも待たなくてもよい。代わりに、予測される次のマイクロ命令アドレスＡ_m は、現在のマイクロ命令Ｍがマイクロ命令レジスタ１０４へ読込まれる同じクロ ックの間にマイクロ命令アドレスレジスタ１０２においてセットアップされる。 この動作は、マイクロ命令アドレスレジスタ１０２の連続した次のマイクロ命令 アドレスＡ_m1、Ａ_m2、Ａ_m3が、それぞれのクロック周期１、２、３の間に、それ ぞれの次に従うクロック周 期２、３、４の対応するマイクロ命令Ｍ１、Ｍ２、Ｍ３を読出させる態様を表に よって表わす図４において例示される。 予測される次のマイクロ命令Ａ_mは、マイクロ命令メモリ１００から読出され るＮＡに応答して、各クロックが次のアドレス論理１０６によって与えられる間 にマイクロ命令アドレスレジスタ１０２においてセットアップする。ＮＡ自体は マイクロ命令アドレスであってもよいか、次の順次（＋１）マイクロ命令アドレ スが用いられるべきことを示してもよいか、または、複数個の入力アドレスＡ₁ のうちのどれが次のマイクロ命令アドレスＡ_mとして用いられるべきかを示して もよい。これらの入力アドレスＡ₁はサブルーチン復帰、飛越し、割込を扱い、 また、マイクロ命令を終了し（その最後のマイクロ命令が完了されているとき） 、かつ次のマイクロ命令の最初のマイクロ命令に進むのに備える。次のマイクロ 命令はまた好ましい実施例では静的に予測されてもよく、これは、１つのマイク ロ命令から次のものへのフローが、マクロ命令におけるマイクロ命令の数にかか わらずマイクロ命令レベルで明白であるために容易に達成される。 図５は、クロック周期１−１０の間のＣＩＳＣマイクロ命令およびＲＩＳＣマ イクロ命令の混合した例を表によって示す。図５に示されるように、マイクロ命 令Ｍ１、Ｍ２、Ｍ３、Ｍ４は第１のＣＩＳＣマクロ命令ＭＣＩＳＣ−１を 構成し、次に従うマイクロ命令Ｍ５、Ｍ６、Ｍ７は３つのＲＩＳＣマクロ命令Ｍ ＲＩＳＣ−１、ＭＲＩＳＣ−２、ＭＲＩＳＣ−３を構成し、次の３つのマイクロ 命令Ｍ８、Ｍ９、Ｍ１０は第２のＣＩＳＣマクロ命令ＭＣＩＳＣ−２を構成する 。ＣＩＳＣマクロ命令ＭＣＩＳＣ−１およびＭＣＩＳＣ−２と混合したＲＩＳＣ マクロ命令ＭＲＩＳＣ−１、ＭＲＩＳＣ−２、ＭＲＩＳＣ−３のストリングは、 ＣＩＳＣの利点を放棄せずに利点をＲＩＳＣ性能から取出させる。たとえば、Ｒ ＩＳＣ命令のこのようなストリングは、結果的により高い性能に繋がるマイクロ 符号のフローの部分にＲＩＳＣ動作を与えるために用いられ得る。 段階０がいかにマイクロ命令をマイクロ命令レジスタ１０４へフェッチし、か つマイクロ命令アドレスレジスタ１０２において次のマイクロ命令アドレスＡ_m をセットアップするかが説明されたので、段階１の間の動作が次に図３を参照し て説明される。段階１の間、マイクロ命令レジスタ１０４から取出された段階１ 制御信号１０４ａが、選択されたオペランドをレジスタファイル１０８からアク セスさせ、オペランドレジスタ１１０に記憶させる。 レジスタファイル１０８は、ハードウェア／マイクロ符号の組合せによって実 現される仮想計算機の「状態」を記憶する。たとえば、レジスタファイル１０８ は（次のアドレス論理１０６に与えられるＡ₁のような）さまざまなアドレスと 中間結果とシステム動作のために必要とされる他 のデータとを記憶する。レジスタファイル１０８は、上述の共通の譲受人に譲渡 された同時係属の特許出願連続番号第０８／１５９，８８３号および第０８／１ ５９，６８３号に開示されるようなオンチップキャッシュを含んでもよい。レジ スタファイル１０８はまた、データをそこから受信し、かつそこに送信するため のオフチップ主メモリ（図示せず）とインタフェースしてもよい。 図３に示されるように、以下の制御機能がまた段階１の間に行なわれ、ａ）マ イクロ命令レジスタ１０４からの段階１制副信号１０４ｂは、段階２の間の動作 を制御するのに用いるために段階２制御レジスタ１１２に転送され、ｂ）マイク ロ命令レジスタ１０４からの段階１条件選択信号ＣＳは、段階２条件レジスタ１ １４に転送されるべきであり、かつ段階２において用いられる特定の段階１条件 信号を選択するために段階２条件選択論理１１４に与えられる。如何にマイクロ 命令が段階０においてアクセスされ、かつオペランドが段階１でそれに応答して 選択されるかが説明されたので、この説明は次に、回転動作、マスキング動作お よび算術論理動作がこれらの選択されたオペランドにおいてその間に行なわれる 段階２の検討に進む。より具体的には、段階３の間、オペランドレジスタ１１０ において選択されるオペランドは、段階２制御レジスタ１１２からの段階２制御 信号によって制御される回転論理１１８、マスク論理１２０、および算術制御論 理１２２（ＡＬＵ） によって動作される。段階３の間のこれらの動作の結果はマイクロ命令結果レジ スタ１２４に記憶される。レジスタ１２４におけるこれらの結果は、段階３の間 に用いられて、段階０においてフェッチされたマイクロ命令が次に説明されるよ うに正確に予測されたかどうかを判断するフラグ１２５を含む。段階３と同様に 、段階２制御レジスタ１１２からの段階２制御信号は段階３制御レジスタ１２６ に転送されて、段階３の間の動作を制御するのに用いられ、同様に、段階２制御 レジスタ１１２からの段階２制御信号ＣＳ₂が段階２制御選択論理１２８に与え られて、段階３条件レジスタ１３０に転送されるべきであり、かつ段階３におい て用いられる特定の条件を選択する。 マイクロ命令の実行は段階３の間に完了される。段階３の間、図３のマイクロ 命令結果レジスタ１２４に記憶される結果はレジスタファイル１０８に書込まれ る。段階３の間でまた、予測テスト論理１３２はマイクロ命令が適切に予測され たかどうかを判断する。これが達成されるのは、フラグ出力１２５Ａａを、段階 ３条件レジスタ１３０からの条件１３０ａ、レジスタファイル１０８から取出さ れた予測される条件１３１、および／または、他の段階で起こるものを含んで同 時に行なわれるさまざまな論理動作からの出力を、予測テスト論理１３２に適用 することによってである。これらの入力に基づいて、予測テスト論理１３２はマ イクロ命令が間違って予測されたかどうかを判断し、 間違っていれば、アボート信号１３２ａを生成する。このアボート信号１３２ａ は以下の動作を開始する。すなわち、ａ）アホート信号１３２ａはレジスタファ イル１０８および他の復元および論理に与えられて、誤って予測されたマイクロ 命令がシステム状態および／または他のシステム復元を不適切に変化することを 回避し、ｂ）アボート信号１３２ａは、誤って予測されたマイクロ命令に従って フェッチされたマイクロ命令の効果を無効にすることによってパイプラインを空 にさせる。したがって、アボート信号は、アドレスレジスタ１０２、オペランド レジスタ１１０、結果レジスタ１２４、マイクロ命令レジスタ１０４、制御レジ スタ１１２および１２６、ならびに条件レジスタ１１６および１３０のデータを 無効にするために用いられる。アボート信号１３２ａに応答するこの無効化はた とえば、上述の特許第４，１５５，１２０号および第４，４３０号，７０６号と 上述の特許出願連続番号第０８／１５９，８８３号および連続番号第０８／１５ ９，６８３号とにおいて開示されるように達成され得る。好ましい態様は、レジ スタのデータが無効であることを示すようにアボート信号１３２ａによって設定 可能である関連のレジスタの各々における有効性ビットを含むはずである。図３ を混乱させないために、アボート信号１３２ａからさまざまなレジスタへの接続 は図示されないが、当業者によって容易に与えられ得る。 段階３はまた、マイクロ命令が誤って予測されたことを予測テスト論理１３２ が判断するときに正確なマイクロ命令をフェッチする。これは、予測テスト論理 １３２からの信号１３２ｂを図３の次のアドレス論理１０６に適用することによ って達成され、このために、次のアドレス論理１０６がマイクロ命令アドレスレ ジスタ１０２において（フェッチされているべき正確なマイクロ命令に対応する ）正確なマイクロ命令アドレスをセットアップする。次に動作は図３と関連して 段階０、１、２および３でこれまでに説明されたように進む。誤って予測された 命令の発見がパイプラインを空にさせたために、無効化された段階の動作は無視 される。 誤って予測された条件付のマイクロ命令の結果として上述のようにパイプライ ンを空にすることは、これが深いパイプラインを有する多段階アーキテクチャが 特に用いられる場合にあまりにも頻繁に起こるならば、性能に酷く影響を与え得 ることが理解される。しかしながら、条件付の分岐は静的な予測であってもマイ クロ命令レベルで高い精度に予測できることが発見されているので、図３に示さ れる多段階超パイプライン化アーキテクチャの全体の性能は非常に重要な性能上 の改良を与えることができる。 上述の多段階超パイプライン化アーキテクチャはさらなる利点をもたらす。た とえば、図３において、さらなる出力信号１２２ｂおよび１２２ｃはＡＬＵ１２ ２から与えら れ、さらなる出力信号１２４ｂおよび１２４ｃは結果レジスタ１２４から与えら れることに注意されたい。これらの出力信号は性能を高めるために他の段階にお いて論理および記憶に与えられると有利であろう。たとえば、ＡＬＵ１２２から の出力１２２ｂと結果レジスタ１２４からの出力１２４ｂとはオペランドレジス タ１１０への入力としてそれぞれ与えられることに注意されたい。また、ＡＬＵ １２２からの出力１２２ｃと結果レジスタ１２４からの１２４ｃとは、それぞれ の段階において動作に影響を与えるために、マイクロ命令レジスタ１０４と制御 レジスタ１１２および１２６と条件選択論理１１４および１２８との入力として 用いるために与えられ得る。パイプライン化多段階アーキテクチャによって可能 にされたこのような段階間の相互接続は各段階の動作を高める際により優れた融 通性および順応性を与え、したがって全体のマイクロ命令実行を高める。別の重 要な利点は、１つのクロックにおいて行なわれることができない論理動作が第１ の段階において部分的に行なわれ、次に次の段階において完了できることである 。さらに、条件付のマイクロ命令が正確に予測されたかどうかを判断することに 関連した論理を行なうために多数の段階が利用可能なので、予測の正確さが、論 理テスト動作にさらなる遅延を必要とせずに段階３において判断できる。 次に、図３の多段階超パイプライン化アーキテクチャの典型的な動作を図示す るために用いられる図６および図７ を参照する。 図６は典型的なマイクロ命令の流れの例であり、マイクロ命令Ｂ１およびＦ１ は条件付であり、Ｂ２はＢ１に従い、Ｆ２はＦ１に従うことが予測される。 図７の表は、図６のマイクロ符号のフローに基づいて１０個のクロック周期に ついて段階０、１、２および３のマイクロ命令のフローを図示し、ここでＢ１か らＢ２へのフローの予測は不正確であるとわかるが、Ｆ１からＦ２へのフローの 予測は補正されているとわかる。図８のクロック周期は好ましくは単一のクロッ ク時間に対応し、機械状態を表わす記憶装置は各クロック周期の終わりに更新さ れると理解されたい。 図３および図４を参照して、段階０の間、マイクロ命令はマイクロ命令レジス タ１０４においてフェッチかつ記憶され、段階１の間、フェッチされたマイクロ 命令に対するオペランドがマイクロ命令オペランドレジスタ１１０において選択 かつ記憶され、段階２の間、回転動作、マスク動作およびＡＬＵ動作が選択され たオペランドで行なわれ、その結果（およびフラグ）は結果レジスタ１２４に記 憶され、段階３の間、結果はレジスタファイル１０８へ書込まれ、予測されたマ イクロ命令の正確さがテストされることが思い出される。不正確なマイクロ命令 がフェッチされたことが段階３の間に判断されるならば、マイクロ命令はアボー トされ、パイプラインは空にされ、正確なマイクロ命 令のアドレスはアドレスレジスタ１０２においてセットアップされる。 最初に、アボートを含まない、図７のクロック周期１−４がより詳細に説明さ れる。図７に示されるように、クロック周期１−４の間、段階０がそれぞれのマ イクロ命令Ａ１、Ｂ１、Ｃ１、およびＤ１をフェッチし、クロック周期２−４の 間、段階１がそれぞれのマイクロ命令Ａ１、Ｂ１およびＣ１に対するオペランド を選択し、クロック周期３−４の間、段階２がそれぞれのマイクロ命令Ａ１およ びＢ１に対するマスク動作、回転動作およびＡＬＵ動作を行ない、クロック周期 ４の間、段階３がマイクロ命令Ａ１に対して結果の記憶と次のマイクロ命令のア ドレス選択とを行なう。不正確な予測がクロック周期１−４の間に発見されてい ないので、アボートは起こらない。 クロック周期５の間、段階０、１、２および３はそのそれぞれの動作を図７に 示されるようにマイクロ命令Ｅ１、Ｄ１、Ｃ１およびＢ１で行なう。しかしなが ら、クロック５の段階３の間、予測テスト論理１３２はマイクロ命令Ｃ１が不正 確に判断され、かつマイクロ命令Ｂ２が代わりにフェッチされているべきである ことを判断する。結果として、レジスタファイル１０８における書込を回避する アボートが（これまでに説明されたように）起こり、レジスタ１０４、１１０、 １１２、１１６、１２４、１２６および１３０のデータを無効にすることによっ てパイプラインを 空にし、正確なマイクロ命令アドレス（すなわち、Ｂ２のアドレス）をマイクロ 命令アドレスレジスタ１０２においてセットアップさせる。 したがって、図７のクロック周期６に示されるように、クロック周期６の段階 ０の間、正確なマイクロ命令Ｂ２がマイクロ命令レジスタ１０４へフェッチされ る。「Ｘ」はクロック周期６の段階１、２および３において印を付けられて、３ つの無効化された（空にされた）段階の動作がクロック周期６の間無視されるこ とを示すことに注意されたい。 図７のクロック周期７の間、マイクロ命令Ｆ１が段階０の間にフェッチされ、 オペランドが図示されるように段階１の間にマイクロ命令Ｂ２について選択され る。段階２および段階３は（クロック７のこれらの段階について与えられる「Ｘ 」によって示されるように）クロック７の間無視され続け、これは、正確なマイ クロ命令Ｂ２に対応する有効なデータがまだそこに伝搬されていないからである 。 図７のクロック周期８では、マイクロ命令Ｇ１が段階０においてフェッチされ る。図６において、Ｆ１は条件付のマイクロ命令であり、この場合マイクロ命令 Ｇ１は想定される予測に基づいてフェッチされることに注意されたい。また、ク ロック８の間、オペランドは段階１のマイクロ命令Ｆ１について選択され、マス ク動作、回転動作およびＡＬＵ動作は段階２のマイクロ命令Ｂ２について行なわ れる。 クロック８の段階３は再び「Ｘ」で印を付けられ、これは有効なデータがまだそ こに伝搬されていないからである。 クロック周期９では、パイプラインは再び満たされ、これは４つの段階０、１ 、２および３の全部が今や有効であるからである。クロック周期９では、次のマ イクロ命令Ｇ２が段階０の間にフェッチされ、オペランドは段階２の間にマイク ロ命令Ｆ１について選択され、実行が段階３のマイクロ命令Ｂ２について完了さ れる。 図７に示される最後のクロック周期であるクロック周期１０では、次のマイク ロ命令Ｇ３が段階０の間にフェッチされ、オペランドは段階１においてマイクロ 命令Ｇ２について選択され、回転動作、マスク動作およびＡＬＵ動作は段階２に おいてマイクロ命令Ｇ１について行なわれ、マイクロ命令完了動作が段階３にお いてマイクロ命令Ｆ１について行なわれる。マイクロ命令Ｆ１が図６に示される ように条件付なので、段階３はまた予測されるマイクロ命令Ｇ１の選択が正確で あったかどうかを判断する。この例について想定されるように予測が正確である ことがわかるので、アボートは起こらず、フローは割込なしに続く。 図１−７に関して、上述の同時に提出された特許出願連続番号第 号において開示されるマイクロ命令実行アーキテクチャを説明したので 、そこにこの発明を組入れるための好ましい態様が次に図８−１１を参照して説 明される。しかしながら、まず、命令が正確に予 測されているかが判断されるまで状態変化が遅延されるときに性能が劣化し得る いくつかの理由を検討することが、この発明を理解する際に役立つであろう。 今日のシステムには典型的であるような同時実行または脱順序実行をもたらす パイプライン化命令実行アーキテクチャを用いるときに、いくつかのデータハザ ードが存在することが理解される。周知であるように、データハザードは、通例 はオーバラップする命令実行のために、不正確なデータを読出または書込可能で ある状況に当てはまる。データハザードの一例はリードアフタライト（ＲＡＷ） ハザードであり、ここで命令は後の命令が「読出」しなければならないデータを 「書込」、この場合、「書込」は「読出」が引起こさせられる前に行なわれなけ ればならない。データハザードの別の例はライトアフタリード（ＷＡＲ）ハザー ドであり、ここで命令は後の命令が「書込」しなければならないデータを「読出 」、この場合、「書込」は「読出」の後に起こらなければならない。データハザ ードのさらなる例はライトアフタライト（ＷＡＷ）ハザードであり、ここで命令 は後の命令がまた書込まなければならないデータを書込み、この場合、「書込」 は適切な順序で起こらなければならない。 パイプライン化アーキテクチャは典型的に、命令にそのそれぞれの結果（変化 する機械状態）を予め定められた順序で書込むことを強制することによって上に 例示されたよ うなデータハザードを解決する。命令の書込のこのような強制は、分岐予測を用 いるパイプライン化機械について特に、命令実行の速度に著しい遅延を起こし得 る。なぜなら、命令が正確に予測されたことが判断されるまでに結果の書込を遅 延させなければならないことによってさらなる遅延が導入されるからである。 図８は、この発明に従って推論的状態変化を用いる好ましい実施例を大まかに 示す概略ブロック図である。 図８に関連して、図３に説明されたものと類似したマイクロ命令アーキテクチ ャが好ましくは用いられることを理解されたい。より具体的には、図８は、実行 段階ＥＸ−１、ＥＸ−２およびＥＸ−３から命令実行結果をそれぞれ受ける中間 レジスタ１１、１２および１３を用いるパイプライン化多段階アーキテクチャの ３つの段階を示す。中間レジスタ１１、１２および１３はたとえば、図３のレジ スタ１０４、１１０および１２４にそれぞれ対応でき、実行段階ＥＸ−１、ＥＸ −２およびＥＸ−３は図３の段階１、２および３に対応できる。図８に示される 機械状態ブロック２００は図３のレジスタファイル１０８と他の機械状態１０９ との両方に対応する。また、より明らかにするために、図３のさまざまな部分が 図８から省略されているが、図３に示されるような同じ態様で与えられ得る。 実行段階ＥＸ−１、ＥＸ−２およびＥＸ−３から図８の機械状態２００に与え られる実行結果は、Ｅ１、Ｅ２およ びＥ３としてそれぞれ示され、段階ＥＸ−１、ＥＸ−２およびＥＸ−３に与えら れてこれによって用いられる特定の機械状態値はＳ１、Ｓ２およびＳ３としてそ れぞれ示される。 図８に示されるように、復元レジスタ２０２はライン２０１を経て機械状態２ ００と通信する。この復元レジスタ２０２は機械状態のバックアップコピーを記 憶するために設けられて、変化を生じる命令が正確に予測されたかどうかがまだ 判断されていなくても、機械状態２００を段階の命令実行に応答して変化させる 。これは、初期の状態変化を１つ以上の状態値において生じさせ、同時に、元の 状態値のバックアップコピーを（ライン２０１を経て）対応する復元レジスタ２ ０２において記憶することによて達成される。したがって、状態変化を引起こし た命令が誤って予測されたことが後に判断されるならば、対応する復元レジスタ のバックアップコピーが（ライン２０１を経て）機械状態２００に与えられて、 不正確に変化された状態値をその元の（正確な）値に復元する。 対応する命令が正確に予測されていることが判断されるまで待つ必要なしに図 ８のパイプライン化アーキテクチャが状態値を変化させるので、著しく高い速度 の命令実行が達成できる。たとえば、早く完了できる命令について、かつ命令実 行が可能な限り速く状態を変化することによって加速できる命令について、上述 のような状態の初期の変化 をもたらすことで性能が著しく改善できる。与えられる復元レジスタ２０２の数 を制限することが所望なので、性能において最大の改良を生じる状態変化にバッ クアップが主に与えられるべきである。 次に、図８に示された推論的状態変化アーキテクチャの動作の具体的な例を示 すために用いられる図９−１１を参照する。 図９は基本的には図８と類似しており、図９のカウント３０３は、推論的な状 態変化が有利に与えられ得るブロック２００における状態値を表わす。同様に、 図９のＥＸ−２およびＥＸ−３の復元レジスタ３０５および３０７は、図９では カウンタ３０３をバックアップするために用いられる図８の復元レジスタ２０２ を表わす。図９の実行プロックＥＸ−１、ＥＸ−２およびＥＸ−３と中間レジス タＩ１、Ｉ２および１３は図８と関連してこれまでに説明されたとおりである。 説明されるこの動作サンプルのために、図１０のマイクロ命令のフローが示さ れることが想定され、ここでＡは条件付のマイクロ命令であり、２つの可能な次 のマイクロ命令、すなわちマイクロ命令ＢまたはＤを有する。また、図１０のマ イクロ命令Ａ、Ｂ、ＤおよびＦの各々は段階ＥＸ−１の間に図９のカウンタ３０ ３を増分させ、カウンタ３０３はさもなければ増分されないことが想定される。 これが図９において示されるのは、以下に説明されるように誤 った予測がＥＸ−３の間に検出されないときに通常は起こるものである、新しい カウンタ値ＣＶをマルチプレクサ３１０を経てカウンタ３０３に適応する段階Ｅ Ｘ−１によってである。ＣＶが段階ＥＸ−１の間にカウンタ３０３を増分させる とき、元の（変化されない）カウンタ値のバックアップコピーはＥＸ−２復元レ ジスタ３０５に記憶される。カウンタ出力３０３ａはまた、実行ブロックＥＸ− １に与えられてこれによって各クロック周期の間に用いられることに注意された い。また、図９に示されるように、ＥＸ−２復元レジスタ３０５はそのバックア ップ値を各マイクロ命令の終わりにＥＸ−３復元レジスタ３０７に転送し、それ をそのそれぞれのマイクロ命令がこれによって実行されるときに段階ＥＸ−３に おいて用いさせる。 図３の段階３に類似した、図９の実行ブロックＥＸ−３はマイクロ命令が誤っ て予測されたかどうかを判断する。誤っているならば、ＥＸ−３は適切な出力Ａ ｂを与えて、図３の段階３についてこれまでに説明されたようにアボート動作を 行なう。さらに、誤った予測が検出されるとき、図９のＥＸ−３は復元カウンタ 出力Ｒｃを与え、これはマルチプレクサ３１０に与えられて、ＥＸ−１からのカ ウンタ値ＣＶの代わりにカウンタ３０３に与えられるべきＥＸ−３復元レジスタ ３０７のカウント値を選択する。これは、誤って予測されているとわかったマイ クロ命令によってＥＸ−１の間に変化される前に有していた値にカウンタ３０ ３を事実上復元する。マイクロ命令が正確に予測されたことをＥＸ−３が判断す るならば、カウンタ３０３は復元されないが、ＥＸ−１によって与えられる新し いカウンタ値に従って通常の態様で設定される。 図１１をさらに参照して次に説明されるのは、図１０に示される例示的なマイ クロ命令フローがクロック周期１−７の間に図１０の推論的実行アーキテクチャ を通して伝播される具体的な態様である。この例では、マイクロ命令Ｂが条件付 のマイクロ命令Ａに従うように予測されているが、これは、マイクロ命令Ａがマ イクロ命令Ｄによって従われているべきなので誤った予測であることが想定され る。カウンタ３０３は最初は「１」カウント値を有することがさらに想定される 。 図１１は、図示されるクロック周期１−７の各々の間にどのマイクロ命令が段 階ＥＸ−１、ＥＸ−２およびＥＸ−３の各々によって動作されているかを示す。 図８におけるように、図１１のクロック周期は好ましくは単一のクロック時間に 対応し、機械状態を表わす記憶装置は各クロック周期の終わりに更新される。図 １１はまた、各クロック周期の間のカウンタ３０３とカウンタ復元レジスタ３０ ５および３０７との値を示す。各クロックの間の動作が次により詳細に検討され る。 図１１のクロック周期１の間、マイクロ命令Ａは図示されるように段階ＥＸ− １によって動作される。また、カウ ンタ３０３は「１」の想定される初期のカウント値を有するとわかる。クロック 周期１の間に適切ではない活動は「？」によって示される。 図１１のクロック周期２の間、マイクロ命令Ａは段階ＥＸ−２に伝搬しており 、予測される次のマイクロ命令Ｂが段階ＥＸ−１にある。また、クロック周期２ の間、カウンタ３０３は、クロック周期１の間にマイクロ命令Ａで動作された段 階ＥＸ−１から「２」の増分されたＣＶ値を受けた結果として「２」のカウント 値を有する。また、ＥＸ−１カウンタ復元レジスタ３０５は、カウンタ３０３の 元の「１」の値がバックアップコピーを与えるためにクロック周期１の間にそこ に記憶された結果としてクロック周期２の間に「１」の値を有する。 図１１のクロック周期３に示されるように、マイクロ命令Ｃ１は状態ＥＸ−１ にあり、マイクロ命令Ｂは状態ＥＸ−２にあり、マイクロ命令Ａは状態ＥＸ−３ にある。（マイクロ命令Ａのように）マイクロ命令Ｂの間にＥＸ−１によって与 えられるＣＶ値がカウンタ３０３をＥＸ−１の間に増分させることが想定される ので、カウンタ３０３はクロック周期３の間「３」のカウント値を有し、ＥＸ− ２復元レジスタ３０５はカウンタ３０３の前の「２」のカウント値に対応する「 ２」の値を有する。また、ＥＸ−２カウンタ３０７は、カウンタ復元レジスタ３ ０３の前の「１」のカウントが図１１において示されるようにクロック周期 ２の間にそこに転送された結果としてクロック周期３の間に「１」の値を有する 。 マイクロ命令Ａがクロック周期３の間に段階ＥＸ−３にあるので、マイクロ命 令Ａからマイクロ命令Ｂに予測される分岐がテストされる。これまでに述べられ たように、示される例では、マイクロ命令Ｂが不正確に予測され、かつマイクロ 命令Ｄがマイクロ命令Ａに従うべきであったことを段階ＥＸ−３が判断すると想 定される。 マイクロ命令Ｂが誤って予測されたとクロック周期３の間に判断する結果とし て、クロック周期４の間、（たとえば図３の段階３に関連して説明されたように ）正確なマイクロ命令Ｄが段階ＥＸ−１に与えられ、他の段階ＥＸ−２および段 階ＥＸ−３ならびにＥＸ−２復元レジスタ３０５およびＥＸ−３復元レジスタ３ ０７が「Ｘ」によって示されるように無効にされる。クロック周期４の間、クロ ック周期３の間のＥＸ−３からの復元出力がカウンタ３０３に適応するためにＥ Ｘ−３カウンタ復元レジスタ３０７の元の「１」のカウント値をマルチプレクサ ３１０に選択させる結果として復元が起こる、カウンタ３０３がその元の「１」 の値（すなわち、それがクロック周期１におけるマイクロ命令Ｂの実行の前に有 していた値）に復元されるであろうことに注意されたい。 図１１に示されるように、図１１の次に従うクロック５−７の間、補正された マイクロ命令のフローＤ、Ｅ、Ｆな どにおける動作が図１１に示されるように進み、カウンタ３０３、ＥＸ−２復元 レジスタ３０５、およびＥＸ−３復元レジスタ３０７はこれまでに説明されたよ うにカウンタ３０３のためのバックアップコピーを与える。クロック１−７につ いて結果として生じる完了されたマイクロ命令フローは、図１１の段階ＥＸ−３ ラインによって示されるようにＡ、Ｄ、Ｅである。 この発明はこの明細書に説明されるその好ましい実施例に限定されないことを 理解されたい。なぜなら、構成の配置、用途および動作における多くの変化がこ の発明の範疇内で可能だからである。 したがって、この発明は、添付の請求の範囲によって規定されるようなこの発 明の範疇内に含まれるあらゆる修正、変化および適合を含むと見なされるべきで ある。

【手続補正書】特許法第１８４条の８ 【提出日】１９９５年１１月３０日 【補正内容】請求の範囲 １．マクロ命令を処理するためのデータ処理システムにおいて、各マクロ命令は １つ以上のマイクロ命令を含み、組合せは、 マイクロ命令を記憶するためのアドレス可能なメモリを含み、前記メモリにお ける前記マイクロ命令の少なくとも特定の１つは、複数個の起こり得る次のマイ クロ命令を有する条件付のマイクロ命令であり、さらに、 選択されたマイクロ命令をそこから読出すために前記メモリを選択的にアドレ スするためのアドレス手段と、 実行結果および他の機械状態を記憶するための記憶手段と、 前記メモリから読出されたマイクロ命令を実行し、それに応答して前記記憶手 段を変化させるための実行手段とを含み、 前記実行手段は、前記メモリから読出されたマイクロ命令でパイプライン化態 様において動作する多数の段階を含み、前記段階の少なくとも１つによって読出 されるマイクロ命令は、条件付のマイクロ命令について予測された次のマイクロ 命令である次の命令アドレスを前記アドレス手段に与え、 前記実行手段は、不正確なマイクロ命令予測を検出かつ補正し、同時にまた、 推論的な変化を次に従う段階に伝搬することによって、正確さが検出される前に 条件付のマイ クロ命令に応答して前記記憶手段を複数回推論的に変化させ、 前記実行手段は、前記実行手段が不正確なマイクロ命令予測を検出するときに 機械状態を復元するために、変化された機械状態のバックアップコピーを記憶す るための復元記憶手段を含む、システム。 ２．前記アドレス可能なメモリはＣＩＳＣマクロ命令およびＲＩＳＣマクロ命令 の両方を含み、ＣＩＳＣマクロ命令は複数個のマイクロ命令を含み、ＲＩＳＣ命 令は単一のマイクロ命令を含み、現在実行されるマイクロ命令がＲＩＳＣマクロ 命令に対応するかまたはＣＩＳＣマクロ命令の最後であるかならば、前記アドレ ス可能なメモリからの次のマイクロ命令が、ＣＩＳＣ型またはＲＩＳＣ型のいず れであろうとも次のマクロ命令の最初のマイクロ命令であるように、前記アドレ ス手段は動作する、請求項１に記載の発明。 ３．前記データ処理システムは、マイクロ命令がＲＩＳＣマイクロ命令であるか 、または複数個のＣＩＳＣマイクロ命令の１つであるかにかかわらず、同一の態 様でマイクロ命令を扱う、請求項２に記載の発明。 ４．前記実行手段は各段階の結果を記憶するために段階間にレジスタ記憶手段を 含む、請求項１に記載の発明。 ５．前記実行手段は、実行中に用いるために、前記レジスタ記憶手段からの出力 を異なった段階に転送する、請求項 ４に記載の発明。 ６．前記実行手段は、不正確なマイクロ命令予測の検出に応答して動作して、前 記レジスタ記憶手段における書込を防ぐ、請求項４に記載の発明。 ７．前記実行手段は、不正確なマイクロ命令予測の検出に応答して動作して、前 記レジスタ記憶手段に現在記憶されるデータを無効にすることによってパイプラ インを空にする、請求項６に記載の発明。 ８．各段階は単一のクロックサイクルで実行する、請求項１に記載の発明。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ

Claims (1)

1. 【特許請求の範囲】 １．データ処理システムにおいて、組合せは、 命令を記憶するためのアドレス可能なメモリを含み、前記メモリにおける前記 命令の少なくとも特定の１つは、複数個の起こり得る次の命令を有する条件付の 命令であり、 さらに、 選択された命令をそこから読出すために前記メモリを選択的にアドレスするた めのアドレス手段と、 実行結果および他の機械状態を記憶するための記憶手段と、 前記メモリから読出された命令を実行し、それに応答して前記記憶手段を変化 させるための実行手段とを含み、 前記実行手段は、前記メモリから読出された命令でパイプライン化態様におい て動作する多数の段階を含み、前記段階の少なくとも１つによる実行は、条件付 のマイクロ命令について予測される次の命令である次の命令アドレスを前記アド レス手段に与え、 前記実行手段は、不正確な命令予測を検出かつ補正し、同時にまた、正確さが 検出される前に命令に応答して前記記憶手段を変化させる、データ処理システム 。 ２．パイプライン化マイクロ命令実行装置であって、 マイクロ命令を記憶するためのアドレス可能なメモリを含み、前記マイクロ命 令はＣＩＳＣ命令およびＲＩＳＣ命令を構成し、ＣＩＳＣ命令は前記メモリに記 憶された複数 個のマイクロ命令を含み、ＲＩＳＣ命令は前記メモリに記憶された単一のマイク ロ命令を含み、前記メモリにおける前記マイクロ命令の少なくとも特定の１つは 、複数個の起こり得る次のマイクロ命令を有する条件付のマイクロ命令であり、 さらに、 選択されたマイクロ命令をそこから読出すために前記メモリを選択的にアドレ スするためのアドレス手段と、 前記アドレス手段によって前記メモリから読出されたマイクロ命令を実行する ための実行手段とを含み、 前記実行手段は、前記メモリから読出されたマイクロ命令でパイプライン化態 様において動作する多数の段階を含み、前記実行手段は、実行中に用いるために 制御信号、条件信号およびデータ信号を前記段階の中で通信し、前記段階の少な くとも１つによる実行は、条件付のマイクロ命令について予測される次のマイク ロ命令である次のマイクロ命令アドレスを前記アドレス手段に与え、 前記実行手段はまた、不正確なマイクロ命令予測を検出かつ補正する、装置。