JPH09507938A

JPH09507938A - 処理装置からクロックへのインターフェース

Info

Publication number: JPH09507938A
Application number: JP8531417A
Authority: JP
Inventors: フルーゲル、トーマス; ブラウン、ロベルト; ハルラー、ウイルヘルム; ヨルグゲザラフ、クラウス; シュムンカンプ、デイートマー
Original assignee: インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date: 1995-04-18
Filing date: 1995-04-18
Publication date: 1997-08-12
Also published as: WO1996033464A1; US5964845A

Abstract

(57)【要約】本発明は、種々の機能的コンポーネントを持ったプロセッサ・システムに関連し、クロック・コンポーネント（１００）とＰＵコンポーネント（１０３）乃至（１０４）との間のコミュニケーションのためのコミュニケーション回路を提供する。本発明は前記コンポーネント相互間のコミュニケーション回路を単一の直列信号リンク（１０５）にまで減少させる。これはコミュニケーション配線を著しく減少させる。単一の直列リンクからＮ個の並列直列リンク（２０３）乃至（２０４）までの任意の数のこれら直列リンクが単一の論理的直列リンクを実現するように結合可能である。上記直列リンクの数は外部環境に従って選択可能であり、広範囲の設計の融通性を与える。更に、コミュニケーション回路は、データ・フレームと呼ばれる良く定義された構造を持ったデータのブロックとして情報を転送することによって操作される双方向性の同期コミュニケーション・リンクを実現する。どの送信エラー検出及び訂正が可能になるかに基づいて特別のプロトコルがクロックとＰＵコンポーネントとの間で実行される。

Description

【発明の詳細な説明】処理装置からクロックへのインターフェース１．発明の背景１.１技術分野本発明は、ＣＰＵとも呼ばれる少なくとも１つの処理装置（ＰＵ）及びクロック・コンポーネントを含む多数の機能的コンポーネントより成るプロセッサ・システムにおいて、そのクロック・コンポーネントとＰＵコンポーネントとの間の接続及びデータ交換のためのコミュニケーション回路に関する。１.２従来技術プロセッサ・システムは、一般には、種々の機能的コンポーネントより成る。これらの機能的コンポーネントは、要件及び制限のタイプによって、単一のチップ内に統合されたり、或いは幾つかの個別のチップ上に分散されたりする。シリコンの領域上の拘束のために、多くのマイクロプロセッサは単一のチップより成るのではなく、チップ・セットより成る。主要なコンポーネントは、一般には、基本的なＣＰＵコンポーネント、メモリ管理装置コンポーネント、浮動小数点コプロセッサ・コンポーネント、及びバス・アダプタ・コンポーネントである。メインフレーム・アーキテクチャは別個のクロック・コンポーネント、特別の高速制御記憶コンポーネント、メモリ・コントローラ・コンポーネント、及び特定のサービス・プロセッサ・コンポーネント（ＳＰ）を含むことが多い。マシン・サイクルはコンピュータにおけるタイミングの基本単位である。１マシン・サイクル内で、例えば、加算を行うと云うようなアトミック・オペレーションが生じる。命令は１又は数マシン・サイクル内で実行される。マシン・サイクルは外部タイミング源、即ち、一定の周波数を持った発振器（通常は、水晶）によって制御される。クロック・ロジックはこの入力を使用して種々のタイミング信号を発生し、そのマシン・サイクル内の望ましいタイミング・ポイントでプロセッサ・ロジックを制御する。既存のマイクロプロセッサ・デザインは次のような２つの異なる方法のうち１つでクロック・ロジック機能を実施する。 ● クロック機能は個々のＰＵ（又は、ＣＰＵコンポーネント）、浮動小数点プロセッサ・コンポーネント等に統合される。 ● 又は、別個のクロック・コンポーネントが他のすべてのコンポーネントに対するクロック信号を発生する。第２の方法の典型的な例は、「システム／３９０の動作原理（system/390 Pri nciples of Operations）」に記述されたＩＢＭ／３９０メインフレーム・アーキテクチャを実施するＩＢＭ／３９０プロセッサである。そのシステムの同期的に稼働する部分は幾つものチップに跨るので、クロッキング・システムの設計は特別な注意を払うに値する。クロック信号が幾つかのチップ上に分散される場合、個々のチップは処理の許容誤差に関して非常に異なることがある。従って、同じクロック信号が、クロック・スキューと呼ばれる時間的なばらつきでもって受信ロジックに到達することがある。クロック信号配線のための慎重に設計されたトポロジと共に、集中型クロック・コンポーネントがクロック・スキューを大きく減少させる。クロック・コンポーネントは、クロック発生に加えて、稼働制御オペレーション、即ち、スタート・ストップ制御、パワー・オン・リセット認識、他のコンポーネントに対するリセット・シーケンス発生、クロック・チェック、及びコンソール・キー制御のような機能を遂行する。クロック・コンポーネントは、システムにおける他のコンポーネントが必要とするクロック信号をすべて集中的に発生する。それは外部のハイブリッド発振器及びオプションとしてはアクティブな遅延線を必要とする。それは多数の異なるクロック信号を提供する。各クロックのタイミングはパルス幅、位相、及びサイクル・タイムに関して独立してプログラム可能であり、従って、変化するシステム要件に適応することができる。クロック信号はそれ以上の如何なるゲート作用を受けることなく受信コンポーネントに直接送られる。すべてのクロック線がポイント間ネットであり、クロック・スキューは最小にされるはずである。クロック信号はクロック・コンポーネント内でチェックされる。パワー・オン認識時に、クロック・コンポーネントは初期設定され、クロック信号発生が開始する。或リセット・ポイント及び始動ポイント時に配送されるべきクロック信号は稼働制御装置によって制御される。クロック・コンポーネントはリセット機能に対するコンポーネント・セットのマスタであり、それは、一般には、「パワー・オン・リセット」、「ＩＭＬのためのリセット」、「システム・リセット」、「チェック・リセット」、「リセット後の始動」等を含む。クロック・コンポーネントは、一般には、２つのビット線（イン／アウト）及び３つの制御線の５ライン・サポート・バスとしてＩＢＭ／３９０システムにおいて実施されたような更なる外部ハードウエア・インターフェースを与え、クロック・コンポーネントに上記の機能を実行させる。例えば、補助的なプロセッサ、いわゆるサービス・プロセッサ（ＳＰ）は、そのプロセッサの全体的な制御のためにクロック・コンポーネントのこの外部インターフェースを利用することがある。例えば、現在のＩＢＭ／３９０システムにおいて実現されているような従来の技術のテクノロジは、クロック・コンポーネントとＰＵコンポーネントとの間に多数の信号ピン及び対応する信号線を使用する。ＩＢＭ／３９０システムには、次のような意味と関連したクロック及びＰＵコンポーネントを接続する５つの信号線がある。１．マイクロ命令ステップ２．マイクロ命令アドレス比較３．ソフト・ストップ状態４．待ち状態５．誤動作警報一旦、単一のＰＵコンポーネントだけではないシステムを構築しようとする試みが行われると、上記の接続及びコミュニケートするという方法の欠点が明らかになり、そして顕著になる。既に単一のＰＵコンポーネントの場合にも存在する従来の技術の方法に関する欠点は、ＰＵコンポーネントの数と共に増加し、その結果、多数のＰＵを持ったマルチプロセッサ・システムを構築することが実行不可能になるかもしれない。クロック・コンポーネントと多数のＰＵコンポーネントを接続する多数の信号線のために、従来の技術の方法はマルチプロセッサ・システムの実現を妨げている。必要な信号ピンの数の点から、サービス・プロセッサとＰＵとの間のコミュニケーション・テクノロジを最適化することの緊急の必要性を証明するためには、従来の技術の方法に更に光を当てなければならない。ＩＢＭ／３９０システムにおける現在の実施は、上記の意図と関連した、クロック・コンポーネント及びＰＵコンポーネントを接続する５つの信号ピン及び信号線を示している。差し当たり、従来の技術のテクノロジの典型的なマルチプロセッサ・システムを仮定することにする。それは、各々が６つのＰＵコンポーネントより成る２つの、いわゆるマルチ・チップ・モジュール（ＭＣＭ）からアセンブルされる。上記リストの信号１乃至４は各ＰＵに対して個別であり、従って、ＭＣＭへの２４個の信号を構成する。５番目の信号は、各ＰＵコンポーネントによって受信されるマルチドロップ・ネットである。駆動制限のために、この５番目の信号は、ＭＣＭ当たり６個の信号を供給するのではなく、１２個の信号を供給する。概して、この従来の技術の例は、クロックとＭＣＭとの間のコミュニケーションのためには３６個の信号が必要であることを示している。クロック・コンポーネントに関する状況は更に悪い。それが２つのＭＣＭにコミュニケートする時、概して、７２個という莫大な数の信号が必要である。ＰＵの数の更なる拡張は、現在のクロック対ＰＵのコミュニケーション・テクノロジによってかなり妨げられる。これらの莫大な数の線をテストすることは更に幾つかの問題を生じる。ＰＵコンポーネントとクロック・コンポーネントとの間の多数の信号線が２次元チップの境界においてクロック・チップに接続されなければならないであろう。個々の信号線に対する空間的な要件のために、大きな拡張に対するコンポーネントのサイズは入出力信号の数によって決定される。クロック・コンポーネントは、信号線をクロック・チップの境界に向けることができるようにかなり増加しなければならないであろう。これは、結果として、実際のクロック・コンポーネント回路にとって必要なサイズよりもずっと大きいサイズのクロック・コンポーネントを生じるであろう。従って、その結果として、マイクロプロセッサ・システムにおけるクロック・コンポーネントとＰＵコンポーネントとの間の莫大な数の信号線を配列及び分配するという難しさは云うまでもなく、未使用の、従って、無駄なチップ・サイズと言う結果を更に生じることになる。ＰＵコンポーネントの数と共にクロック・コンポーネントにおける信号ピンの数が直線的に増加するということは、更に、製造プロセスを大幅に阻害し、同時に、製造プロセスそのものに対する要件を増加させる。従来の技術の方法は、送信されたデータがＰＵコンポーネントによって正しく受信されたかどうかを確認するための概念を提供するものではない。クロック・コンポーネントとＰＵコンポーネントとの間の情報交換に関する拡張エラー検出及びエラー訂正はサポートされず、コンポーネントの数の増加と共にエラー状況に対する確率が増加するので、それは複数多重ＰＵシステムにおける中心的な問題となる。更に、従来の技術の方法を利用した複数ＰＵシステムにおける多数の信号線は、クロック線における雑音耐性を相当に悪化させ、またエラーを検出しその位置を決定するための如何なる機会及びサポートもない。１.３発明の目的プロセッサ・システムに関連した本発明は、マルチプロセッサ・システムにおけるクロック・コンポーネント及びＰＵコンポーネントの間のコミュニケーションに対して新しい種類のクロッキング概念及び回路を提供するという目的に基づく。本発明は、多数のＰＵコンポーネントを持ったプロセッサ・システムを構築する場合の障害を取り除くのに役立つはずである。２．発明の概要種々の機能的コンポーネント、とりわけ、１つのクロック・コンポーネントと１つ又は複数のＰＵコンポーネントを持ったプロセッサ・システムは、単一のチップ内に個々のコンポーネントを統合することができ、或いはチップ・セット内に統合された別個のチップとして具体化可能である。本発明は、クロック・コンポーネントとＰＵコンポーネントとの間をコミュニケートするためのコミュニケーション回路手段を持ったプロセッサ・システムを提案する。本発明は、前記コンポーネント相互間のコミュニケーション回路手段を単一の直列信号リンクにまで減少させるものである。これは、コミュニケーション配線を単一の信号線にまで驚異的に減少させる。信号線の数のこの徹底した減少は、複数のＰＵコンポーネントがプロセッサ・システムにおいて動作される場合、特に有利である。非常に数多くのＰＵコンポーネントを持ったプロセッサ・システムが本発明によって実施可能になるであろう。又、クロック・コンポーネントそのものも、その減少した数の入出力信号線から利益を受けるであろう。そのクロック・コンポーネントの数は入出力信号の数によって大部分を決定されるので、クロック・コンポーネントのサイズは本発明によって減少可能であり、無駄なチップ・サイズが回避される。更に、クロックとＰＵとの間の信号線の大きな減少は製造プロセスをも容易にする。更に、複数ＰＵシステムにおける多数の信号線の減少は雑音耐性を大いに改善する。本発明は、クロック・コンポーネント及び各ＰＵコンポーネント上に新しい共同するコミュニケーション回路手段を導入する。その新しいコミュニケーション回路手段は、クロック・コンポーネントとすべてのＰＵとの間のコミュニケーションのための信号線の数を単一の配線コミュニケーション・リンクにまで少なくする。それらのコンポーネントは、直列インターフェースを介して同期的にコミュニケートする。更に、コミュニケーションは双方向性である。勿論、コミュニケーション・リンクは、フレーム化された直列インターフェースとして操作され、データ・フレームと呼ばれる良く定義された構造のデータ・ブロックとして情報を送る。本発明の更なる実施例によれば、クロック・コンポーネントとＰＵコンポーネントとの間にあって単一の論理的直列リンクを形成するように並列的に操作される多数の直列リンクを結合するための直列リンク結合手段が導入されている。ただ一本だけの直列リンクからＮ個の並列直列リンクまでの任意の数の直列リンクが単一の論理的直列リンクを実現するように結合可能である。なお、上記直列リンクの数は外部環境に従って選択可能である。クロック・コンポーネントにおけるコミュニケーション回路もＰＵコンポーネントにおけるコミュニケーション回路も、これらの直列リンクのうちの如何に多くが並列に操作されるか、或いは如何に多くのＰＵコンポーネントが同じ直列リンクを利用しようとしているかという特性によって影響されない。これらの独立特性は広範囲の設計の融通性を与える。並列信号線の数及び単一の信号線を共用するＰＵの数は他の外部状態に従って適応可能である。例えば、この融通性は、クロック・スキュー問題を最小にするために利用可能である。或いは、雑音免疫を改善するために他のターゲットが利用可能である。又、その融通性は、チップ・レイアウト・ハードルの克服を容易にし得るか、或いは駆動要件を容易に達成する助けとなり得る。本発明の更なる実施例によれば、データ・フレームと呼ばれる良く定義された構造を持ったデータのブロックとして情報を送ることによって操作される双方向性の同期コミュニケーション・リンクが与えられる。従来の技術により教示される単方向信号伝播法に代わってクロック・コンポーネントとＰＵコンポーネントとの間の双方向性コミュニケーション・プロトコルを導入することによって、クロック及びＰＵがコミュニケーション・エラー及び信号エラーを相互に通知するフィードバック・ループを設定することが初めて可能になる。従って、エラー検出が可能である。本発明の更なる実施例によれば、クロック・コンポーネントは、コミュニケーションを駆動するためのマスタとして、特定のプロトコルを実行する。そのクロック・コンポーネントは、良く定義された構造を持ったデータ・フレームを反復的に送る。その送信の開始及びデータ・フレームの開始は、固有のものであり、データ・フレーム内では生じないことを保証されたデータ・ヘッダによって識別される。すべてのＰＵコンポーネントは、同じそのデータ・フレームを同時に且つ同期して受信し、そして処理する。各ＰＵコンポーネントは、データ・フレームの送信中、各ＰＵコンポーネントに特有の且つ専用のタイム・スロットにおけるデータ・フレームに応答する。各ＰＵの応答は、事前定義された長さの小さなデータ・ブロックをクロック・コンポーネントに送ることより成る。コミュニケーション・プロトコルは極めて融通性がある。例えば、それは、そのデータ・フレームの長さを任意の数のＰＵコンポーネントに適応させることを可能にする。ヘッダとは別に、データ・フレームは、１つ又は複数のＰＵコンポーネントをＰＵ番号によって選択及び識別するためのＰＵフィールドを包含している。但し、ＰＵ番号は、そのプロセッサ・システムにおける１つのＰＵコンポーネントを正確に識別する。更に、データ・フレームは、１つ又は複数のＰＵコンポーネントにおいて実行するための一組の可能なコマンドのうちの１つ又は複数のコマンドを選択するコマンド・フィールドを包含している。コマンド実行は、ＰＵフィールドの内容にも依存することがある。データ・フレームは、受信側が送信エラー検出及びエラー訂正を実行することを可能にするチェックサム・フィールドも包含している。結局、データ・フレームは、プロセッサ・システム内の上記ＰＵコンポーネントの各々に対して、関連のＰＵコンポーネントによって充填されるべき独自のＰＵ応答フィールドを包含している。ＰＵの数に関する修正及びＰＵの可能な反応のスペクトルに関する機能強化が容易に実現可能である。従って、非常に高度の融通性がアーキテクチャに導入された。本発明の最も重要な特徴は、送信されたデータがＰＵコンポーネントによって正しく受信されたかどうかを確認する機能である。クロック及びＰＵコンポーネントの間の情報交換に関する拡張されたエラー検出及びエラー訂正が、今や、従来の技術の教示するところとは対照的に可能になる。特に、コンポーネントの数が増加した、従って、エラー状況に対する確率が増加した複数ＰＵシステムにおいて、エラー状況を検出し、その位置を決定し、そして訂正することが中心的問題である。単一のコンポーネントの誤動作は、その結果としてシステム全体の故障を生じないこともある。本発明の更なる実施例では、各データ・ビットの後にバイナリ'０'を送り、従って、２つ以上の連続したバイナリ'１'のビット・パターンを回避することより成る、データ・フレーム内のデータの、いわゆるゼロ復帰コード化法によって、データ・ヘッダの固有性が得られる。従って、連続したバイナリ'１'を有するビット・パターンはデータ・ヘッダの一部分として作用し得る。本発明の更なる実施例によれば、コマンド・フィールドにおけるコード化されたコマンドは、一旦チェックサム・フィールドが各ＰＵコンポーネントによって成功裡に妥当性検査されてしまうと、すべての受信ＰＵコンポーネントにおいて同期的に実行される。本発明の更なる実施例によれば、クロック・コンポーネントは、ＰＵコンポーネントの少なくとも１つにおいて処理されるべきコマンドを発生しそしてその処理結果を戻すための対応する配線を持った外部インターフェースによって機能強化される。この外部インターフェースは、例えば、ＳＰによって使用可能である。クロック・コンポーネントはリクエストされたコマンドを上記データ・フレームにマップし、処理のために上記データ・フレームをＰＵコンポーネントに転送し、上記外部インターフェースを介してＰＵコンポーネントの応答を戻す。更に、上記クロック・コンポーネントは幾つかのコマンドをバッファすることができ、事前定義された優先順位法に従って実行するために、そのバッファされたコマンドを直列化することができる。本発明の更なる実施例によれば、サブコンポーネントの故障があってもシステム全体を更に保護するために、コミュニケーション回路手段は信号線クリアランス手段を含む。その信号線クリアランス手段は、前記ＰＵ応答フィールドの各々の第１ビットとして直列リンク上にバイナリ０を送る。そのクリアランス法は、次のＰＵ応答とインターフェースするかもしれない如何なる可能な先行のエラーにも無関係のクリアされた直列リンクを保証する。本発明の更なる実施例によれば、特定のコマンドがリクエストされていない場合、クロック・コンポーネントはデフォルト・コマンドを実行することを可能にされる。このデフォルト・コマンド実行の結果、システムにおけるアクティブなＰＵの決定が生じ、すべてのＰＵがアクティブなＰＵの現在のセットを通知されるであろう。デフォルト・コマンド処理機能強化は、いつの時点でも、プロセッサにおけるアクティブなＰＵのステータスが知られていることを確かなものにする。本発明の更なる実施例によれば、例えば、ＳＰによって利用可能なクロック・コンポーネントの機能強化された外部インターフェースはＰＵフィールド、コマンド・フィールド、及びチェックサム・フィールドを明示的にセットすることを可能にする。即ち、これらのフィールドは、リクエストされたコマンドに従ってコミュニケーション回路により計算されるのではない。この実施例は、上記データ・フレーム内の整合性エラーを意図的に発生してＰＵコンポーネントにおけるコミュニケーション回路を障害のない特性に関してチェックすることを容易にする。従って、本発明は、実に、新しいコミュニケーション回路におけるチェッカ・ロジックのチェックをサポートすることができる。３．図面の簡単な説明第１図は、クロックとＰＵコンポーネントとの間の単一線接続を示す図である。第２図は、直列リンク結合回路を示す。第３図は、クロック・コンポーネント上に設置されたマスタ送信ロジックのブロック図である。第４図は、クロック・コンポーネント上に設置されたマスタ受信ロジックのブロック図である。第５図は、各ＰＵコンポーネント上に設置されたスレーブ・ロジックのブロック図である。表１は、現在のデータ・フレームに対する個々のフィールド、それらの長さ、及び必要な送信サイクルを表す表である。表２は、クロック／ＰＵコミュニケーションにおいて現在サポートされているコマンドのビット・コード化法を示す。表３は、ＰＵによって送られたクロック・コンポーネントに対する可能な応答のビット・コード化法を示す。４．発明を実施するための最良の形態４.１好適な実施例の概要全体図が第１図において形成されている。第１図は、両コンポーネントの間の非同期コミュニケーションのための周知の５線サポート・バスによってクロック・コンポーネント１０２と接続されたＳＰ１０１を示す。単線式コミュニケーション・リンク１０５は、クロックと任意の数のＰＵコンポーネント１０３、１０４、・・・との間の双方向同期フレーム化されたデータ交換のための新しいコミュニケーション媒体を表す。クロック−ＰＵコミュニケーション問題領域の外で生じた要件のために、追加の要件及び境界条件が次のような要求を生じることがある。 ■ 例えば、ＰＵコンポーネントの種々のクラスタとクロック・コンポーネントを並列接続する場合、上記直列単一コミュニケーション・ラインの幾つかをサポートし及び操作すること ■ 新しいコミュニケーション回路に対する如何なる修正も強制しない任意の数のこれら並列単線式リンクを許容する場合に最大の融通性を許すこと ■ しかし、全体的な観点から単一の論理直列リンクを表すことそのような必要性を生じる問題領域の例は、例えば、ＰＵコンポーネントの数に関して広範囲に跨る種々のプロセッサ・モデルを可能にする制限又は製品の融通性を作り出すマイクロ・エレクトロニクスの考察を進めることである。このタイプの仕事は、クロック・コンポーネントの一部分である直列リンク結合回路によって解決される。クロック・コンポーネントのアウトバウンド信号は、各並列直列リンクにおける直列リンク結合回路によって送信されるだけである。クロック・コンポーネントに向けられたインバウンド信号は直列リンク結合回路によって結合され及び累積され、実際のクロックに送信されるべき単一の信号を発生する。インバウンド・トラフィックに関して、直列リンク結合回路はＯＲゲートのように作用する。第２図は、直列リンク結合回路２０２をクロック・コンポーネントの一部分として示す。任意の数の直列リンク２０３乃至２０４が並列的に操作可能である。その場合、この直列リンクの各々は可変的な数のＰＵコンポーネント、例えば、ＰＵ２０５乃至２０９を扱うことができる。１つの特定の実施法では、６個のＰＵを持ったＭＣＭモジュールが、駆動制限及びＭＣＭテスト手順のために、３つの直列リンク（１対のＰＵに対して１つの直列リンク）を備えている。４.２コミュニケーション回路次のリストは、新しい直列インターフェースを介して信号で通知されるすべての状態を参照する。コマンドは、ＳＰ及びクロック・コンポーネントの間でも交換されるすべてのコマンドのサブセットである。それらの状態は信号の向きによって、即ち、信号がクロックにおいて発生しそしてＰＵコンポーネントに向けられるか或いはその逆かに従って分類される。 ●クロックからＰＵへ ○アクティブＰＵアクティブＰＵのサブセットについてすべてのＰＵに知らせることを可能にし、一方、現在アクティブなＰＵを決定することを可能にする。 ○誤動作警報このコマンドはチェック停止状態に入るＰＵ或いは電力を失ったＰＵを表す。 ○マイクロ命令ステップ単一のマイクロ命令後のブレークポイントを実現することによって単一のマイクロ命令の実行を可能にする。 ○マイクロ・アドレス比較次のアドレス比較オペレーション後にマイクロ命令ストリームにおけるブレークポイントを可能にする。 ○スタート・パルスクロック・コンポーネント・オペレーションを開始し、ＰＵをマイクロ命令ステップ様式に移す。 ●ＰＵからクロックへ ○ソフト・ストップ状態ソフト・ストップした状態は、ＰＵはストップしたがクロック・コンポーネントは稼働していることを特徴とするＰＵコンポーネントの状態を表す。生じ得る原因はマイクロ命令ステップ・オペレーション又はマイクロ命令・アドレス比較オペレーションである。 ○待ち状態ＰＵを待機状態に変える。即ち、命令はＰＵによって処理されないが、割込は生じ得る。 ○ストップした状態のシステム計測インターフェース（ＳＭＩ）ＳＭＩオペレーションに対して使用されるソフト・ストップ状態と同じ。 ○トレース・レコーディング・ストップトレース・レコーディング時に、特定のトレース・バッファがＰＵによって使用可能にされることを信号することを可能にする。クロック・コンポーネントは、特殊化されたプロトコルを実行するコミュニケーション・コンプレックス全体を駆動するためのマスタである。そのプロトコルは、データ・フレームと呼ばれる良く定義された構造を持ったデータのブロックとして情報を送信することより成る。データ・フレームにおける１つの中心的情報コンポーネントは、とりわけ、１つ又は複数のＰＵコンポーネントにおいて処理されるべき１つ又は複数のリクエスト又はコマンドである。データ・フレームの開始は、ヘッダと呼ばれる独自のデータ・パターンによって識別される。そのヘッダは、上記コミュニケーション回路によって、独自のものであること及び上記データ・フレーム内では生じないことを保証されている。そのデータ・ヘッダの独自性はデータ・フレーム内のデータの、いわゆるゼロ復帰（ＲＺ）コード化法によって得られる。コミュニケーション回路によって提供されるＲＺコード化は、各データ・ビット後にバイナリ０を送ること、従って、２つ以上の連続したバイナリ１のビット・パターンを回避することより成る。従って、各バイナリ・データ・エレメントは送信のために２サイクルをとる。ＲＺコード化法の結果、少なくとも２つの連続したバイナリ１を持ったビット・パターンは上記データ・ヘッダの一部分として作用し得る。この考察に従って、本発明は次の３ビット・パターン１１０を識別ヘッダ構造として選択する。コミュニケーション回路は同期モードで操作される。それは、クロック・コンポーネントがすべてのインターフェース信号線（上記のような単一の論理的信号線）を介してデータ・フレーム、即ち、コミュニケーション・パッケージを同時に送ることを意味する。ＰＵコンポーネントの各々は同じデータ・フレームを受信し、そして処理する。すべてのＰＵにおける応答は、ヘッダ・パターンの検出後、同じサイクル内で作成される。従って、すべての応答の和が１つの明確な時点に対する完全なシステム・ステータスを与える。その応答に対するタイミングの不定性は存在しない。個々のＰＵコンポーネントは、現在のデータ・フレーム転送時に、前記ＰＵコンポーネントの各々に特有のタイム・スロットにおける現在のデータ・フレームに応答して、事前定義された長さのデータ・ブロックをクロック・コンポーネントに送る。個々のＰＵコンポーネントに専用の特定のタイム・フレームは、個々の各ＰＵを独自に特徴付けるＰＵ番号によって定義される。一旦１つのデータ・フレームが送られてしまい、そしてＰＵがそれらの専用のタイム・スロットに従ってそのデータ・フレームに応答すると、クロック・コンポーネントは、新しいフレーム・ヘッダとして識別された次のデータ・フレームの送信を開始する。上記の説明によれば、ヘッダ・データ・パターンは、２つの連続した１が送られる唯一のケースである。従って、この表示は、新しいフレームの開始をすべてのＰＵに知らせるために使用される。ヘッダは、クロック・コンポーネント及びＰＵコンポーネントを同期させるための唯一のソースである。データ・フレーム内の次に続くすべてのビットは厳密に位置依存的である。そのデータ・フレームの残りの内部における２つの連続したバイナリ１はチェックを生成する。例えば、第１図に示されるように、クロック・コンポーネントは、ＳＰがＰＵコンポーネントの１つにおいて少なくとも処理されるべきコマンドを発生すること及びその処理結果を戻すことを可能にするそのＳＰに対する外部の非同期インターフェースを提供する。クロック・コンポーネントはＳＰによってリクエストされたコマンドをデータ・フレームにマップし、そのデータ・フレームを処理のために上記ＰＵコンポーネントに転送し、そして上記外部インターフェースを通してそのＰＵの応答を戻す。コミュニケーション回路の関連するフィーチャは、幾つかのコマンドをバッファし、事前定義された優先順位法に従ってそのバッファされたコマンドを実行のために直列化する機能である。４.２.１コミュニケーション回路のマスタ送信ロジッククロック・コンポーネント上に置かれそして論理的直列リンクを介して情報を送る責任のあるそのコミュニケーション回路の部分は、クロックがコミュニケーションを駆動するためのマスタであるので、マスタ送信ロジックと呼ばれる。そのマスタ送信ロジックが第３図に示される。第３図を参照すると、コントローラ「ｃｎｔｌ」３０１はインターフェース全体のマスタ・コントローラである。それは、そのインターフェースの操作に必要なすべての制御信号を発生する。「コマンド・リクエスト」ラッチ３０２は、外部事象、例えば、書込モード・レジスタ又は誤動作警報リクエストにより、「セット」インターフェース３０３を通してセットされる。これらのラッチは一時に複数のリクエストを持つことができる。優先順位デコーダ「ｐｒｉｏ」３０４は最高の優先順位を持ったそのリクエストを選択する。このステージの出力は単一のリクエストである。コントローラ３０１からの転送信号「ｔｒ」３０５によって、このリクエスト及びそれの関連データがシフト・レジスタ３０６にロードされる。クロック・コンポーネント上のロジックの別の部分は、個々のコマンドに対するすべての必要なデータを与える。「設定直列レジスタ」３０７はコマンドに対する正しいデータを選択し、チェックサムを計算する（チェックサム処理に関する更なる詳細については下記参照）。同時に、シフト・レジスタ３０６にちょうど転送されたコマンドは「コマンド・リクエスト」ラッチ３０２においてリセットされ、優先順位デコーダ「ｐｒｉｏ］３０４は次に高い優先順位を持ったリクエストを与えるであろう。マスタ・コントローラ「ｃｎｔｌ」３０１は、ＲＺデータストリーム及び応答フィールドの第１ビットに対するヘッダ・パターン及び０も発生する（下記の説明参照）。それは、シフト・レジスタのシフト・パルス３０８及びドライバそのものの高インピーダンス制御（ＨＺ）３０９も制御し、この単一信号の正しいアービトレーションを可能にする。最後に、データ・フレームは直列リンク３１０を通してすべてのＰＵコンポーネントに送信される。それらのＰＵコンポーネントはそのデータ・フレームを同時に受信し、そして処理するであろう。４.２.２コミュニケーション回路のマスタ受信ロジッククロック・コンポーネント上に置かれ、論理的直列リンクから情報を受信する責任のあるコミュニケーション回路の部分は、クロックがそのコミュニケーションを駆動するためのマスタであるので、マスタ受信ロジックと呼ばれる。そのマスタ受信ロジックが第４図に示される。第４図を参照すると、受信モードでは、その回路はコントローラ「ｃｎｔｌ」４０１、各ＰＵの個々のデータに対するデータ・レジスタ「ＰＵ０データ・・・ＰＵｘデータ」４０２乃至４０４のバンク、及びインターフェース４０５を介してＳＰ（サービス・プロセッサ）によりセンス可能なレジスタより成る。個々のＰＵデータ・レジスタすべてが直列論理的リンク４０６から情報を得る。コントローラ４０１は、イネーブル線「Ｅｎ０・・・Ｅｎｘ」４０７乃至４０９によって正しいセットを選択する。最後のＰＵがこのインターフェースを介してそれのデータを送ってしまった時、そのコントローラは「転送」信号４１０を発生し、ＳＰがセンスし得るラッチ４０２乃至４０４にデータを転送する。最後のＰＵを待つことは、ＳＰに与えられるデータにおける時間差がないこと、及び単一のＰＵの個々の応答フレームに関係なく、データがすべてのＰＵにおいて同じ時間にサンプルされることを保証する。正しいＲＺ（ゼロ復帰）信号に関するチェックは、マスタ・コントローラ３０１の制御の下に受信モード時にも行われる。クロック・コンポーネントにおけるマスタ受信ロジックは統合プル・ダウンを有し、従って、プラグを抜かれた或いはチェックストップしたいずれのＰＵコンポーネントも０だけを送るであろう。４.２.３コミュニケーション回路のスレーブ・ロジック各ＰＵコンポーネントに置かれ、論理的直列リンクを介して情報を送信及び受信する責任のあるコミュニケーション回路の部分は、クロックがコミュニケーションを駆動するためのマスタであるので、スレーブ・ロジックと呼ばれる。そのスレーブ・ロジックが第５図に示される。第５図を参照すると、スレーブ・ロジックは各ＰＵコンポーネント上に実装される。直列入力データ・ストリーム５０１は「ヘッダ検出／実行」ロジック５０２によって分析される。このロジックはヘッダ・パターンを待つ。一旦このロジックがヘッダ・パターンを認識すると、それはインターフェース５０１からの直列データ・ストリームを並列信号５０３に変換し、そのチェックサムを妥当性検査する（チェックサムに関する更なる情報は下記参照）。その結果生じたコマンドが実行され、応答データ５０４が「作成回答」ステージ５０５によって作成される。すべてのＰＵにおける応答は、ヘッダ・パターン検出後に同じサイクル内で作成される。従って、すべての応答の和が１つの明確な時点に対する完全なシステム・ステータスを与える。その応答におけるタイミングの不定性は存在しない。データをシフトするための実際のタイム・フレームは、独自のＰＵ番号によって表された独自のＰＵアドレスに依存してインターフェース上の駆動の混乱を回避している。「ヘッダ検出／実行」ロジック５０２は、単一のＰＵに対するコントローラとして作用する。それは到達するデータに同期し、「並列直列変換器」５０６を制御してそのインターフェースに対するドライバを動作可能にする。無効なヘッダ（最後のヘッダ以後の不十分な数のサイクル）又は無効なＲＺ信号に関するチェックも、「ヘッダ検出／実行」ロジック５０２によって得られる。４.３プロトコル及びコミュニケーション・パートナの処理特性直列リンクを介して送信されたデータ・フレームの詳細な構造及びレイアウトに関する説明を進める前に、レイアウト、特に、データフレーム・レイアウトの長さがサポートされるべき最大数のＰＵコンポーネントに依存することを述べておかなければならない。一方、本発明は任意の数のＰＵコンポーネントに容易に適用可能であることを強調しておく。現在、データ・フレームは以下のようなフィールドより成る。（１）ヘッダすべてのコミュニケートするコンポーネントの同期及び新しいデータ・フレームの開始を識別するための独自のビット・パターン（２）ＰＵフィールドそのプロセッサ・システム内の正に１つのＰＵを独自に識別するＰＵ番号によって１つ又は複数のＰＵコンポーネントを選択及び識別するためのフィールド（３）ＣＭＤフィールドＰＵ選択プロセスはＰＵフィールドの内容に依存し得るけれども、ＣＭＤフィールドは１つ又は複数のＰＵコンポーネントにおける実行のために一組の可能なコマンドのうちの１つ又は複数のコマンドを選択するコマンド・フィールドをコード化する。（４）チェックサム受信側が送信エラーの検出及びエラー訂正を実行することを可能にするフィールド・エンコーディング・チェック情報（５）応答フィールドＰＵ０ＰＵコンポーネントＰＵ０に反応することによって満たされるべき応答フィールド（６）応答フィールドＰＵ１ＰＵコンポーネントＰＵ１に反応することによって満たされるべき応答フィールド（７）．．．データ・フレームをアセンブルする各フィールドの長さ及び必要な送信サイクル数が表１に示される。現在、１つの完全なフレームは３３９サイクルより成る。この完全なフレームはクロック・コンポーネントによって開始され、５１２サイクル毎に送信される。１つのデータ・フレームの送信を完了した後、即ち、３３９サイクル後に、クロックはバイナリ０だけを送るデッド・タイムに入る。クロック・コンポーネントはデフォルト・コマンド処理動態を提供する。実行されるべき、例えば、ＳＰによって発生された特定のコマンドがない場合、特定のデフォルト・コマンド・リクエストがデータ・フレームのＣＭＤフィールドに書き込まれ、ＰＵによる実行をリクエストされる。このデフォルト・コマンドはアクティブＰＵコマンドである（この特定のコマンドの更なる詳細に関しては、下記の個々のコマンドの説明参照）。すべてのＰＵの前の応答、即ち、センス・ビットから、クロック・コンポーネントはそのシステム内の現在アクティブなＰＵコンポーネントの正確な表示を発生する。その表示は、現在のシステム全体のステータスを個々の各ＰＵに知らせるために、「アクティブＰＵ」コマンドによって伝播される。デフォルト・コマンド処理は、次の状態の１つが認識された場合に中断される。 ■ 任意のＰＵからのチップ・チェック ■ 書込モード・レジスタ ■ スタート・パルス４.３.１個々のデータ・フィールド４.３.１.１ヘッダヘッダの構造及び目的は既に広範に説明した。４.３.１.２ＰＵフィールドＰＵフィールドは、そのプロセッサ・システムにおける正に１つのＰＵを独自に識別するＰＵ番号によって１つ又は複数のＰＵコンポーネントを選択及び識別するために使用される。本実施例では、ＰＵフィールドは１６ビットをカバーする。その実施例は、ＰＵフィールドにおける各ビット位置が特定のＰＵを表示及び選択するというコード化法を利用する。どのヒット位置がバイナリ１に切り換えられるかに従って、このコード化法がプロセッサ・システムにおけるＰＵの任意のサブセットを選択することを可能にすることが重要である。単一のＰＵではなく一組のＰＵを選択できることが上記コード化法を使用するための背景になっている。本実施例は１６ビットＰＵフィールドを使用するので、それは１６個までのＰＵを形成するようにサポートする。その実施例の現在の長さは、ＰＵフィールドの長さが必要な数のＰＵを形成するために拡張可能であるので無制限を表す。後続のＣＭＤフィールドに従って、ＰＵフィールドの内容は種々に解釈可能である。４.３.１.３ＣＭＤフィールドＣＭＤフィールドは、可能なコマンドのセットのうちの１つ又は複数のコマンドを選択するコマンド・フィールドをコード化する。ＣＭＤフィールドにおいてコード化されるべきコマンドのタイプは、クロック及びＰＵ協調にとって重要なだけの特別目的のコマンドである。それは、純粋のＰＵコマンドとは気を付けて区別されなければならない。両タイプのコマンドとも、ＰＵコンポーネントの種々の部分において同時に実行される。本実施例では、ＣＭＤフィールドは１６ビットの長さである。ＣＭＤフィールドにおける各ビット位置がコマンドを表すというコード化法を再び利用することによって、ＰＵによって処理するために単一のコマンドではなくコマンドのセットを選択することを可能にする。ＣＭＤフィールドの長さに基づいて、１６個の異なるコマンドのセットが選択のために定義可能である。１６個の異なるコマンドのセットが小さすぎる場合、ＣＭＤフィールドの長さを増加させることによって、任意の数の異なるコマンドがサポート可能であろう。同じデータ・フレーム、従って、同じＣＭＤフィールドが実行のためにすべてのＰＵに送られる。即ち、すべてのＰＵが同じコマンドを同時に受信し、そして一般には、同時に処理する。ＰＵフィールドの内容及びコマンドのタイプによって、或ＰＵだけがそのコマンドを処理する。ＰＵフィールドに関係なくすべてのＰＵにおいて実行されるコマンド、及びＰＵフィールドに従って特定のＰＵにおいてだけ実行されるコマンドが存在する。コマンドの実行に先立って、すべてのＰＵがチェックサム・フィールドを検証する（下記参照）。ＣＭＤフィールドにおけるコード化されたコマンドは、そのチェックサムが首尾良く検証されなかった場合、実行されてはならない。個々のコマンドのビット・コード化法の概要が表２に示される。４.３.１.３.１サポートされるコマンドの検討４.３.１.３.１.１誤動作警報誤動作警報コマンドはすべてのＰＵにとって有効であり、即ち、すべてのＰＵによって処理される。ＰＵフィールドにおける対応するビットがすべての障害ＰＵに対してセットされる。このコマンドの実行結果として、ＰＵフィールドにおいて指定されたすべてのＰＵがそれらの誤動作警報レジスタをセットする。誤動作警報コマンドはアクティブなＰＵを変化させる。従って、高い優先順位の「アクティブＰＵ」（下記参照）コマンドはその「誤動作警報」コマンドの直後に実行される。４.３.１.３.１.２アクティブＰＵアクティブＰＵコマンドはすべてのＰＵに対して有効である。即ち、それはすべてのＰＵによって処理される。このコマンドの実行結果として、すべてのＰＵは、ＰＵフィールドの内容に従ってそれらの内部アクティブＰＵをセットする。クロック・コンポーネントは、現在アクティブなＰＵのセットを指定する値にＰＵフィールドをセットする。なお、そのアクティブＰＵのビット位置は論理値'１'にセットされた。４.３.１.３.１.３マイクロ命令セット・オンマイクロ命令セット・オン・コマンドは、ＰＵフィールドにおいてアドレスされたＰＵに対してのみ有効である。即ち、それらのＰＵだけがそのコマンドを処理するであろう。このコマンドの実行結果として、ＰＵフィールドによって指定されたそれらのＰＵは直ちに内部ラッチ「マイクロ命令ステップ」を上げるであろう。状態「有効マイクロ命令ステップ」もオンにされるであろう。４.３.１.３.１.４マイクロ命令ステップ・オフマイクロ命令ステップ・オフ・コマンドはＰＵフィールドにおいてアドレスされたＰＵに対してのみ有効である。即ち、それらのＰＵだけがそのコマンドを処理する。このコマンドの実行結果として、ＰＵフィールドによって指定されたＰＵは内部ラッチ「マイクロ命令ステップ」をオフにするであろう。更に、状態「有効マイクロ命令ステップ」が次のスタート・パルス・コマンドの実行時にオフにされる。４.３.１.３.１.５マイクロ・アドレス比較オンマイクロ・アドレス比較オン・コマンドは、ＰＵフィールドにおいてアドレスされたＰＵに対してのみ有効である。即ち、それらのＰＵがだけそのコマンドを処理するであろう。このコマンドの実行結果として、ＰＵフィールドによって指定されたＰＵが直ちに内部ラッチ「マイクロ・アドレス比較」を上げるであろう。状態「有効マイクロ・アドレス比較」もオンにされる。４.３.１.３.１.６マイクロ・アドレス比較オフマイクロ・アドレス比較オフ・コマンドは、ＰＵフィールドにおいてアドレスされたＰＵに対してのみ有効である。即ち、それらのＰＵだけがそのコマンドを処理するであろう。このコマンドの実行結果として、ＰＵフィールドによって指定されたＰＵが直ちに内部ラッチ「マイクロ・アドレス比較」をオフにする。更に、状態「有効マイクロ・アドレス比較」が次のスタート・パルス・コマンドの実行時にオフにされる。４.３.１.３.１.７スタート・パルススタート・パルス・コマンドはＰＵフィールドにおいてアドレスされたＰＵに対してのみ有効である。即ち、それらのＰＵだけがそのコマンドを処理するであろう。実行結果として、「スタート・パルス」コマンドは、「有効マイクロ命令ステップ／有効マイクロ・アドレス比較」において低レベルのパルスを発生するか、或いはこれらの信号を低レベルにセットする。「マイクロ命令ステップ／マイクロ・アドレス比較」ラッチがセットされる場合、有効信号は単一のサイクルの間ドロップする。さもなければ、有効信号は、新しいコマンドによって再びセットされるまでドロップする。４.３.１.３.２コマンド優先順位及びデフォルト・コマンド処理コミュニケーション回路は、幾つかのコマンドがクロック・コンポーネントの実行のために同時にリクエスト可能であることをサポートする。各コマンドは、幾つものコマンドが実行のために待ち行列化されそして直列化される場合に重要である実行優先順位に関連する。これらのコマンドは、次のような優先順位の下降順序に従って、クロック・コンポーネントにおいて直列化される。（１）誤動作警報（２）アクティブＰＵ（３）マイクロ命令・ステップ・オン（４）マイクロ命令・ステップ・オフ（５）マイクロ・アドレス比較オン（６）マイクロ・アドレス比較オフ（７）スタート・パルスクロック・コンポーネントはデフォルトコマンド処理動態を提供する。上記のコマンドの特定リクエストの未決のものがない場合、例えば、ＳＰによって発生されたものがない場合、特定のデフォルト・コマンド・リクエストがデータ・フレームのＣＭＤフィールドに書き込まれ、ＰＵによる実行をリクエストされる。このデフォルト・コマンドは「アクティブＰＵ」コマンドである。すべてのＰＵの前の応答、即ち、センス・ビットから、クロック・コンポーネントは、そのシステムにおける現在アクティブなＰＵコンポーネントの正確な表示を発生する。その表示は「アクティブＰＵ」コマンドによってすべてのＰＵに伝播され、現在のシステム全体のステータスを個々の各ＰＵに知らせる。誤動作警報コマンドはアクティブＰＵを変化させる。従って、高い優先順位の「アクティブＰＵ」コマンドは、「誤動作警報」コマンドの直後に実行される。４.３.１.４チェックサムチェックサム・フィールドはチェック情報をコード化して、受信側が送信エラー検出及びエラー訂正を実行することを可能にする。従って、チェックサム・フィールドは、ともかくエラー検出及び訂正を可能にするための基本である。チェックサム・フィールドは、冗長度情報として、ＰＵ及びＣＭＤフィールドに含まれた１ビットの数を記憶する。それはクロック・コンポーネントによって計算され、そしてＰＵによって再計算され、その送信されたチェックサム値に比較されなければならない。ＰＵは、チェックサムが首尾良く妥当性検査された場合及びその場合にのみ、そのリクエストされたコマンドを実行する。４.３.１.５応答フィールドプロセッサ・システム内の各ＰＵコンポーネントに対して、１つの専用の応答フィールドがデータ・フレームに設けられる。その応答フィールドは、特定のＰＵがそれの応答を送ることを可能にするタイム・スロットによって、各独自のＰＵコンポーネントに関連付けられる。この関連付けは、個々の各ＰＵコンポーネントを独自に特徴付けるＰＵ番号を基礎にして行われる。現在、その実施例は、データ・フレームにおいて同じ数の応答フィールドを必要とする１６個までのＰＵコンポーネントをサポートする。応答フィールドは８ビットの長さである。ＰＵからクロック・コンポーネントまでの可能な応答のスペクトルが表３に示される。応答フィールドにおける各ビット位置が初歩的な応答に関連する場合、コード化法が再び利用された。この方法は、１つの応答フィールドにおいて一組の異なる応答を同時に送ることを可能にする。実施された方法は、データ・フレームを増大させることによって、（追加の応答フィールドの導入により）サポートされるＰＵの数を増加すること及び（個々の応答フィールドの幅を拡張することにより）可能なＰＵ応答のスペクトルを拡大することを容易に可能にする。ＰＵ応答を送るためのタイム・スロット、従って、応答フィールドの予約は、クロック・コンポーネントによって送られたＰＵフィールド及びＣＭＤフィールドに関係なく生じる。たとえ或ＰＵが或ＣＭＤフィールドを処理しなくても、その応答フィールドはＰＵコンポーネントに利用可能にされ、及びチェックサムを妥当性検査した各ＰＵコンポーネントは、コマンドがそのＰＵに影響を与えるかどうかに関係なく、応答フィールドにおいてオンにされた「コマンド受付済み」ビットを戻さなければならない。直列リンク結合回路（第２図参照）は、クロック・コンポーネントにおけるすべての信号線を内部的にＯＲすることによって、単一の論理的直列リンクを実現する。従って、クロック・コンポーネントによって受信された応答は、クロック・コンポーネント及びＰＵコンポーネントにおける検出機構に依存するだけであり、クロック・コンポーネントとＰＵコンポーネントとの間の実際の信号配線には依存しない。直列リンクにおける唯一のものとして起こり得る応答妨害はなく、各タイム・スロットにおいて１つのＰＵだけが応答しようとする。しかし、このインターフェースに関係ないＰＵ発生のチェック状態のような任意のタイプのエラー状況、或いはＰＵ対クロックのリンク上の残り'１'を生じる他の理由に対してシステム全体を保護するために、特定のライン・クリアランス信号発生の概念が導入された。そのライン・クリアランス法による直列コミュニケーション・リンクにおけるエラー状況に対する安定化は、クロック・コンポーネントが、各応答フィールドの第１ビットを表す並列直列コミュニケーション・インターフェース線すべてにおいて'０'を、個々のＰＵの各応答の前に送ることを意味する。これは、すべての信号線がクロック・コンポーネントにおいて内部的にＯＲされるので、クロック・コンポーネントが次のコマンドを送るまで、'１'に固定された１つの信号線がインターフェース全体をブロックする場合の正しいオペレーションを保証する。すべてのインターフェース線を介してクロック・コンポーネントにより'０'を送ることはそのインターフェースを再びクリアする。４.３.２エラー処理本発明の技術範囲において、単なる単方向の信号転送を教示する従来の技術に比べて、本発明の２つの最も重要な特徴はエラー処理において新しい次元を開く。 ■ 従来の技術によって教示される上記単方向信号伝播法の代わりにクロック・コンポーネントとＰＵコンポーネントとの間の双方向コミュニケーション・プロトコルを導入することによって、クロック及びＰＵがコミュニケーション及びシグナリング・エラーを相互に知らせるフィードバック・ループを設定することが初めて可能になる。 ■ 送信されたデータにおける冗長度情報をチェックサム・フィールドの形で導入することによって、コミュニケーション・パートナはエラー検出及びエラー訂正手順の設定が容易になる。その結果、システム全体はエラー状況に対して大いに安定化可能である。本実施例では、クロック・コンポーネント及びＰＵコンポーネントにおけるコミュニケーション回路によって、次のようなクラスのエラーが処理される。 ■ 無効スタート状態上記のように、コミュニケーション回路は、データ・フレームの独自のヘッダがフレーム・データの一部分として生じないことを保証する。この原理と対立して、既にヘッダ・パターンを検出しており且つ第１のヘッダによって信号された第１データ・フレームに応答できるようになる前に他のヘッダ・パターンを検出するＰＵがチェックを発生する（時間クリティカルなチェック状態のための別個の「任意チェック」線を通して信号される）。 ■ チェックサム・エラーデータ・フレームの一部分である送信されたチェックサムが送信されたＰＵ及びＣＭＤフィールドに基づいて計算された再計算チェックサムに一致しない場合、送信エラーが生じたことになる。この状態を検出するいずれのＰＵもチェックを発生する。 ■ 非ＲＺ（ゼロ復帰）信号この状態は、コミュニケーション・パートナによって検出される最も一般的なエラー状態である。それは、ＲＺコード化法に従って明らかにバイナリ'０' が期待されるべき時にバイナリ'１'が信号線に存在する場合に生じる。この状態は、クロック・コンポーネントによって及びＰＵによって検出可能である。本実施例はエラー検出に集中しているが、エラー訂正を含む拡張がコミュニケーション・コンポーネントにおける追加のロジックによって容易に実現可能である。４.４サービス・プロセッサ（ＳＰ）コマンド処理への影響上記の設計のものに比べて異なる実施方法はＳＰとクロックとの間のインターフェースに影響を与える（例えば、第１図参照）。一方において、直ちに有効となったモード・レジスタへの書込オペレーションが効果的になるには数サイクルが必要である。もう一方において、それは「ソフトストップ状態」をサービス・プロセッサに信号するために数サイクルが必要である。４.４.１書込モード・レジスタ書込モード・レジスタは、マイクロ命令ステップ処理のオン／オフを切り換えるためにクロック・コンポーネント上に設けられた特定のレジスタである。クロック・コンポーネントは、ＳＰからの「書込モード・レジスタ」コマンドをＰＵフィールドを持った次の４つのＰＵクロック・インターフェース・コマンドのシーケンスに分割する。（１）マイクロ命令ステップ・オン（２）マイクロ命令ステップ・オフ（３）マイクロ・アドレス比較オン（４）マイクロ・アドレス比較オフクロック・コンポーネントは、第３図において「コマンド・リクエスト」３０２として示された内部レジスタにおけるこの４つのアクションに対するリクエスト・ビットをオンにする。高い優先順位を持った未決のリクエストがない場合、これらの４つのコマンドが次の４つのフレームにおいて実行される。未決の「書込モード・レジスタ」コマンドは、クロック・コンポーネントにおける特定のステータス・レジスタの一部分であるステータス・センス・ビット３２において表示される。このセンス・ビットは、電流がクロック・コンポーネントによって完全には受け付けられていない間、ＳＰが次のコマンドを発生しないようにする。４.４.２スタート・パルス「スタート・パルス」コマンドは対応するビットをインターフェース・コマンド・レジスタにセットする。そのコマンドは、実際には、より高い優先順位を持った未決のリクエストが存在しない場合に実行される。未決の「スタート・パルス」コマンドは、クロック・コンポーネントにおける特定のステータス・レジスタの一部分であるステータス・センス・ビット３３において表示される。このセンス・ビットは、電流がクロック・コンポーネントによって完全には受け付けられていない間、ＳＰが次のコマンドを発生しないようにする。４.４.３デバッグ・フィーチャクロック・コンポーネントにおいて、特別のデバッグ・フィーチャが実施される。サービス・プロセッサ（ＳＰ）は、データ・フレームにおけるＰＵ、ＣＭＤ、及びチェックサム・フィールドに対する特定の値を記憶するためのシャドウ・レジスタをクロック・コンポーネント内に設定することができる。ＳＰからの特別コマンドはこれらのコマンドをデータ・ストリームに、即ち、データ・フレームの対応するフィールドに挿入するであろう。その結果、シャドウ・レジスタ法は、例えば、自動的なチェックサム計算等を明示的に回避して、データ・フレームおける個々のフィールドを設定するための側線を提供する。このフィーチャの利用は、現在ではハードウエアによって自動的には発生されないこのインターフェースの幾つかの高度のフィーチャ（例えば、「コマンド・マージング」又は「エラー・インジェクション」）のエミュレーションを可能にする。コマンド・マージングは、１サイクル内で多数のコマンドが特定のＰＵに送られることを意味する（例えば、単一のコマンド内でマイクロ命令ステップをオンにする、及びマイクロ・アドレス比較をオンにする）。エラー・インジェクションは、無効のチェックサムをシャドウ・レジスタに書き込むことによってＳＰにより遂行可能である。クロック・コンポーネント及びＰＵコンポーネントにおけるエラー認識回路によって認識されるべき意図的な無効チェックサムを作る場合、「チェッカをチェックする」という周知の問題を解決するチェック回路そのものを検証することが可能である。５．略語ＨＺ高インピーダンスＩＭＬ初期マイクロプログラム・ロードＭＣＭマルチ・チップ・モジュールＰＵ処理装置ＲＺゼロ復帰エンコーディングＳＭＩシステム計測インターフェースＳＰサービス・プロセッサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ハルラー、ウイルヘルムドイツ国レームシャルダン、レーエンシュトラーセ 38 (72)発明者ゲザラフ、クラウスヨルグドイツ国、シュナイッヒ、フリーゼンベック 26 (72)発明者シュムンカンプ、デイートマードイツ国イーニンゲン、ハウッフシュトラーセ 14

Claims

【特許請求の範囲】１．種々の機能的コンポーネント、特に、クロック・コンポーネント（１００）及び少なくとも１つのＰＵコンポーネント（１０３）を有し、前記コンポーネントの各々が単一のチップ内に統合されるか或いはチップ・セット内に統合された個別のチップとして形成されるプロセッサ・システムにして、前記コンポーネントの間のコミュニケーション配線を単一の信号線にまで減少させる、前記コンポーネントの間で直列リンク（１０５）を通してコミュニケートするための、前記クロック・コンポーネント及び前記ＰＵコンポーネント上のコミュニケーション回路手段を具備したことを特徴とするプロセッサ・システム。２．前記クロック・コンポーネントとＮ個のＰＵとの間のコミュニケーションのために、単一の直列リンクからＮ個の並列直列リンクまでの任意の数の直列リンクをサポートして単一の直列リンクを実現する直列リンク結合手段（２０２）を含み、前記直列リンクの数は外部環境に従って選択可能であることを特徴とする請求の範囲第１項に記載のプロセッサ・システム。３．データ・フレームと呼ばれる良く定義された構造を持ったデータのブロックとして情報を送ることによって前記直列リンクを操作する双方向同期コミュニケーション・リンクを含むことを特徴とする請求の範囲第１項又は第２項記載のプロセッサ・システム。４．前記クロック・コンポーネントは特別のプロトコルを実行してコミュニケーションを駆動するためのマスタであること、前記クロック・コンポーネントはデータ・フレームを反復的に送ること、送信の開始及び前記データ・フレームの開始が、前記データ・フレーム内で固有なものであることを前記コミュニケーション回路手段によって保証されたデータ・ヘッダにより識別されること、すべてのＰＵコンポーネントが前記同じデータ・フレームを受信し且つ処理すること、前記ＰＵコンポーネントの各々は、事前定義された長さのデータ・ブロックを前記クロック・コンポーネントに送ることによりデータ・フレーム送信の間に前記ＰＵコンポーネントの各々に特有のタイム・スロットにおいて前記データ・フレームに応答すること、を特徴とする請求の範囲第２項又は第３項若しくは第２項及び第３項に記載のプロセッサ・システム。５．前記データ・フレームの長さは前記プロセッサ・システムおける前記ＰＵコンポーネントの数に適応され得ること、前記データ・フレームは前記データ・フレーム内で固有なものであることを前記コミュニケーション回路手段により保証された前記データ・ヘッダを含むこと、前記データ・フレームは前記ＰＵコンポーネントの少なくとも１つをＰＵ番号によって選択及び識別するようにＰＵフィールドを含み、前記ＰＵ番号は前記プロセッサ・システムにおける前記ＰＵコンポーネントの１つを正確に識別すること、前記データ・フレームは、前記ＰＵコンポーネントの少なくとも１つにおいて実行するための一組のコマンドのうちの少なくとも１つのコマンドを前記ＰＵフィールドの内容に従って選択するコマンド・フィールドを含むこと、前記データ・フレームは受信側が送信エラー検出及びエラー訂正を実行することを可能にするチェックサム・フィールドを含むこと、前記データ・フレームは前記プロセッサ・システムにおける前記ＰＵコンポーネントの各々に対して、関連付けられるＰＵコンポーネントによって充填されるべき固有のＰＵ応答フィールドを含むこと、を特徴とする請求の範囲第４項に記載のプロセッサ・システム。６．前記データ・ヘッダの固有性は各データ・ビットの後にバイナリ０を送って２つ以上の連続したバイナリ１のビット・パターンを回避することを含む前記データ・フレームにおけるデータのいわゆるゼロ復帰コード化法によって達成され、前記連続したバイナリ１を持ったビット・パターンは前記データ・ヘッダの部分として作用することを特徴とする請求の範囲第４項又は第５項に記載のプロセッサ・システム。７．前記コマンド・フィールドにおいてコード化されたコマンドは、一旦前記チェックサム・フィールドが前記ＰＵコンポーネントの各々によって妥当性検査されると、前記受信ＰＵコンポーネントすべてにおいて同期的に実行されることを特徴とする請求の範囲第５項に記載のプロセッサ・システム。８．前記クロック・コンポーネントは前記ＰＵコンポーネントの少なくとも１つにおいて処理されるべきコマンドを発生し且つ処理結果を戻すための対応する配線を持った外部インターフェース（１０２）を含むこと、前記クロック・コンポーネントは前記リクエストされたコマンドを前記データ・フレームにマップし、前記データ・フレームを処理のために前記ＰＵコンポーネントに転送し、前記外部インターフェースを介して前記ＰＵコンポーネントの応答を戻すこと、を特徴とする請求の範囲第１項乃至第７項の１つに記載のプロセッサ・システム。９．送信エラーを処理するためのエラー検出及びエラー訂正手段を含むことを特徴とする請求の範囲第１項乃至第８項の１つに記載のプロセッサ・システム。１０．生じ得る任意の先行のエラーから独立した、保証されたクリアされた直列リンクに対する前記ＰＵ応答フィールドの各々の第１ビットとしてバイナリ０を前記直列リンク上に前記クロック・コンポーネントによって送るライン・クリアランス手段を含むことを特徴とする請求の範囲第５項乃至第９項の１つに記載のプロセッサ・システム。１１．特定のコマンドがリクエストされてない場合、前記ＰＵコンポーネントのうちのアクティブ・コンポーネントの決定を生じ且つ前記ＰＵコンポーネントへの前記アクティブＰＵコンポーネントのセットの伝播を生じるデフォルト・コマンドを実行する拡張クロック・コンポーネントを含むことを特徴とする請求の範囲第１項乃至第１０項の１つに記載のプロセッサ・システム。１２．前記ＰＵフィールドをセットすることを可能にする前記クロック・コンポーネントの拡張外部インターフェースを含み、前記コマンド・フィールド及び前記チェックサム・フィールドは前記データ・フレームに整合性エラーを意図的に発生させ、前記ＰＵコンポーネントにおける前記コミュニケーション回路手段を無故障時の動作に関してチェックすることを明示的に促すことを特徴とする請求の範囲第５項乃至第１１項の１つに記載のプロセッサ・システム。