JPH09507939A - マルチプロセッサ・システムにおける入出力オペレーションの実行 - Google Patents

Abstract

(57)【要約】 改良されたＩ／Ｏパフォーマンスを持ったマルチプロセッサ・システムを提供する。本発明はマルチプロセツサ・システムにおけるＩ／Ｏオペレーションに関する。これらのシステムは、階層的に構成されたＩ／Ｏバス構造を含み、Ｉ／Ｏバスのノードには、Ｉ／Ｏオペレーションをサポートするアダプタが設けられる。それらアダプタはＩ／Ｏオペレーションを受諾するかどうかを決定し、受諾の場合に、それらはＩ／Ｏバスを介してそのオペレーションを送ることを指示し、このノードとそのＩ／Ｏバス手段の前のノードとの間の線を一時的に切り離す。

Description

【発明の詳細な説明】 マルチプロセッサ・システムにおける入出力オペレーションの実行 技術分野 本発明は、階層的に構成された入出力（Ｉ／Ｏ）バスを有するマルチプロセッ サ・システムに関するものである。そのＩ／Ｏバスのノードには、Ｉ／Ｏオペレ ーションをサポートするアダプタが設けられる。更に、本発明は、マルチプロセ ッサ・システムにおいてＩ／Ｏオペレーションを遂行するための改良された方法 に関するものである。 背景技術 従来技術において知られたマルチプロセッサ・コンピュータでは、Ｉ／Ｏオペ レーションを開始し或いは遂行するためには、処理装置がＩ／Ｏアダプタとコミ ュニケートする。それらのシステムは、例えば、「センス／制御命令」に対する ものでもよい適当なＩ／Ｏ命令を与える。なお、制御命令は１ワードのデータを Ｉ／Ｏアダプタに転送し、センス命令はアダプタに１ワードのデータを処理装置 へ転送させる。 複数の処理装置が単一のシステム・バスによって主記憶装置及び複数のＩ／Ｏ チャネルに接続されるコンピュータ・システムでは、すべての処理装置は、それ らの１つがそのよう なセンス／制御オペレーションを遂行する場合、そのバスが転送オペレーション を実行するために数サイクルの間占有されるので、記憶装置又はＩ／Ｏのアクセ ス可能度を悪くしている。 従来技術の方法では、Ｉ／Ｏアダプタがセンス／制御オペレーションを終了し てしまうまで、システム・バスはビジー／占有済みを保持される。センスに対し ては、これは、リクエストされたデータが配送されるまでである。制御に対して は、これは、データがバス上に置かれた後の１サイクルから肯定応答信号が真に なるまでの範囲を占める。正確な時間はバス・プロトコル及びアダプタ設計に依 存する。 それらの既知の装置の更なる欠点は、それぞれが異なるタイミングを持ち得る 幾つかの階層的に構成されたバスより成るシステムでは、処理装置に最も近いバ スが占有される時間は格段に増加する。このために、それらのシステムは、処理 装置の数の増加に伴いパフォーマンスが直線的に増強されることにはなり得ず、 更に複雑なＩ／Ｏバス構造を利用することができない。 発明の開示 従って、本発明の目的は、Ｉ／Ｏパフォーマンスが改善されたマルチプロセッ サ・システムを提供すること、及び共通システム・バスのアクセス可能度を高め る階層的Ｉ／Ｏバス構造のＩ／Ｏアダプタと複数の処理装置とのコミュニケーシ ョンのための改良された方法を提供することにある。これにより、システム設計 に対して特に照準を合わせることがＩ／Ｏバスの占有を最小期間にすることであ る。 この問題は、請求の範囲の独立項に記載された特徴によって解決される。その 提案された解決法の利点は、本発明の好適な実施例が図面を参照してより詳細に 説明される以下の説明部分に関連して更に明らかになろう。 図面の簡単な説明 第１図は、階層的に構成されたＩ／Ｏシステム・バスより成る従来技術による マルチプロセッサ・コンピュータ・システムの概略的表示である。 第２図及び第３図は、階層的Ｉ／Ｏシステムにおける幾つかのレベルを通した 信号の伝搬を示すブロック図である。 第４図は、第１図に示された複雑なＩ／Ｏバス構造を処理するための本発明に よる改良された方法を説明するバス・プロトコルのためのタイミング図である。 発明を実施するための最良の形態 第１図は、複数の処理装置ＣＰＵ１乃至ＣＰＵｎより成る従来のマルチプロセ ッサ・コンピュータ・システムを示す。それらの処理装置は、幾つものメモリ・ バンクより成るメモリ装置ＭＥＭに接続される。それらの処理装置は、バス・ア ダプタ１及び単一のシステム・バス１を介して階層的Ｉ／Ｏ バス構造にも接続される。アダプタ１において、Ｉ／Ｏバスはツリー状のサブ・ バスに分かれる。それらのサブ・バスの各々は、複数の第２ステージ・アダプタ ２を介してターミナル・バス・パーティションＩ／Ｏアダプタに接続される。こ の構造は、複雑な階層的構造のＩ／Ｏバス・システムを、単なる例示として示し 、従って、図示の構造は、その図示の構造の底部において更なるサブ・バスの層 を加えることによって拡張可能である。 第２図及び第３図を参照すると、処理装置ＣＰＵ１乃至ＣＰＵｎの１つがバス １を介してＩ／Ｏシステムにコマンドを配送し、今や、そのセンス・コマンドに 対する返答を待っているものと仮定する。この状況において、バス１はこの時点 ではリクエストした処理装置によって占有されるので、他の処理装置はすべて一 時的にバス１へのアクセスを持つことはできない。従って、バス１は、先ず、他 の処理装置がメイン.メモリＭＥＭをアクセスすることを可能にするために自由 にされなければならない。更に、第２図に示されるように、センス／制御コマン ドが階層的Ｉ／Ｏシステムにおける幾つかのレベルを通して伝播する場合、宛先 のＩ／Ｏアダプタからの返答が受領されるまで、各レベルはブロックされる。 従来技術の方法によれば、この状況における可能な解決法は、センス・オペレ ーションが正常に開始し、そのコマンドがアダプタ１によって受諾された後にバ ス１をフリーにすることである。そこで、そのコマンドは、バス３を通してそれ の宛先ロケーション、例えば、Ｉ／Ｏアダプタの１つへ駆動される。しかし、返 答はアダプタ１にだけ戻り、そこに一時的に記憶される。従って、その結果を必 要とする処理装置は、その結果が既に到達しているかどうかを見つけるためにア ダプタ１を頻繁にポーリングしなければならず、そしてその場合に、最終的には 、それをアダプタ１における事前定義された記憶ロケーションからフェッチする 。従って、上記の方法は重い負荷をバス１に課する。 別の方法として、アダプタ１は割込信号を処理装置に送ってもよい。システム 設計次第で、１つ又はすべての処理装置がその割込に反応するであろう。すべて の処理装置が反応する場合、それらの各々は、それの現在のプログラムを停止し そして割込ハンドラにスイッチしなければならない。割込ハンドラは、それが知 っているすべての割込ソースをセンスしなければならず、そしてこの方法は、何 らかのアクションがそれに後続しなければならないかどうかを決定しなければな らない。遅かれ早かれ、その返答を待つている１つの処理装置を除くすべての処 理装置がそれらのプログラムを元に戻しそして継続するであろう。その待ってい る処理装置はそれのセンス／制御オペレーションを終了し、同様に継続すること も可能である。 １つの処理装置だけが反応するように選択される場合、それはそれの現在のオ ペレーションを停止し、割込に対するソースを見つけなければならない。そこで 、割込をした装置か ら集められたデータから、それは、どの処理装置がその割込を受けてそれを更に 処理しなければならないかを決定しなければならない。 その際、上記の方法は、同時にアクティブとなり得る最大数のセンス／制御命 令に対して十分な記憶ロケーションをアダプタ１が与えなければならないという 制限を有する。この結果、利用可能なロケーションがない場合、センス命令は拒 否機構により拒否可能である。 一般に、Ｉ／Ｏアダプタに対するセンス／制御命令は、２つのオペレーション 、即ち、処理装置からのセンス及び返答を転送するアダプタからの制御に分かれ る。本発明の提案によれば、「切離しセンス」と呼ばれるバス１に対する新しい オペレーションが定義される。 その提案された方法によって、センス／制御コマンドは、その階層的Ｉ／Ｏシ ステムにおいて幾つかのレベルを通して伝播する。その場合、各レベルは早期ス テータス信号（第３図）によって自由にされる。１つのオペレーションの第１サ イクル、即ち、それのコマンド・フェーズでは、Ｉ／Ｏアダプタの宛先アドレス 、オペレーション・コード、コマンドを発した処理装置のアドレス、及びオペレ ーションが「切離しセンス」として遂行する情報がアダプタ１に転送される。 第２サイクルでは、指定されたオペレーション・コードがＩ／Ｏアダプタに対 する制御オペレーションである場合、制御データ・ワードが転送される。第１サ イクルを受け取った 後、アタプタ１はそのコマンドを解釈し、そして第２サイクルを受け取った後、 それは早期ステータス信号をコマンドを発した処理装置に送る。この早期ステー タスは、受諾信号、エラー信号、又は拒否信号であろう。別の方法として、コマ ンドが受諾され、ともかく、アダプタ１に予備的に記憶される。現在アクセスを 試みられているＩ／Ｏアダプタと同じアダプタ２に接続されたＩ／Ｏアダプタの １つに対する保留のセンス・オペレーションが既に存在する場合、拒否信号が送 られる。 早期ステータスを転送してしまうと、バス１は更なるオペレーションのために 切り離される。「切離しセンス」命令を発生した処理装置は、それがアダプタ１ からの制御コマンドを待つ静止状態になる。 アダプタ１は受け取ったコマンド及びデータを取り上げ、識別のための一連の 番号を加え、そして、例えば、バス２を使用して適当なアダプタ２へすべてを送 る。このパッケージを送った後、バス２は再び自由になる。これは、アダプタ２ からアダプタ１に早期ステータス信号を送ることによって達成される。 アダプタ２はそのコマンドを調べ、そのアドレスされたＩ／Ｏアダプタが接続 されている適当なバス、例えば、バス３にそれを転送する。このバスは、宛先の Ｉ／Ｏアダプタが返答を引き出せるまで占有されたままである。一方、アダプタ ２は、その受け取ったコマンドを、アダプタ１に返送される 制御コマンドに変換する。これによって、ソース処理装置のアドレスは、その制 御コマンドに対する宛先アドレスになるように変換される。 処理装置から制御コマンドが発せられた場合、宛先のＩ／Ｏアダプタの返答は 簡単なステータス情報である。センス・コマンドに対しては、それはリクエスト されたデータ・ワード又はエラー状態である。その受領された返答はアダプタ２ によって作成されたその制御コマンドに対するデータとみなされ、アダプタ１へ 送られる。 アダプタ１がその制御信号を正しく受領する場合、それはバス１をリクエスト し、その制御信号を待機処理装置に送る。アダプタ２とアダプタ１との間のデー タ転送は不良ステータス表示を持った制御信号を待機処理装置に送る。両方の場 合とも、アダプタ１は適当な「センス保留」ラッチをリセットし、新しいセンス ・コマンドを可能にする。 第４図には、本発明による改良された方法を説明するバス・プロトコルのタイ ミング図が示される。３つのバス層、即ち、バス１、バス２、及びバス３より成 る基礎的なＩ／Ｏバス構造に対して、それは前述の図を参照する。この実施例の ３つのバス層がそれぞれ異なるバス・サイクル・タイムより成ることは注目に値 する。しかし、本発明は、全面的に同期したバス・サイクルを与えるバス構造に も適用可能である。その図の例は、例示の「切離しセンス」オペレーションの場 合、時間に従ってこれらのバスにおける保留の信号を示す。 処理装置ＣＰＵ１乃至ＣＰＵｎの１つは、バス１を介して「切離しセンス」命 令を配送することによってＩ／Ｏオペレーションを開始するものと仮定する。こ の命令には切離しデータが後続する。その切離しデータは、例えば、宛先のＩ／ Ｏ装置からの着信データが記憶されるべきメモリ・ロケーシヨンを定義するメモ リ・アドレスを含むＣＰＵレジスタの内容でもよい。アダプタ１はこのコマンド を取り上げて解釈し、早期ステータス・コマンドをコマンドを発した処理装置に 返送する。 アダプタ１が早期状態信号を転送し終えるとバス１は自由になり、更なるオペ レーション信号によって占有可能である。更に、「切離しセンス」命令を発生し た処理装置は、アダプタ１からの制御コマンドを待つ静止状態になる。バス２を 使用して、アダプタ１は、宛先のアダプタへの途中にある適当なアダプタにこの パッケージを送る。このパッケージを送った後、バス２も信号から自由になる。 バス３のプロトコルは２つの例示的ケースに対して説明される。第１の例では 、発行処理装置が制御コマンドを配送した。なお、データ・パッケージ、例えば 、順序付けられたＩ／Ｏオペレーション又はＩ／Ｏによってフェッチされたデー タが記憶される主記憶装置におけるアドレスが後続する制御コマンドＣＣはバス ３上にある。ここでは、宛先のＩ／Ｏアダプタは、ステータス信号、例えば、ア ダプタのエラー状態又は既にビジーの状態によるコマンドの受諾又は非受諾を配 送する。宛先のＩ／Ｏアダプタは、その宛先のＩ／Ｏアダプタの内部状態を記述 したデータを配送する。端末Ｉ／Ｏアダプタは、Ｉ／Ｏチャネルとコミュニケー トするＳＣＳＩコントローラ又はアダプタであってもよい。 処理装置そのものは「切離しセンス」オペレーションを処理するための論理的 回路を与える。コマンドを発した処理装置がコマンドの受諾による正しい早期ス テータス・ワードを受け取った時、ＣＰＵ内部「切離しセンス」保留ラッチがセ ットされる。このセットされたラッチは、アドレスされたアダプタ１からこのＣ ＰＵへの制御コマンドを受諾するようにＣＰＵの専用Ｌ２キャッシュ・メモリに 指示する。これを通して、Ｌ２キャッシュ・メモリはデータをＣＰＵのレジスタ 対に記憶し、「切離しセンス」保留ラッチをリセットする。 更に、ＣＰＵマイクロコードは「切離しセンス」保留ラッチをポーリングし、 そしてそのラッチがリセットされると直ちに、マイクロコードは、受け取ったデ ータ或いは不良ステータス信号をそれぞれ使用し続ける。マイクロコード・ポー リング・ループはタイム・アウト制御される。即ち、そのラッチが定義された時 間的期間内に落ちない場合、マイクロコード・ポーリングは停止し、この目的の ためだけの特別制御が、前述のように、アダプタ１における「切離しセンス」保 留ラッチをクリアするために発生される。 正規のオペレーションでは、アダプタ１がバス２におけるセンス／制御コマン ドを駆動する時、アダプタ１におけるセ ンス保留ラッチがセットされる。リセットの場合、シーケンス番号が返答として 戻り、センス保留ラッチがリセットされる。 問題のオペレーション状況では、処理装置からのセンスのようなものは宛先の アダプタによって応答されず、バス２が一時的にブロックされる。そこで、処理 装置は、宛先アダプタへのバス・パスにおけるアダプタの保留ラッチをすべてリ セットする。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 フリッツ、ロルフ ドイツ国ヴァルデンバッハ、モーツアルト シュトラーセ 33 (72)発明者 ゲッツァラフ、クラウス ヨルグ ドイツ国シュナイッヒ、フリーゼンヴェッ ク 26

Claims (1)

1. 【特許請求の範囲】 １．Ｉ／Ｏオペレーションをサポートする少なくとも２つの処理手段と、 前記処理手段によって処理される情報を記憶するためのメイン・メモリ手段と 、 前記処理手段と前記メモリ手段との間で情報を送るための共通のバス手段と、 前記共通のバス手段に接続され、Ｉ／Ｏ情報を送るための階層的に構成された Ｉ／Ｏバス手段と、 前記階層的に構成されたＩ／Ｏバス手段の線を介してＩ／Ｏ情報を送るための 前記Ｉ／Ｏバス手段のノードにおけるアダプタ手段にして、Ｉ／Ｏ命令を分析し 且つ応答を発生するための手段及び前記階層的に構成されたＩ／Ｏバス手段の次 に低いバス・レベル上へのＩ／Ｏ命令を駆動するための手段を有するものと、 を含むマルチプロセッサ・システム。 ２．前記処理手段は、前記階層的に構成されたＩ／Ｏバス手段の次に高いバス・ レベルからＩ／Ｏオペレーションを切離すためのＩ／Ｏ命令を与えることを特徴 とする請求の範囲第１項に記載のマルチプロセッサ・システム。 ３．前記処理手段は、切離しＩ／Ｏ命令が前記階層的に構成されたＩ／Ｏバス手 段に配送されることを表すためのラッチ手段を含むことを特徴とする請求の範囲 第２項に記載のマル チプロセッサ・システム。 ４．前記アダプタ手段は、目標とするアダプタがビジーである場合、Ｉ／Ｏ命令 を拒否するための手段を与えることを特徴とする請求の範囲第１項乃至第３項の １つに記載のマルチプロセッサ・システム。 ５．駆動Ｉ／Ｏ命令から前記階層的に構成されたＩ／Ｏバス手段の次に低いバス ・レベルへの２フェーズ応答を待つための手段を具備したことを特徴とする請求 の範囲第１項乃至第４項の１つに記載のマルチプロセツサ・システム。 ６．前記請求の範囲第１項乃至第５項の１つに記載のマルチプロセッサ・システ ムを含むコンピュータ・システム。 ７．マルチプロセッサ・システムにおいてＩ／Ｏ命令を遂行するための方法にし て、前記システムは共通のバス手段によって相互接続された処理手段及びメイン ・メモリ手段を含み、前記共通のバス手段は階層的に構成されたＩ／Ｏバス手段 に接続され、Ｉ／Ｏオペレーションをサポートし且つ前記階層的に構成されたＩ ／Ｏバス手段の線を介してＩ／Ｏ情報を送るアダプタ手段が前記階層的に構成さ れたＩ／Ｏバス手段のノードに設けられたシステムにおける方法において、 処理手段から配送されたＩ／Ｏ命令を分析するステップと、 前記命令に対する応答を発生するステップと、 前記階層的に構成されたＩ／Ｏバス手段の次に低いバス・レベル上に前記Ｉ／ Ｏ命令を駆動するステップと、 ２フェーズの応答を待つステップと を含む方法。 ８．前記処理手段は、前記階層的に構成されたＩ／Ｏバス手段の次に高いバス・ レベルからＩ／Ｏオペレーションを切離すためのＩ／Ｏ命令を与えることを特徴 とする請求の範囲第７項に記載の方法。 ９．前記階層的に構成されたＩ／Ｏバス手段の各レベルは関連のアダプタ手段の 各々によって配送された早期ステータス信号によって自由にされることを特徴と する請求の範囲第８項に記載の方法。 １０．前記階層的に構成されたＩ／Ｏバス手段は異なるバス・サイクル・タイム を含むことを特徴とする請求の範囲第７項乃至第９項に記載の方法。