JPH09508228A - Ｐｃｉバス・コンピュータのためのプログラム可能な構成レジスタを有する追加ボード - Google Patents

Abstract

(57)【要約】 周辺コンポーネント相互接続（ＰＣＩ）コンピュータにおいて使用するためのアダプタ又は追加カードはそのカードをＰＣＩバスに結合するユニバーサル・モジュールを含む。そのモジュールは、そのアダプタ上のマイクロプロセッサによってロードされる一組の選択的にプログラム可能な構成レジスタを含む。そのモジュールにおける回路配列は、構成レジスタが完全にロードされるまで、ＰＣＩプロセッサがそれら構成レジスタをアクセスすることを禁止するコマンドを発生する。

Description

【発明の詳細な説明】 ＰＣＩバス・コンピュータのためのプログラム 可能な構成レジスタを有する追加ボード 技術分野 本発明は、概して云えば、コンピュータ・システムに関するものであり、更に 詳しく云えば、複数のコンピュータ・システムを結合するための、又は複数の装 置を１つのコンピュータ・システムに結合するためのアダプタ・カード又は追加 ボードと呼ばれる装置に関するものである。 なお、本願に対応する米国特許出願 第４４６,３９０号及び米国特許出願 第 ４４７,０２２号は関連発明の特許出願である。両出願とも同日に出願され、共 通の譲受人に譲渡された。本願はプログラム可能な構成レジスタを有するＰＣＩ インターフェース・モジュールに関するものであり、一方、後者の出願において 開示された発明はＰＣＩ ＲＯＭを活動化／非活動化するための手段を有するＰ ＣＩインターフェース・モジュールに関するものである。 背景技術 コンピュータ・システムのプロセッサ、メモリ及び周辺装置のような個別の装 置を結合するために通信インターフェース又は入出力バスを使用することは、そ の分野ではよく知ら れている。コンピュータ・システムは複数の独立したタスクを遂行するために使 用されるのみならず、それら相互間で情報を交換するためにも使用される。情報 を交換するためには、それらのコンピュータ・システムは接続されて１つのコン ピュータ・ネットワークにされる。通常のコンピュータ・ネットワークは、通信 媒体及びその通信媒体に接続された複数のコンピュータ・システムを含む。通常 、追加ボードがコンピュータ・システムのバスを通信媒体に結合する。コンピュ ータをユーザにとって更に魅力的なものにするために、ほとんどの製造業者はそ れらのコンピュータ・バスの設計を標準化しようとした。ＩＳＡ、ＥＩＳＡ、マ イクロチャネル（商標）等のような標準化されたバスがその分野ではよく知られ ている。 周辺コンポーネント相互接続（ＰＣＩ）バスはもう１つの標準化されたバスで ある。それは、多重化されたアドレス線、コントロール線、及びデータ線を持っ た高パフォーマンスの３２ビット・バス又は６４ビット・バスである。ＰＣＩバ スは、高度に集積化された周辺コンポーネント、周辺追加ボード、及びプロセッ サ／メモリ・サブシステムの間の相互接続された機構として使用することを意図 されている。ＰＣＩバスに対する仕様は、「ＰＣＩローカル・バス仕様書、製造 版、改訂２.０、１９９３年４月３０日（PCI Local Bus Specification，Produc tion Version Revision 2.0，April 30，1993）」というドキュメントにおいて 説明されている。 そのマニュアルはＰＣＩ特別関連グループ（ＳＩＧ）によって作成され、保守 されている。そのＰＣＩ−ＳＩＧは、コンピュータ産業におけるすべての会社に 対して開放されている組織である。ＰＣＩバスは、高パフォーマンス・パーソナ ル・コンピュータ、ワークステーション、及びサーバにおける追加ボードのため の優れた拡張バスとして浮上してくるであろうと信じられている。 ＰＣＩバス仕様に適合するためには、すべての追加ボードに構成レジスタを設 ける必要がある。それらのレジスタのうちの幾つかは、装置及びそれの機能を識 別するためにＰＣＩプロセッサによって使用される「読取り専用」のものである 。その他のレジスタは、ＰＣＩプロセッサによって読取られ及び書込まれる読取 り／書込みレジスタである。その読取り／書込みレジスタは、Ｉ／Ｏアドレス、 メモリ・アドレス、割込レベル、キャッシュ・ライン・サイズ等のような装置資 源に情報を与える。 代表的な実施方法では、特定な値がそれら読取り専用の構成レジスタに永続的 にセット又はコード化される。それらの値は、ＰＣＩバスとインターフェースす るためにその追加ボードにおいて使用されるＶＬＳＩチップ・コンポーネントに 組み込まれる。それらの値は、以後、ハード・コーデッドと呼ばれ、変更できな いものである。従って、そのチップは１つの機能をＰＣＴコンピュータに表示す るために使用されるだけである。 場合によっては、同じチップを種々の異なる適用業務において使用することが 望ましいことがある。例えば、イーサネット追加ボード及び小型コンピュータ・ システム・インターフェース（ＳＣＳＩ）追加ボードにおいて同じチップを使用 したいことがある。それを行うために、そのチップが各適用業務に対して異なる 装置ＩＤ及びクラス・コードをＰＣＩコンピュータにレポートするように、異な る値が構成レジスタにロードされなければならないであろう。異なる値が構成レ ジスタにおいて必要とされるというもう１つの例として、製造者がそのチップを 異なるベンダに売りたいことがある。おそらく、各ベンダは異なるベンダ識別値 を使用したいであろうし、そのモジュールはそれらの異なるベンダ識別値をＰＣ Ｉプロセッサにレポートできなければならないであろう。 上記の状況に対処するための明らかな解決法は、そのチップが新しい適用業務 において又は種々のベンダによって使用される時、いつも、そのチップの新しい バージョンを提供することである。しかし、コスト、製造遅れ等のような明らか な理由のために、この明らかな解決法は受け入れがたいものであろう。従って、 受入可能な或いは実用的な解決法は、以後、「ＰＣＩバス・インターフェース・ チップ」又はインターフェース・モジュールと呼ばれる単一のチップ又はモジュ ールがＰＣＩバス・コンピュータ・システムにおいて種々の適用業務により使用 されることを可能にする必要がある。 発明の開示 従って、本発明の主たる目的は、ＰＣＩコンピュータにおいて使用するための 新規な追加ボードを提供することにある。 本発明のもう１つの目的は、追加ボードをＰＣＩバス・コンピュータのＰＣＩ バスに結合するためのユニバーサル・インターフェース・モジュールを提供する ことにある。 本発明のもう１つの目的は、プログラム可能な構成レジスタを持った追加ボー ドを提供することにある。 その新規な追加ボードは所定の適用業務（通信ネットワークへの接続、種々の タイプの装置への接続等のような）を遂行するように特別に設計されたサブアセ ンブリ及びプログラム可能なＰＣＩ構成レジスタを有するユニバーサル・インタ ーフェース・モジュールを含む。その結果、ＰＣＩ構成レジスタは特定の用途に 従って選択された種々な値でもってプログラム可能である。 更に詳しく云えば、本発明の追加ボードは、ローカル・バスを持った追加ボー ド・マイクロプロセッサを含み、そのローカル・バスに、不揮発性記憶装置及び ユニバーサル・インターフェース・モジュール（以後、ＰＣＩバス・インターフ ェース・チップと呼ぶ）が結合される。読取り専用レジスタを含む一組のレジス タがＰＣＩバス・インターフェース・チップに設けられる。電源の投入に続いて 、ＰＣＩバス・インターフェース・チップ・コントローラが、ＰＣＩシステム・ プロセッサからＰＣＩ構成レジスタへのアクセスに応答して、「再試行モード」 を表すようにＰＣＩバス上の選択された制御線を活動化する。この「再試行モー ド」にある間、ＰＣＩシステム・プロセッサはＰＣＩバス・インターフェース・ チップの構成レジスタをアクセスしないようにされ、且つＰＣＩシステム・プロ セッサは、それがその後再びそのレジスタ・アクセスを「再試行」しなければな らないことを信号される。禁止期間或いは非読取り期間中、追加ボード・マイク ロプロセッサは不揮発性記憶装置をアクセスし、その不揮発性記憶装置に記憶さ れた情報を構成レジスタにロードする。 そのローディングが終了する時、追加マイクロプロセッサは、ＰＣＩバス・イ ンターフェース・チップ上の制御レジスタにおける制御ビット（以後、ＰＣＩア クセス許可ビットと呼ぶ）を活動化する。そのビットからの出力信号は、ＰＣＩ バス・インターフェース・コントローラが、前に活動化された制御線を非活動化 するようにし、その結果、ＰＣＩプロセッサはＰＣＩバス・インターフェース・ チップ上のレジスタを自由にアクセスできるようになる。 本発明のもう１つの特徴では、ＰＣＩアクセス許可ビットが、ＰＣＩバス・イ ンターフェース・チップ上に設けられたＰＣＩアクセス一時変更入力ピンと呼ば れる入力ピンから発生される信号によって一時変更される。そのピンが「非アク ティブ高レベル状態」と呼ばれる第１の電気的状態になる場合、ＰＣＩアクセス 一時変更入力ピンは、前述のように、Ｐ ＣＩ構成レジスタの再試行がＰＣＩアクセス許可ビットによって制御されること を可能にするであろう。そのピンが「低レベル状態」と呼ばれる第２状態になる 場合、ＰＣＩアクセス一時変更入力ピンはＰＣＩアクセス許可ビットの機能を一 時変更して、ＰＣＩバスから構成レジスタへのすべてのアクセスが再試行なしに 正常にサービスされることを可能にするであろう。この実施例では、読取り専用 ＰＣＩ構成レジスタの電源投入のデフォルト値が使用され、ＰＣＩ構成レジスタ に種々の値をロードするための特徴は使用不能にされる。 本発明の上記特徴及び利点は添付の図面に更に十分に示されるであろう。 図面の簡単な説明 第１図は、本発明の教示するところに従ってＰＣＩ追加ボードのシステム・レ ベルの観点のブロック図を示す。 第２図は、本発明の教示するところに従ってＰＣＩ追加ボードのボード・レベ ルの観点のブロック図を示す。 第３図は、本発明の教示するところに従ってＰＣＩインターフェース・チップ のチップ・レベルの観点のブロック図を示す。 第４図は、本発明の教示するところに従ってＰＣＩバス・インターフェース・ チップの回路ブロック図を示す。 第５図は、構成レジスタを構成及びセットするために、それぞれ、ＰＣＩプロ セッサ及び追加ボード・プロセッサによ って取られるプロセス・ステップのフローチャートを示す。 第６図は、ＰＣＩバス・インターフェース・チップ・コントローラのブロック 図を示す。 第７図は、再試行サイクルのタイミング図を示す。 発明を実施するための最良の形態 第１図は、ＰＣＩコンピュータ・システム１３のブロック図を示す。そのＰＣ Ｉコンピュータ・システムは、ＰＣＩバス１０、ＰＣＩ追加ボード１２、及びＰ ＣＩプロセッサ１４より成る。ＰＣＩプロセッサ１４は、ＰＣＩシステム構成ソ フトウエア１４Ａ、オペレーティング・システム１４Ｂ、及び複数のアプリケー ション・プログラム１４Ｃを含む複数のソフトウエア・プロダクトを含んでいる 。そのソフトウエアのそれぞれの機能はその分野ではよく知られている。従って 、それぞれの詳細な説明は行わないことにする。ＰＣＩシステム構成ソフトウエ ア１４Ａは、ＰＣＩ追加ボード１２における構成レジスタ（後述する）を制御す るに必要な機能を遂行するといえば十分であろう。一般に、ＰＣＩシステム構成 ソフトウエア１４Ａは、通常、「ＢＩＯＳ」（基本入出力システム）ソフトウエ アと呼ばれるものの一部分であり、それは、そのシステムに対する電源の投入時 に診断を行い、システム構成及びデータ入出力をサポートするための種々の低レ ベル・ルーチンを与える。ＰＣＩ特殊関連グループ(PCI Special Interest Grou p（PCI-SIG）)は、ＰＣＩ構成ソフトウ エアにおいて必要な機能を概説した１９９３年７月２０発行の「ＰＣＩ ＢＩＯ Ｓ仕様書(PCI BIOS Specification)改訂２.０」を発行している。そのドキュメ ントは、本願では参考文献として紹介するにとどめる。そのＰＣＩ ＢＩＯＳ仕 様書は、プログラマが適当な構成モジュールを設計することを可能にするに十分 な情報を示している。前述のように、ＰＣＩバス１０はコンピュータ・システム のための相互接続搬送機構である。ＰＣＩバスの更に詳細な説明は、参考文献と して本願に組み込まれた１９９３年４月３０日発行の「周辺コンポーネント相互 接続（ＰＣＩ）ローカル・バス仕様書(Peripheral Component Interconnect(PCI )Local Bus specification)において示されている。更に、米国特許第５,３９２ ,４０７号「周辺コンポーネント相互接続ポート及びＲＡＭＢＵＳポートを有す るマルチポート・プロセッサ(Multiport Processor with Peripheral Component Interconnect Port and RAMBUS Port)」はＰＣＩバスの特徴を開示しており、 そのバスに関する背景情報を説明するために本願に組み込まれる。たとえ、第１ 図がＰＣＩ追加ボード１２を、実際の実施例においてＰＣＩコンピュータ・シス テム１３とは別個の装置であるとして示していても、ＰＣＩ追加ボード１２は、 ＰＣＩコンピュータ・システム１３に含まれた拡張スロットに設けられる。 第１図を更に参照すると、以下で開示される本発明はＰＣＩ追加ボード１２に 関連し、更に詳しく云えば、ＰＣＩバス １０とインターフェースするＰＣＩバス・インターフェース・チップ１２Ａに関 連するものである。ＰＣＩバス・インターフェース・チップ１２Ａは、種々なタ イプのＰＣＩ追加ボード１２をＰＣＩバス１０に相互接続するためにベンダによ って使用可能なユニバーサル・チップである。ＰＣＩ追加ボード１２は、ローカ ル・バス１２Ｃを持ったマイクロプロセッサ１２Ｂを含む。そのローカル・バス １２Ｃは、ＰＣＩバス・インターフェース・チップ１２Ａ、不揮発性記憶装置１ ２Ｄ、ＲＡＭ１２Ｅ、及びタスク・ジェネレータ手段１２Ｆを相互接続する。タ スク・ジェネレータ手段１２ＦはそのＰＣＩ追加ボードのサブシステムであり、 所望のタスクを達成するために必要な機能を遂行する。一例として、タスク・ジ ェネレータ手段１２Ｆは、ＰＣＩコンピュータ・システム１３をトークン・リン グ、イーサネット、ＦＤＤＩのようなローカル・エリア・ネットワーク（ＬＡＮ ）及び同様のタイプのＬＡＮに接続するための通信アダプタであってもよい。ト ークン・リング・ネットワークのためのタスク・ジェネレータの一例は、「ＩＢ Ｍ Ａｕｔｏ ＬＡＮＳｔｒｅａｍｅｒ ＰＣＩ Ａｄａｐｔｅｒ，部品番号０ ４Ｈ８０９５」である。 同様に、イーサネットに対するタスク・ジェネレータは、「ＩＢＭ Ｅｔｈｅ ｒＳｔｒｅａｍｅｒ ＭＣ３２ Ａｄａｐｔｅｒ，Ｐ／Ｎ７４Ｇ０８５０」であ る。 一般的に云えることとして、ＰＣＩバス・インターフェー ス・チップに結合することができるタスク・ジェネレータは、通信コントローラ （イーサネット、トークン・リング、ＦＤＤＩ、ＡＴＭ等）、ディスプレイ・コ ントローラ（ＶＧＡ、ＸＧＡ等）、マルチメディア装置（ビデオ、オーディオ、 ＣＤ−ＲＯＭ等）、ディスク・サブシステム（ＩＤＥ、ＳＣＳＩ、ＲＡＩＤ等） 、及びコプロセッサ・サブシステム（ペンティアム、パワーＰＣＩ等）を含む。 これらの適用はすべてＰＣＩ追加ボードによって実施可能であることに注目す べきである。本発明の教示するところによれば、ＰＣＩバス・インターフェース ・チップ１２Ａ（詳細を後述する）は、追加ボードのうちのどれによっても使用 可能であり、その追加ボードがＰＣＩバスを通して動作するために必要とするバ ス・インターフェース機能を遂行する。 第２図はＰＣＩバス・インターフェース・チップ１２Ａのボード・レベルの概 要を示す。そのＰＣＩバス・インターフェース・チップ１２Ａは、ＰＣＩバス１ ０に接続するためのＰＣＩバス・インターフェース１６を含む。内部バス・イン ターフェース手段１８はＰＣＩバス・インターフェース・チップ１２Ａを内部バ ス１２Ｃに接続する。ＰＣＩバス・インターフェース手段１６及び内部バス・イ ンターフェース手段１８の間には、データ転送及び論理手段２０、機能レジスタ ２２、及びＰＣＩ構成レジスタ２４が接続される。データ転送及び論理手段２０ は、ＰＣＩバス１０及びＰＣＩ追加ボード１２の間のメイン・データ転送バスで ある。そのデータ転 送及び論理手段２０は内部バス・インターフェース手段１８からＰＣＩバス・イ ンターフェース手段１６にデータを移動させるＦＩＦＯバッファ２０Ａを含む。 同様に、ＦＩＦＯバッファ２０Ｂは逆方向にデータを移動させる。ＰＣＩ構成レ ジスタ２４は、ＰＣＩシステム・プロセッサがＰＣＩシステム構成ソフトウエア １４Ａ（第１図）を実行することによって、ＰＣＩバス１０を介して書込み及び 読取り可能である。これらのレジスタに書き込まれた情報は、ＰＣＩ追加ボード がＰＣＩコンピュータ・システムに結合する装置のＩ／Ｏアドレス、メモリ・ア ドレス、割込レベル、キャッシュ・ライン、サイズ等のような装置資源を構成す る。 第２図を更に参照すると、ＰＣＩ構成レジスタ２４は、その装置を識別するた めに及びそれを適正に構成するために使用されるべき構成ソフトウエア１４Ａ（ 第１図）にとって枢要な情報を含む。ＰＣＩ標準は、次のような読取り専用構成 レジスタのリストを必要とする。このリストは決して完全なものではなく、本発 明は、ＰＣＩ追加ボードをＰＣＩバスにインターフェースする場合に必要な名称 を付された他の任意のタイプのレジスタをカバーするように意図される。ＰＣＩ 体系化された読取り専用レジスタの間にあるのは次のものである。即ち、 ベンダＩＤ：その装置を製造するベンダを識別する１６ビット・レジスタ。 装置ＩＤ：それが提供するＰＣＴの各タイプを独特に識別 するためにベンダによって使用される１６ビット・レジスタ。 訂正ＩＤ：その装置の改訂レベルを識別するためにベンダによって使用可能な ８ビット・レジスタ。 クラス・コード：その装置（ディスプレイ・コントローラ、ネットワーク・コ ントローラ、ブリッジ装置等）の一般的な機能を識別する２４ビット・レジスタ 。 ベース・アドレス・レジスタ：装置にＩ／Ｏ及びメモリ・マッピング要件を示 す読取り専用ビットを含むレジスタ。 割込ライン・レジスタ：割込ライン経路指定要件をコミュニケートするために 使用される８ビット・レジスタ。 最小認可及び最大待ち時間タイマ・レジスタ：待ち時間タイマのための装置所 望の設定を指定する８ビット・レジスタ。 後述するように、本発明はマイクロプロセッサ１２Ｂ及び不揮発性記憶装置１ ２ＤによるＰＣＩ構成レジスタにおける値の動的設定をカバーする。その結果、 同じＰＣＩバス・インターフェース・チップ１２Ａが幾つかの異なるタイプのＰ ＣＩ追加ボードによって使用可能である。 「機能」レジスタ２２はＰＣＩ構成レジスタから分離しているレジスタである 。それらは、トークン・リング装置ドライバのようなアプリケーション特有のソ フトウエアによってアクセスされるだけである。それらは割込／ステータス機能 、ＤＭＡ機能、及びＰＣＩバス仕様の一部分としては指定されないオプションに 対する構成設定機能を与える。 第３図は、ＰＣＩバス１０及び内部追加ボード・バス１２Ｃに相互接続された ＰＣＩバス・インターフェース・チップ１２Ａの詳細なブロック図を示す。この 図には、ＰＣＩ構成レジスタが示され、それはプログラム可能なレジスタであり 且つ内部追加ボード・バス１２Ｃを通してマイクロプロセッサ１２Ｂ（第２図） によって書き込まれる。更に、ＰＣＩプロセッサによるそのＰＣＩ構成レジスタ に対するアクセスを制御するＰＣＩアクセス許可レジスタも示される。本発明の 好適な実施例において後述するように、ＰＣＩアクセス許可レジスタは１ビット ・レジスタである。もちろん、本発明の技術範囲及び精神から逸脱することなく 同じ機能を与えるための他のタイプの構成レジスタが使用可能である。 第３図を更に参照すると、ＰＣＩバス・インターフェース手段１６は、ＰＣＩ バス・マスタ論理手段１６Ａ及びＰＣＩバス・スレーブ論理手段１６Ｂを含む。 ＰＣＩバス・マスタ論理手段１６Ａは、ＰＣＩバス１０とＰＣＩバス・インター フェース・チップ１２ＡにおけるＦＩＦＯとの間でバースト・データ転送を遂行 する。それは、すべてのＰＣＩバス・システムの一部分として存在するＰＣＩシ ステム・バス・アービトレーション論理装置（図示されていない）からＰＣＩバ スの所有権を要求することによってそのＰＣＩバスにおける転送を開始する。Ｐ ＣＩバス・スレーブ論理手段１６Ｂは、 ＰＣＩシステム・プロセッサのような他のバス・マスタによって開始されたＰＣ Ｉバス・サイクルのターゲットとして応答する。それは、ＰＣＩシステム・プロ セッサがＰＣＩバス・インターフェース・チップ上のレジスタを読取り及び書込 むことを可能にするために、ＰＣＩバスにおける制御信号の必要なハンドシェー キングを行う。 ＰＣＩバス・インターフェース１６と同様に、内部バス・インターフェース手 段１８は内部バス・マスタ論理手段１８Ａ及び内部バス・スレーブ論理手段１８ Ｂを含む。内部バス・マスタ論理手段１８Ａは、内部追加ボード・バス１２Ｃと ＰＣＩバス・インターフェース・チップ１２ＡにおけるＦＩＦＯとの間でバース ト・データ転送を行う。内部バス・スレーブ論理手段１８Ｂは、追加ボード・マ イクロプロセッサからレジスタ読取り及び書込みオペレーションをサービスする 。 第３図を更に参照すると、ＯＲ論理回路２０が、ＰＣＩバス・スレーブ論理手 段１６Ｂに接続された出力及び２つの入力を有する。それらの入力の１つは導体 ２６を通してＰＣＩアクセス許可レジスタ２４に接続され、もう１つの入力は導 体２３を通してピン２２に接続される。ピン２２はＰＣＩバス・インターフェー ス・モジュール１２Ａに取付られ、第３図では破線の円として概略的に示される 。後述するように、ＯＲ論理回路２０からの出力信号がアクティブである時、Ｐ ＣＴプロセッサはＰＣＩバスを介してＰＣＩ構成レジスタを アクセスする。ＯＲ論理回路２０からの出力が非活動的である場合、構成レジス タに対するアクセスはＰＣＩプロセッサにブロックされる。ＯＲ論理回路２０か らの信号の状態は、プロセッサ１２Ｂ（第２図）によってセットされるＰＣＩア クセス許可レジスタにおけるビットによって、或いはＰＣＩバス・インターフェ ース・チップ１２Ａにおけるピン２２によって制御される。 第４図は、ＰＣＩシステム・プロセッサ１４（第１図）がＰＣＩ構成レジスタ をアクセスすることを禁止されている間、マイクロプロセッサ１２Ｂ（第１図） がＰＣＩ構成レジスタにデータを書込むことを可能にするロジックを示す。しか し、一旦書込みが終了しそしてＰＣＩアクセス許可ビット２２がＰＣＩアクセス 許可レジスタ２８においてセットされると、前に禁止されたＰＣＩプロセッサは ＰＣＩバス・インターフェースにおけるすべてのレジスタをアクセスする許可を 与えられる。 第４図を更に参照すると、一組のデータ線（ＰＣＩデータ・バス１０Ａと呼ば れるＰＣＩバスにおける）がＰＣＩ構成レジスタをＰＣＩバス１０に相互接続す る。ＰＣＩ−ＲＳＴ＃線と呼ばれる制御アーキテクチャ線がＰＣＩアクセス許可 レジスタ２８をＰＣＩバス１０に相互接続する。最後に、ＰＣＩバスの、いわゆ る再試行機能を活動化するために必要な一組のＰＣＩ制御信号がＰＣＩバス１０ をＰＣＩ状態マシン及び組合せ論理手段３１に相互接続する。 ＰＣＩスレーブ状態マシン及び組合せ論理手段３１への入力は、最終アクセス 許可信号線３２によってＯＲ回路２０に接続される。導体２４及び２６における 信号は第３図に関して既に説明済みであり、ここではそれを繰り返すことはしな い。 第５図は、ＰＣＩ追加ボード構成レジスタをアクセスしようとするＰＣＩシス テム・プロセッサと、ＰＣＩ構成レジスタをプリロードするＰＣＩ追加ボード・ マイクロプロセッサとの間の相互作用のフロー・チャートを示す。要約すると、 電源投入時に、ＰＣＩプロセッサ４２において実行するＰＣＩシステム構成ソフ トウエアは、図示されてないＰＣＩ追加ボード構成レジスタ（ＰＣＩバス・イン ターフェース・チップにある）に入ろうとする。ＰＣＩシステム・プロセッサの アクセスは、追加ボード・マイクロプロセッサがＰＣＩアクセス許可ビットをＰ ＣＩバス・インターフェース・チップに書込むまで否定される。その否定は、Ｐ ＣＩシステム構成ソフトウエアが構成レジスタをアクセスすることができる前に 、ＰＣＩ追加ボード・プロセッサが構成レジスタ・プリロード・オペレーション を終了することを可能にする。 更に詳しく云えば、そのプロセスは、ＰＣＩシステムが電源投入される時（ブ ロック３４）に開始する。構成レジスタを有するＰＣＩ追加ボードが３６によっ て概略的に示される。電源投入に続いて、ＰＣＩシステム・プロセッサ４２は、 "CONFIG READ OR WRITE"と示された線を介して構成レジスタ をアクセスしようとする。これらの試みは承認されず、そしてその不承認は"RET RY"と示された線によって概略的に示される。このタイム・インターバルの間、 ＰＣＩ追加ボード・マイクロプロセッサ３８はそのボードにおける不揮発性ＲＯ Ｍから情報を得て、不揮発性記憶装置から検索される予め記憶された情報を適当 な構成レジスタに書込む（ブロック３８）。一旦これが終了すると、ＰＣＩ追加 ボード・プロセッサは、ＰＣＩシステム・プロセッサ４２が再試行モードから出 て追加ボードにおけるレジスタをアクセスすることを可能にするＰＣＩアクセス 許可ビットを書込む。そのレジスタに対するアクセスは第５図における"CONFIG READ OR WRITE"と示された二重ヘッドの矢印によって表される。一旦レジスタを 読取り及び書込む機能が終了すると、ＰＣＩ追加ボード構成設定は終了し、シス テムは、今や、追加ボードをＰＣＩに結合する装置とコミュニケートするための 状態にある。 第６図はＰＣＩバス・インターフェース・コントローラのブロック図を示す。 ＰＣＩバス・インターフェース・コントローラの機能は、部分的には、ＰＣＩプ ロセッサを「再試行」状態に強制し且つそのＰＣＩプロセッサがＰＣＩバス・イ ンターフェース・チップにおけるレジスタをアクセスすることを禁止する制御信 号を発生することである。前に説明したコンポーネントと同じ第６図におけるコ ンポーネントについては更に言及せず、説明もしない。ＰＣＩバス・インターフ ェース・コントローラはＰＣＩスレーブ組合せ論理手段４４ 及びＰＣＩスレーブ状態マシン４６より成る。ＰＣＩスレーブ組合せ論理手段４ ４はＰＣＩバスにおける制御信号（ＰＣＩ＿ＦＲＡＭＥ＃及びＰＣＩ＿ＩＲＤＹ ＃）をデコードし、ＰＣＩバス・インターフェース・チップに対するレジスタ読 取り又は書込みオペレーションがＰＣＩシステム・プロセッサによって開始され たことをＰＣＩスレーブ状態マシン４６に信号する。そこで、ＰＣＩスレーブ状 態マシン４６は、読取り又は書込みオペレーションをサービスするに必要な状態 を順序付ける。ＰＣＩスレーブ組合せ論理手段４４は、ＰＣＩスレーブ状態マシ ン４６の出力をデコードし、バス・サイクルが終了したことをＰＣＩシステム・ プロセッサに信号するようにＰＣＩバスにおける制御信号（ＰＣＩ＿ＤＥＶＳＥ Ｌ＃、ＰＣＩ＿ＴＲＤＹ＃、及びＰＣＩ＿ＳＴＯＰ＃）を活動化することによっ て応答する。 最終アクセス許可線３２における最終アクセス許可信号がアクティブでない低 レベル状態にある場合、ＰＣＩスレーブ状態マシン４６は、ＰＣＩシステム・プ ロセッサからの読取り又は書込みオペレーションに応答して「再試行」状態を信 号することによって応答するであろう。ＰＣＩスレーブ状態マシン４６の出力を 使用して、ＰＣＩスレーブ組合せ論理手段４４は、ＰＣＩ＿ＤＥＶＳＥＬ＃信号 及びＰＣＩ＿ＳＴＯＰ＃信号を活動化すること及びＰＣＩ＿ＴＲＤＹ＃信号を非 活動化することにより再試行状態を信号する。ＰＣＩシステム・プロセッサは、 レジスタに対するアクセスが否定された こと及びバス・トランザクションがその後再び「再試行」されなければならない ことの表示としてその信号シーケンスを使用する。最終アクセス許可信号３２が アクティブな高レベル状態にある場合、ＰＣＩスレーブ状態マシン４６及び組合 せ論理手段４４は、ＰＣＩ＿ＤＥＶＳＥＬ＃信号及びＰＣＩ＿ＴＲＤＹ＃信号を 活動化することによって正規のバス・トランザクションでもって応答する。ＰＣ Ｉシステム・プロセッサは、そのレジスタに対する読取り又は書込みアクセスが 正常に終了したことの表示としてこの信号シーケンスを使用する。「再試行」及 び正常な読取り及び書込みバス・トランザクションのために必要とされる正確な 信号シーケンスは、「ＰＣＩローカル・バス仕様書、製造版、改訂２.０」にお いて定義されている。 第７図は、ＰＣＩプロセッサ及びＰＣＩバス・インターフェース・チップ（第 ６図）の間で実施されるハンド・シェーキング手順のためのタイミング図又は事 象図を示す。そのハンド・シェーキング・ルーチンは、ＰＣＩプロセッサを再試 行モードに強制するために必要である。その再試行モードは、ＰＣＩバス・イン ターフェース・コントローラのようなスレーブ装置がＰＣＩプロセッサのような マスタ装置とコミュニケートする準備ができていない時に呼び出される。このル ーチンのために必要な信号は上述のＰＣＩ仕様書において体系化される。それら の信号は、クロック（ＣＬＫ）、ＦＲＡＭＥ＃、ＩＲＤＹ＃、ＴＲＤＹ＃、ＳＴ ＯＰ＃、及びＤＥＶ ＳＥＬ＃を含む。ＦＲＡＭＥ＃及びＩＲＤＹ＃と呼ばれる信号は、ＰＣＩプロセ ッサがＰＣＩバス・インターフェース・チップにおける構成レジスタをアクセス することを望む時、そのＰＣＩプロセッサによって信号ＦＲＡＭＥ＃及びＩＲＤ Ｙ＃がＰＣＩバス上に出力される。ＴＲＤＹ＃、ＳＴＯＰ＃、及びＤＥＶＳＥＬ ＃と呼ばれる信号は、ＰＣＩプロセッサから出力された信号に応答してＰＣＩバ ス・インターフェースによって発生された信号である。それらの名称を付された 信号及びフローの方向が第６図に示される。数字１、２、３、４、及び５は、Ｐ ＣＩバス・インターフェース・チップがＰＣＩプロセッサから出力された信号を サンプルする時の周期を表す。同様に、Ａ、Ｂ、及びＣとして示された円は、１ つの装置が或アクションを開始する時のインスタンス及び他の装置からの反応を 表す。例えば、ＡはＰＣＩバス・インターフェース・コントローラによって開始 され、ＢはＰＣＩプロセッサからの応答である。それぞれの信号に適用される時 、ＳＴＯＰ＃と呼ばれる信号が低レベルである場合、ＩＲＤＹ＃信号は降下し、 ＦＲＡＭＥ＃信号は上昇する。Ｃによって示されたもう１つの事象は同様の態様 で動作する。最後に、再試行サイクルはインターバル５において終了し、矢印ヘ ッドが正反対の方向を指す場合の２つの矢印によって示される。 次に、本発明の動作を説明することにする。本発明は、ＰＣＩコンピュータ・ システムの追加ボードにおいて使用する ためのプログラム可能な構成レジスタを提供する。要約すると、ＰＣＩ追加ボー ドにおけるマイクロプロセッサ１２Ｂ（第１図）は、追加ボード読取り専用ＰＣ Ｉ構成レジスタがＰＣＩシステム構成ソフトウエアによってアクセスされる前に 、独特の値をそのレジスタにプリロードさせられる。その結果、一般のＰＣＩバ ス・インターフェース・チップは、複数のベンダによって作られ及び種々のタイ プの機能を実施する追加ボードを通して使用可能である。 更に詳しく云えば、マイクロプロセッサ及び不揮発性記憶装置は、通常、追加 ボードにおける固有のコンポーネントの一部分である。マイクロプロセッサ及び 不揮発性記憶装置は内部追加ボード・バス１２Ｃ上に設けられる。このバスは、 ＰＣＩバス・インターフェース・チップによつてＰＣＩバスから隔離される。Ｐ ＣＩシステムが電源投入される時、ＰＣＩ−ＲＳＴ＃線（第４図）における信号 がＰＣＩアクセス許可ビット３０をゼロにセットする。同時に、ＰＣＩスレーブ 状態マシン及びＰＣＩバス・インターフェース・チップにおけるコントローラで ある組合せロジックは、ＰＣＩプロセッサを、いわゆる「再試行」モードに入ら せるＰＣＩ制御信号線のうちの選択されたものを活動化し、ＰＣＩバス・インタ ーフェース・チップ上のレジスタをアクセスしないであろう。 一方、ＰＣＩプロセッサがＰＣＩバス・インターフェース・チップにおけるレ ジスタに対するアクセスを否定される時 、マイクロプロセッサ１２Ｂは、割り当てられた読取り専用レジスタの値を不揮 発性記憶装置１２Ｄ（第１図）におけるプログラムされたロケーションから読取 るコードを、ＰＣＩシステムの電源リセットに続いて実行する。例えば、不揮発 性記憶装置はフラッシュ・メモリ、ＲＡＭ、ＲＯＭ等であってもよい。そこで、 マイクロプロセッサは、ＰＣＩバス・インターフェース・チップにおけるＰＣＩ 構成レジスタにその独特の値を書込む。ＰＣＩプロセッサにＰＣＩバス・インタ ーフェース・チップにおける構成レジスタ又は他の任意のレジスタをアクセスさ せない再試行状態を解放するために、マイクロプロセッサはＰＣＩアクセス許可 ビット２２（第４図）を書込む。このビットを書込むことは最終アクセス許可信 号線３２における最終アクセス信号をアクティブにさせ、ＰＣＩスレーブ状態マ シン及び組合せ論理手段３１は、前に活動化されたＰＣＩ制御信号線を非活動化 する。一方、これは、ＰＣＩプロセッサが構成レジスタをアクセスすることを可 能にする。これらのレジスタに対するすべてのアクセスは、ＰＣＩシステム構成 ソフトウエア１４ＡがＰＣＩシステム・プロセッサ１４（第１図）において実行 することによって制御される。 追加ボード上にマイクロプロセッサも或いは不揮発性記憶装置も存在しないと いう適用例においても、ＰＣＩバス・インターフェース・チップを使用すること が望ましいことがある。読取り専用構成レジスタに含まれた値が正確であること が重要でないような特定の適用例においてそのチップを使用することが望ましい こともある。何れの場合も、本発明は、ＰＣＩアクセス許可ビットの機能がＰＣ Ｉバス・インターフェース・チップ上の入力ピン２２（第４図）によって一時変 更されることを可能にする。ＰＣＩアクセス一時変更入力ピンは、上記のように 、ＰＣＩ構成アクセスの再試行がＰＣＩアクセス許可ビットによって制御される ことを可能にするであろう。ＰＣＩアクセス一時変更入力ピンは、それの低レベ ル状態を終了させる場合、ＰＣＩアクセス許可ビットの機能を一時変更するであ ろうし、ＰＣＩバスからのすべての構成アクセスが再試行なしにサービスされる ことを可能にするであろう。この場合、読取り専用ＰＣＴ構成レジスタの電源投 入デフォルト値が使用され、独特の値をロードする機能はサポートされない。 本発明の好適な実施例を詳細に説明しそして開示したけれども、当業者には明 らかな他の修正及び実施例が本発明の精神及び技術的範囲によってカバーされる ことは勿論である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローガン、ジョセフ、フランクリン アメリカ合衆国ノース・カロライナ州ラレ イ、ウエストウッド・プレイス 4005 (72)発明者 パラッシュ、アヴィ イスラエル国ラマト イーシャイ、ツゼー ロン・ストリート 12

Claims (1)

1. 【特許請求の範囲】 １．ＰＣＩコンピュータ・システムにおいて使用するための追加ボードにして、 第１バスと、 前記第１バスに結合され、所望のタスクを達成するために所定の機能を遂行す るためのサブアセンブリ手段と、 前記第１バスに結合されたマイクロプロセッサと、 前記第１バスに結合され、構成情報を記憶するための不揮発性記憶装置と、 前記第１バス及び第２バスに相互接続され、前記第２バス及び前記マイクロプ ロセッサを介してＰＣＩマイクロプロセッサによってアクセス可能な構成レジス タを含むＰＣＩバス・インターフェース・チップと、 前記マイクロプロセッサが前記構成情報を前記構成レジスタにプリロードする まで、第１信号に応答して前記ＰＣＩマイクロプロセッサが前記構成レジスタを アクセスすることを禁止するためのＰＣＩバス・インターフェース・チップ・コ ントローラと、 を含むことを特徴とする追加ボード。 ２．前記第１信号は電源投入信号を含むことを特徴とする請求の範囲第１項に記 載の追加ボード。 ３．前記サブアセンブリ手段は前記ＰＣＩシステムをＬＡＮに接続する通信コン トローラの所望のタスクを達成するため に所定の機能を遂行することを特徴とする請求の範囲第１項又は第２項に記載の 追加ボード。 ４．前記ＬＡＮはイーサネット、トークン・リング、ＦＤＤＩ、又はＡＴＭを含 むことを特徴とする請求の範囲第３項に記載の追加ボード。 ５．前記サブアセンブリ手段は装置コントローラの所望のタスクを達成するため に所定の機能を遂行することを特徴とする請求の範囲第１項又は第２項に記載の 追加ボード。 ６．前記装置コントローラはディスプレイ、マルチメディア、ディスク・サブア センブリ、又はコプロセッサ・サブシステムを制御することを特徴とする請求の 範囲第５項に記載の追加ボード。 ７．前記ＰＣＩバス・インターフェース・チップ・コントローラは一組の使用可 能信号に応答して前記ＰＣＩシステムのＰＣＩバスにおける選択された制御線を 活動化するためのＰＣＩスレーブ組合せ論理手段と、 最終アクセス許可制御信号に応答して前記一組の使用可能信号を発生するため のＰＣＩスレーブ状態マシンと、 を含むことを特徴とする請求の範囲第１項又は第２項に記載の追加ボード。 ８．単一ビット・レジスタからの出力がＯＲ論理回路の第１入力に接続され、前 記ＯＲ論理回路の第２入力が前記バス・インターフェース・チップの入力ピンに 接続されることによって、前記最終アクセス許可信号は前記ＯＲ論理回路手段及 び単一ビット・レジスタの出力から発生されることを特徴とする請求の範囲第７ 項に記載の追加ボード。 ９．ＰＣＩ構成ソフトウエアを実行するＰＣＩプロセッサが接続されたＰＣＴバ スを有し、ＰＣＩ追加ボードが前記ＰＣＩバスに接続されるＰＣＩコンピュータ ・システムにおいて、 前記ＰＣＩプロセッサ及び前記追加ボード上にあるローカル・プロセッサによ ってアクセス可能な構成レジスタのセット及び制御レジスタを前記ＰＣＩ追加ボ ード上に設けるステップと、 所定の信号を受け取る時、前記追加ボードにおけるコントローラが、前記ＰＣ Ｉプロセッサに前記構成レジスタのセットのアクセスを遅らせる前記ＰＣＩバス 上の所定の制御信号のセットを活動化するステップと、 前記ローカル・プロセッサを使用して、前記プロセッサに記憶された構成デー タを前記構成レジスタのセットにダウンロードするステップと、 前記構成レジスタのセットのローディングが終了する時、前に活動化された前 記制御信号のセットを非活動化することを前記コントローラに通知し、それによ って、前記ＰＣＩプロセッサが前記構成レジスタのセットをアクセスすることを 可能にし、前記ＰＣＩ追加ボードを構成するステップと、 を含むＰＣＩ追加ボードを構成するための方法。 １０．ＰＣＩコンピュータ・システムのＰＣＩバスに追加ボ ードを結合するためのインターフェース・サブシステムにして、 構成データを記憶するための少なくとも１つの構成レジスタと、 制御情報を記憶するためのレジスタ手段と、 第１信号に応答して、ＰＣＩプロセッサが前記少なくとも１つの構成レジスタ をアクセスすることを禁止する第１状態に前記ＰＣＩバスにおける選択された信 号を活動化するためのＰＣＩバス・インターフェース手段と、 前記レジスタ手段を監視し、前記レジスタ手段における１つ又は複数の選択さ れたビットの状態に依存して、前記ＰＣＩバス・インターフェース手段に前記Ｐ ＣＩバスにおける前記選択された信号を非活動化させて第２状態にする第２信号 を出力し、前記ＰＣＩプロセッサが前記少なくとも１つの構成レジスタをアクセ スすることを可能にするための回路手段と、 を含むインターフェース・サブシステム。 １１．前記ＰＣＩバスを介して前記ＰＣＩプロセッサによって書込まれ及び読取 られる機能的レジスタを更に含むことを特徴とする請求の範囲第１０項に記載の インターフェース・サブシステム。 １２．前記第１信号は電源投入信号であることを特徴とする請求の範囲第１０項 に記載のインターフェース・サブシステム。 １３．前記ＰＣＩバス・インターフェース手段は 前記ＰＣＩバスに結合された出力を有する組合せ論理回路配列と、 前記組合せ論理回路配列の入力に結合されたコントローラと、 を含むことを特徴とする請求の範囲第１０項に記載のインターフェース・サブ システム。 １４．前記コントローラは状態マシンを含むことをことを特徴とする請求の範囲 第１３項に記載のインターフェース・サブシステム。 １５．前記回路手段は、 前記ＰＣＩバス・インターフェース手段に結合された出力及び前記レジスタ手 段に結合された１つの入力を含む２つの入力を有する論理的ＯＲ回路と、 前記２つの入力のうちのもう１つの入力に接続された外部ソースから制御信号 を供給するための導体と、 を含むことを特徴とする請求の範囲第１０項に記載のインターフェース・サブ システム。 １６．前記外部ソースは前記インターフェース・サブシステム上に設けられたピ ンを含むことを特徴とする請求の範囲第１０項に記載のインターフェース・サブ システム。