JPH09508743A - データ・バス制御装置およびプロセス - Google Patents

Abstract

(57)【要約】 本発明は、データ伝送チャネルまたはデータ・バスの制御のための装置およびプロセスに関し、具体的には、所定の伝送プロトコルまたはバス・プロトコルに従ってデータがビット直列方式で伝送されるデータ・バスに係わる。現在存在するデータ・バスや将来開発されるデータ・バスの多くは、それぞれ固有のデータ・バスプロトコルを有し、これはほとんどすべてのデータ・バスに特別な制御装置が必要であることを意味する。本明細書に記載の本発明は、それぞれ特定の制御タスク用に最適化された少なくとも２つのプロセッサ・レベル（１０２、１０３）を備える階層プロセッサ・アーキテクチャを使用して複数のデータ・バス（１０１）を制御することができるようにする。本発明は、異なる伝送プロトコルに従ってデータが伝送される複数のデータ・バスの制御のために使用することができる。本発明は、複数のフィールド・データ・バスまたは一般応用分野用のフィールド・バスの制御に特に適し、特に、ＡＢＵＳ、ＣＡＮバス、ＳＡＥバスＪ１８５０、またはＶＡＮバスなどの自動車内のフィールド・バスの制御に適する。

Description

【発明の詳細な説明】 データ・バス制御装置およびプロセス ［技術分野］ 本発明は、データ伝送チャネルまたはデータ・バスを制御する装置およびプロ セスに関し、具体的には所定の伝送プロトコルまたはバス・プロトコルに従って データが直列伝送されるデータ・バスと、データ・バスを制御する階層プロセッ サ・アーキテクチャの使用に係わる。本発明は、異なる伝送プロトコルに従って データが伝送されるいくつかのデータ・バスの制御に使用することができる。本 発明は、いくつかのフィールド・データ・バスまたは汎用フィールド・バスの制 御に特に適し、特に車両におけるフィールド・バスの制御に適する。 ［背景技術］ データ伝送チャネルまたはデータ・バスは、電子データ処理システム、周辺機 器、および環境間でのデータの伝送に使用される。このデータ伝送は特定の規則 に従って行わなければならず、このような規則が伝送プロトコルまたはバス・プ ロトコルである。長年の開発により、データ・バス固有のそれぞれのバス・プロ トコルに従ってデータ伝送を行うことができるいくつかのデータ・バスが確立さ れている。 データ・バスにおいては、データ・ビットが１ビットずつ順次に伝送されるビ ット・シリアル・データ・バスと、一定の数のデータ・ビット、１バイトが並列 に伝送されるビット・パラレル・データ・バスとの区別がある。 シリアル・データ・バスの中でも、フィールド・データ・バスまたはフィール ド・バスは特別な位置を持つ。フィールド・バスとは、１つまたは複数のピック アップとデータ処理装置との間、またはデータ処理装置と表示装置との間の２地 点間接続を置き換えることができるローカル通信網である。フィールド・バスの 応用分野は、現在のところ工業生産エンジニアリングの分野である。さらに、車 両でフィールド・バスを使用する初めての応用分野がある。 フィールド・バスの場合、数種類のバスが市場に出ており、特定の応用分野用 に企図され、最適化されている。付随するバス制御機構が異なるため、通常はそ れらのバスの種類のそれぞれがそれ独自の固有制御機構を有する。 Ｒ．プラサード（Prasad）とＪ．−Ｄ．ドコティニー（Decotignie）の「Fiel d buses - The big bazaar，part 1：Problems in industrial communication」 （”Die Feldbusse - Der grosse Basar，Teil 1：Die Probleme der industrie llen Kommunikation”，Bulletin of the Swiss Electrotechnical Association / Association of Swiss Power Stations，vol．84，No.21，22nd October 1993 ，pp.11-17）では、現在の通信におけるフィールド・バスの分類と、フィールド ・ バスの使用上の特定の問題点について言及されている。たとえば、工作機械の制 御と周期的または要求時のデータ交換の問題、通信上の関係およびデータ特性、 有効期間および肯定応答時間、プロセスの組合せの複雑さについて記載されてい る。さらに、フィールド・バスを使用する場合のセキュリティと信頼性の面の意 味についても扱っている。 Ｒ．プラサードおよびＪ．−Ｄ．ドコティニーの「Field buses - The big ba zaar，part 2：The book of duties」(”Die feldbusse - Der grosse Basar，T eil 2：Das Pflichtenheft”，Bulletin of the Swiss Electrotechnical Assoc iation/ Association of Swiss Power Stations，vol.84，No.25，17th Decembe r 1993，pp.26-30)では、フィールド・バスの設計のための機器特性とデータを 考慮し、トポロジーと伝送媒体を示し、フィールド・バスの動作責務書を作成し ている。この資料にはアプリケーション層のサービスが記載され、ネットワーク 管理の機能が特定されている。 Ｊ．−Ｄ．ドコティニーの「Field buses - The big bazaar，part 3：Compar ison with existing solutions」（”Die Feldbusse - Der grosse Basar，Teil 3：Vergleich von e echnical Association/ Association of Swiss Power Stations，vol．84，No.2 1，22nd October 1993，pp 27-34）では、ＢＩＴＢＵＳ、ＣＡＮ（コントローラ ・エリア・ネットワーク）、ＦＩＰ（フィールド・インストルメンテーション・ プ ロトコル）、ＨＡＲＴ、ＩＮＴＥＲＢＵＳ−Ｓ、ＬＯＮ、ＭＩＬ−ＳＴＤ−１５ ５３、ＳＥＲＣＯＳ、およびＰＲＯＦＩＢＵＳ（ドイツ・フィールド・バス規格 ＤＩＮ １９２４５）など様々な実証済みフィールド・バス・システムを示し、 比較している。この資料では、現在、様々なフィールド・バスの種類が存在する が、それらの種類のいずれもユーザ要件の全範囲に対応することはできないと結 論づけている。 Ｗ．ローレンツ（Lawrenz）の「AUTO BUSES for networking sensors/actuato rs，with examples from CAN」（AUTOBU Automation Technology Practice，vol.35，no.8，August 1993）では、自動車 用フィールド・バスであるＣＡＮ（コントロール・エリア・ネットワーク）フィ ールド・バスのプロトコルと特性について詳述している。このバスと、回路設計 構成要素と、プログラム設計構成要素に関する全制御機構が記載されている。さ らに、様々な自動車用フィールド・バスのそれぞれの制御に必要ないくつかの製 造業者製の様々な電気回路が記載されている。従来の技術の欠点 個々のデータ・バスの異なる多くの固有バス・プロトコルのために、現在、各 データ・バス特有の制御機構が必要である。市場で実証済みのデータ・バスの種 類数に加えて、それぞれ１つのタイプのバスにしか使用することができない多く のデータ・バス制御機構がある。 これは、用途がきわめて限られていることから製造規模が小さく、データ・バ ス制御機構の製造業者にとってはコストが高くなることを意味する。データ・バ ス制御機構のユーザにとっては、様々なデータ・バスの動作を可能にするために 、いくつかのデータ・バス制御機構が必要なため、このような数のデータ・バス 制御機構があることはコストが高くなることを意味する。 さらに、新しいデータ・バス・タイプとそのデータ・バス・プロトコルに対応 するためには、既存のデータ・バス制御機構の回路設計の変更が必要であり、特 にデータ・バス制御機構の個々の回路設計機能の拡張または修正を要し、したが って開発要件、時間、およびコストが増大する。 ［発明の開示］ 本発明は、既存のデータ・バスと、特に、将来開発されるデータ・バスの制御 を、それぞれの付随するデータ・バス・プロトコルによって可能にするデータ・ バスの制御機構を開発するという課題に基づく。新しいデータ・バス・プロトコ ルへの対応は、時間とコストへの最小限の投資で行う必要がある。本発明は、さ らに、データ・バスでの高速のデータ伝送速度を有する制御装置を使用可能にす る。この課題の解決策 この課題は、本発明によって、請求項１に記載の特徴を有する装置により解決 される。 この場合、少なくとも２つのプロセッサ・レベルを持つ階層プロセッサ・アー キテクチャの特徴により、異なるプロセッサ・レベルを制御装置の特定の部分の ために最適化することができるようにして、制御タスクを異なるプロセッサ・レ ベル間で分担することができ、このようにして、高速信号処理速度と高速データ 処理速度を達成することができるので有利である。さらに、制御タスクの分化と 最適化により、単純な回路設計を使用して高速の信号処理速度を達成することが でき、したがって、制御装置の動作の信頼性が高くなり、製造が経済的になるの で有利である。さらに、階層プロセッサ・アーキテクチャと、異なるプロセッサ ・レベルへの制御タスクの分化とによって、新しいデータ・バス・タイプとそれ らに付随するデータ・バス・プロトコルへの対応が可能になり、時間と費用の両 面で経済的であり、特に回路設計における個々の機能の拡張または修正が不要で ある。 本発明の一態様では、本装置は請求項２に記載の特徴を有する。 この場合、プログラマブル・シーケンサまたは限定された命令セットを有する マイクロプロセッサとして実施することができる第１のプログラマブル・シーケ ンス制御システムが、特定用途向けに最適化され、データ・バスで伝送される高 速 命令実行と２進文字の高速処理を容易にする命令セットを備えるので有利である 。第１のプログラマブル・シーケンス制御システムは、たとえば２進文字レベル の制御タスクを受け持ち、それらの制御タスクに特に適した命令セットを有する 。さらに、データ・バス情報の走査機能を備えた第１のプログラマブル・シーケ ンス制御システムは、ビット値０／１に関して確実な判断をし、その際、判断基 準はユーザによってプログラム可能であるので有利である。さらに、第１のシー ケンス制御システムはユーザによるプログラムが可能なため、新しいデータ・バ ス・タイプへの対応が、個々の回路設計機能の拡張または修正なしに、コストと 時間の面で安価に実現可能なので有利である。さらに、ユーザ・プログラマブル ・シーケンサまたは限定された命令セットを有するマイクロプロセッサとして実 施することができる第２のプログラマブル・シーケンス制御システムが、特定用 途向けに最適化され、高速命令実行とデータ・ワードの高速処理を容易にする命 令セットを備えるので有利である。第２のプログラマブル・シーケンス制御シス テムは、データ・ワード・レベルでの制御タスクを受け持ち、それらの制御タス クに特に適した命令セットを有する。データ・ワードはいくつかの２進文字を含 み、１データ・ワードの２進文字数は通常、データ・バス・プロトコルによって 事前に選定されており、たとえば１〜８ビットのデータ・ワードから成る。さら に、第２のシーケンス制御システムはユーザによってプログラム可能なため、新 しい データ・バス・プロトコルへの対応を、個々の回路設計機能の拡張または修正な しに時間とコストの点で安く行うことができる。 本発明の他の態様では、本装置は請求項３に記載の特徴を有する。 この場合、第１のシーケンス制御システムによってクロック信号の同期がとら れ、第１のシーケンス制御システムはその調整された命令セットのためにこの同 期化を高速で行うことができ、したがって、データ・バスでの高速の伝送速度を 可能にするので有利である。さらに、たとえば１０ＭＨｚのこの高速伝送速度を 、制御可能なデータ・バス・タイプに関する高度の柔軟性と同時に達成すること ができるので有利である。これは、原価面だけでなく制御の伝送コストと動作コ ストに関する利点にも結びつく。データ・バスが別のクロック線でクロック信号 を搬送しないとしても、データ・バスが暗黙的に有するクロック信号を、データ ・バスで伝送されるデータのシーケンスから設定することができる。 本発明の他の態様では、本装置は請求項４および請求項５に記載の特徴を有す る。 この場合、２進文字のフィルタリングが可変で、プログラム可能であり、した がって修正された伝送条件およびプロトコル条件に簡単、迅速、かつ経済的に適 合することができるので有利である。２進文字のフィルタリングは、たとえば、 伝送チャネル上の障害をフィルタリング除去するために使用 することができる。このフィルタリング除去は、特定の時点での受信信号の個別 サンプリングか、たとえば多数決方式などの対応する多重論理回路による複数の サンプリングか、または検査窓技法によって行うことができる。第１のシーケン ス制御システムは適切な手段を使用して、第２のシーケンス制御システムのため にクロック信号を準備し、したがって両方のシーケンス制御システム間の信頼性 のある経済的な通信が保証される。 本発明の他の態様では、本装置は請求項６に記載の特徴を有する。 この場合、第２のシーケンス制御システムによって送受信プロトコルが実行さ れ、第２のシーケンス制御システムはその調整された命令セットによりこれを高 速で実行することができ、したがってデータ・バスでの高速伝送速度を可能にす るので有利である。さらに、高速伝送速度は実行するデータ・バス・プロトコル に関する高度の柔軟性と同時に達成されるので有利である。これには、時間だけ でなく制御の伝送コストと動作コストの両方に関するコスト面での利点にも結び つく。さらに、第２のシーケンス制御システムでのプロトコル処理に関して可能 性のある制限事項である、データ・バス・プロトコルの変更または調整が、第２ のシーケンス制御システムの制御プログラムを修正するだけで実現することがで きるので有利である。したがって、第２のシーケンス制御システムは、通信の構 築とデータ・バスの初期設定という特別 なタスクのために有利に最適化することができる。このタスクには、システムに よって決められた制限内でのアドレス・フィールドのサイズをユーザによってプ ログラム可能な、アドレス識別と、アドレスおよびユーザ・データ、および必要 ならテスト・データおよびハンドシェーク・データの送受信とが含まれる。 本発明の他の態様では、本装置は請求項７および請求項８に記載の特徴を有す る。 この場合、第２のシーケンス制御システムの最適化された命令セットにより、 データ・バス・アクセス権とアドレス認識の決定が高速で行われるので有利であ る。同じ事は障害の認識にも当てはまる。障害の認識は、データ・バス・プロト コルの要件に従って、たとえばパリティ・ビットによって、または巡回ブロック 検査プロシージャによって行うことができる。巡回ブロック検査プロシージャの 場合、検査多項式がユーザによってプログラム可能なので有利である。さらに、 第２のプログラマブル・シーケンス制御システムは障害を修正する手段を有する ことができる。したがって、障害修正を高速で、しかも構成要素のための余分な 作業を最小限にして行うことができるので有利である。 本発明の他の態様では、本装置は請求項９に記載の特徴を有する。 この場合、送信メモリと受信メモリを別々に備え、送信障害の場合に制御機能 を起動するために、送信されたデータを 同時に受信メモリにロードすることが可能なので有利である。送信メモリと受信 メモリの実装は、基本的に、異なるメモリ・アーキテクチャを使用して可能であ る。ＦＩＦＯメモリとしての実装によって、アドレス指定における余分な作業が 最小限であることと、高速アクセスと、経済的な実装という利点が得られる。 本発明の他の態様では、本装置は請求項１０および請求項１１に記載の特徴を 有する。 この場合、インデックスを使用して異なるデータ形式を選択することができ、 それによってゼロ復帰（ＲＺ）、非ゼロ復帰（ＮＲＺ）、マンチェスター、また はビット・スタッフィング方式などの伝送形式を処理することができる。ビット ・スタッフィングは、クロック同期に使用され、同じビット数を送信する場合に 補足ビットを付加する。識別ビット・シーケンスのロギングに関しては、このロ グのサイズとビット幅を調整することができ、したがって、個々の回路設計機能 の拡張または修正を行うことなく新しいデータ・バス・プロトコルへの対応を経 済的かつ迅速に行うことができる。ＦＩＦＯメモリの割振りおよび状態、割込み マスク、または障害事実などの状態情報と制御情報のロードによって、制御機能 を安価かつ迅速に監視することができる。 本発明の他の形態では、本装置は請求項１２に記載の特徴を有する。 この場合、本装置はシリアル・データ・バスの制御、特に 現在市販されている工業用フィールド・バスおよび自動車用フィールド・バスの 制御だけでなく、ＡＢＵＳ（自動車用ビット・シリアル・ユニバーサル・インタ フェース・システム）、ＣＡＮバス（コントローラ・エリア・ネットワーク）、 ＳＡＥバスＪ１８５０、またはＶＡＮバス（車両エリア・ネットワーク）など将 来開発されるバスの制御にも適するので有利である。この調整可能性は、階層プ ロセッサ・アーキテクチャにより、個別の回路設計機能の拡張または修正をまっ たく行わずに、あるいは限られた拡張または修正を行うだけで、迅速かつ安価に 実現することができるので有利である。個々のプロセッサ・レベルの作業分化と 特化により、高速の処理速度と同時に低コストを達成することができる。 本発明の他の態様では、本装置は請求項１３に記載の特徴を有する。 この場合、ＰｏｗｅｒＰＣマイクロコントローラがそのＲＩＳＣアーキテクチ ャにより制御タスクの高速処理に特に適している。本発明のようなデータ・バス 制御機構の組込みは、コストおよび開発への最小限の投入で実現することができ 、信頼性の高い経済的な動作を保証する。ＰｏｗｅｒＰＣマイクロコントローラ は、最新の高性能マイクロプロセッサとマイクロコントローラのファミリである ＰｏｗｅｒＰＣプロセッサ・ファミリに属する。ＰｏｗｅｒＰＣマイクロコント ローラは、ＩＢＭドイツ販売を介して、またはＩＢＭコーポレイションを介して 入手可能である。さらに、共通の機能プラ ットフォーム上、たとえば自動車内に、エンジン制御、空調、ナビゲーション、 表示装置、オーディオ・ビデオ・アプリケーションの機能など他の機能を同時に 組み込むことができるので有利である。この機能プラットフォームは、集積階層 プロセッサ・アーキテクチャを使用したＰｏｗｅｒＰＣマイクロコントローラに 加えて、ＤＲＡＭメモリ、表示装置のほか、様々なデータ・バス用のバス・ドラ イバおよびバス・インタフェースを有する。これらの構成要素は発生するタスク を有利に分化し、たとえばバス・ドライバはデータ・バスで送信されるデータ内 のレベル窓の監視を受け持つ。 前記課題は、さらに本発明により、請求項１４に記載のプロセス・ステップに 示すプロセスによって解決される。 この場合、２進文字とデータ・ワードを異なるプロセッサ・レベルで分割処理 することと、プロセス・ステップの詳細な特化とによって、回路設計における最 小限の余分な作業だけで高速な処理速度が可能になり、特に新しいデータ・バス ・プロトコルの調整に関して制御プロシージャの高度な柔軟性が得られるので有 利である。 本発明の一態様では、本装置は請求項１５に記載の特徴を有する。 この場合、データ・バスで伝送される２進文字またはデータ・ワードの処理を 迅速に高信頼性で安価に行うことができる。特に、ユーザがプログラムすること ができ、処理する制御タスク用に最適化された命令セットを有する第１または第 ２のシーケンス制御システムによって、クロック信号の同期またはビット長の定 義を行うことができる。本発明のプロセスでは、アドレス・フィールド・サイズ または検査多項式はユーザがプログラムすることができ、したがって新しいデー タ・バス・プロトコルの調整に関して制御プロセスに高度の柔軟性を与えるので 特に有利である。 本発明の他の態様では、本装置は請求項１６に記載の特徴を有する。 この場合、データ・バスでのデータの送受信のために拡張された同等の命令を 使用し、本発明におけるようにそれらの命令を記憶することによって、伝送の調 停フェーズの任意の時点で伝送モードを送信から受信またはその逆に中断なしに 変更することが可能なので有利である。たとえば、同等の命令のアドレスが一群 のビットのみ、またはたとえば最上位ビットの１ビットのみ異なるようにして、 命令を第１および第２のアドレス領域にファイルした場合、そのビットを反転さ せるだけで送信機能から受信機能への切換えが可能である。これは、送信機能が 開始済みであり、バス調停が現れたが、送信権がなく、他の局が送信権を持って いてそれを使用している場合に特に有利である。ネガティブ・バス調停の場合に 前面に出て切換えの遅延なしに動作することができるように、送信プログラムの 実行時ごとにそれに関連づけられた受信プログラムがシャドウ・プログラムとし て格納されるため、本発明のこのプロセスはシャドウ・プログラム実行ともみな す ことができる。これによって、割込み機構とそれに伴う時間の損失なしに、高く つくソフトウェア構成要素もなしに、送信から受信への移行が可能になるので有 利である。 本発明の基になっている課題は、さらに請求項１７に記載の階層プロセッサ・ アーキテクチャの使用によって解決される。 この場合、異なるプロセッサ・レベルでの制御タスクの分化と、したがって異 なるプロセッサ・レベルを有する階層プロセッサ・アーキテクチャの使用による 送信タスクに対する個別のプロセッサ・レベルの特化が可能になるので有利であ る。階層プロセッサ・アーキテクチャを使用することで、同時実施による信頼性 の高い経済的な回路設計によって高度のプロセッサ速度とプロトコル柔軟性を実 現することができる。たとえば、第１のプロセッサ・レベルを２進文字の処理に 使用し、第２のプロセッサ・レベルをデータ・ワードの処理に使用することによ って、制御タスクにおいて、将来のバス・プロトコルに対応する高い柔軟性に加 えて、制御装置における高水準の信頼性ももたらす構造が実現される。さらに、 階層プロセッサ・アーキテクチャと、異なるプロセッサ・レベルでの制御タスク の分化によって、特に、個々の回路設計機能の拡張または修正を行わずに、新し いデータ・バス・タイプおよびデータ・バス・プロトコルへの迅速で経済的な対 応が可能になる。 ［図面の簡単な説明］ 本発明の実施例を図面に示し、以下で詳細に説明する。 第１図は、データ・バスを制御する装置の大縮尺ブロック図である。 第２図は、データ・バスを制御する装置の一態様を示す中縮尺ブロック図であ る。 第３図は、データ・バスを制御する装置の一態様を信号経路と共に示す小縮尺 ブロック図である。 第４図は、いくつかのデータ・バスのうちの１つを制御する装置の集積解決策 を示すブロック図である。 第５図は、自動車における様々な機能の制御のための中央機能プラットフォー ムを示す図である。 ［発明を実施するための最良の形態］ 第１図は、データ・バス１０１を制御する装置１００の大縮尺ブロック図であ り、信号経路１０４を使用してデータを交換する第１のプロセッサ・レベル１０ ２と第２のプロセッサ・レベル１０３を持つ階層プロセッサ・アーキテクチャが 示されている。このデータ交換は、直列データ、クロック、および制御信号を特 に扱う。どちらのプロセッサ・レベルも、メモリ１０５内のデータを使用して制 御機能の実行を行う。さらに、マイクロプロセッサまたはマイクロコントローラ １０６が図示されており、これもメモリ１０５内のデータを使用して機能し、デ ータ・バス制御機構の動作を制御する。 第２図は、データ・バスを制御する装置２００の一設計態様の中縮尺ブロック 図であり、ドライバ２１１、２１２、２１３、および２１４を介して両方のシー ケンサ２２１および２２２にそれぞれ接続されているいくつかの制御可能データ ・バス２０１、２０２、２０３、および２０４が図示されている。シーケンサ２ ２１はメモリ２２３内のデータを使用して機能し、シーケンサ２２２はメモリ２ ２４内のデータを使用して機能する。両方のシーケンサはマイクロプロセッサま たはマイクロコントローラ２３０に接続されている。 第３図は、データ・バスを制御する装置３００の一設計態様を信号経路と共に 示した小縮尺ブロック図であり、制御装置のモジュラ構成が図示されている。本 発明では、データ・バス３０１の信号の処理は階層プロセッサ・アーキテクチャ によって２つの部分領域すなわちプロセッサ・レベルに分割されている。それぞ れのプロセッサ・レベルは、それぞれのデータ・バス・プロトコルに従ってこの 部分領域で割り振られたタスクを実行する、ユーザによるプログラムが可能なシ ーケンス制御システムであるシーケンサを有する。 第１の部分領域には、２進文字またはビット解析、ビット送信、およびクロッ ク同期のほか、送信およびフォーマッティング・ユニット３１２によるビットの フォーマットが含まれる。この第１の部分領域は、一次シーケンサ３１０によっ て制御され、実行される。この場合、一次シーケンサ３１０は、ＲＡＭアーキテ クチャを有する一次制御メモリ３１１内 のデータを使用して機能する。送信データ・ワードの調整は、データ組立てユニ ット３７０で行われる。 第２の部分領域は、関連する検査機構を使用してデータ・ワードの送受信を扱 う。この第２の部分領域は、第２のシーケンサ３２０によって制御され、実行さ れる。この場合、第２のシーケンサ３２０はＲＡＭアーキテクチャを有する第２ の制御メモリ３２１内のデータを使用して機能する。第１の制御メモリ３１１内 と第２の制御メモリ３２１内にファイルされているプログラムは、制御する必要 があるデータ・バス３０１の必要なプロトコル機構を表す。２進文字からデータ ・ワードへのフォーマット３１２、巡回冗長検査プロセス（ＣＲＣ ＣＨＫ／Ｇ ＥＮ）３１３、またはビット・スタッフィングなどの特定の機能を必要に応じて 起動することができる。第１のシーケンサ３１０と第２のシーケンサはクロック 線（ＣＬＫ）３３０および信号線３３１を使用して相互に通信する。 データ入力は、ＦＩＦＯアーキテクチャを備えた受信メモリ（ＲＥＣＶ ＦＩ ＦＯ）３５０によって行われ、データ出力はＦＩＦＯアーキテクチャを備えた送 信メモリ（ＸＭＩＴ ＦＩＦＯ）３６０を介して行われる。データ伝送に障害が あると認められた場合転送するデータの量がこの２つのＦＩＦＯメモリ３５０お よび３６０の未割振り容量を超えない限り、プログラム実行を自動的に繰り返す ことができる。（ＡＵＴＯ ＲＥＰＥＡＴ機能）。これは、それぞれＦＩＦＯメ モリ３５０および３６０に入っている対応する制御機能（ＲＥＰＥＡＴ ＣＮＴ Ｌ）３５１および３６１によって制御される。 さらに、データは受信メモリ３５０への送信および書込み時に送信プロシージ ャと並列して読み取られる。したがって、送信上の問題が発生した場合は、マイ クロプロセッサまたはマイクロコントローラによって障害分析を行うことができ る（ＭＯＮＩＴＯＲ機能）。 識別ビット・シーケンス・ユニット（ＩＤ ＣＨＫ）３１４が、メッセージ識 別レジスタに格納されている値（ＭＳＧ ＩＤ）３１５と一致するビット・シー ケンスがデータ・バス上で発生したかどうかを検査する。１つの比較値が入った マスク・レジスタ（除外マスク・レジスタ）または他のすべての比較値が入った 汎用マスク・レジスタ（グローバル・マスク・レジスタ）を使用して、個々のビ ットを検査から除外することができる。必要なら、このビット・シーケンスにメ ッセージの終わりまでのすべてのビットを加えて、受信メモリ（ＲＥＣＶ ＦＩ ＦＯ）３５０に保持する。さらに、装置３００は状態制御レジスタ（ＭＯＤＥ） ３１６を有する。 ビット入出力およびフォーマッティング・ユニット３１２、データ組立てユニ ット３７０、ブロック検査ユニット３１３、および識別ビット・シーケンス・ユ ニット（ＩＤ ＣＨＫ）３１４は、第１のバス接続を使用して互いにリンクされ ている。さらに、第２のシーケンサ３２０、データ組立てユニッ ト３７０、ブロック検査ユニット３１３、識別ビット・シーケンス・ユニット（ ＩＤ ＣＨＫ）３１４、メッセージ識別レジスタ（ＭＳＧ ＩＧ）３１５、送信 および受信メモリ３５０および３６０の制御機能３５１および３６１は、第２の バス接続を使用して互いにリンクされている。さらに、両方のシーケンサ３１０ および３２０の両方の制御メモリ３１１および３２１、送信メモリおよび受信メ モリ３５０および３６０、メッセージ識別レジスタ（ＭＳＧ ＩＤ）３１５、モ ード制御レジスタ（ＭＯＤＥ）３１６は、第３のバス接続３８２を使用して互い にリンクされている。第３のバス接続３８２は同時にマイクロプロセッサまたは マイクロコントローラの中央処理装置３９０とのインタフェースでもある。ブロ ック検査ユニット３１３と制御機能３５１および３６１は割込み出力３９１を有 し、この出力をマイクロプロセッサまたはマイクロコントローラの中央処理装置 ３９０が受信することができる。 第１図、第２図、および第３図に示す機能ブロックは、以下の機能ブロックに 相当する。 第２のプロセッサの命令セットは、調停フェーズの実行まで実行される送信コ マンドの同等の受信コマンドが存在するように設計されている。この受信コマン ドのハードウェア制御機能は、それに対応する送信コマンドのハードウェア制御 機能のサブセットである。これは、送信コマンドと受信コマンドの実行において 対応する応答時間を保証することによって、制御がバスにアクセスすることがで きるかどうかが決定される調停フェーズ中に送信モードから受信モードへの切換 えを中断なしに行うことができることを意味する。第２のシーケンサ３２０のプ ログラム・メモリ３２１には、第１のシーケンサのそれぞれのデータ・バス・プ ロトコルに付随する送信プログラムが入っている。その逆に、このプログラム・ メモリ内の、ハードウェア・アドレス・オフセットによって得られる上位アドレ ス領域には、対応する受信メモリが、Ｒ ＡＭアーキテクチャを備えるシャドウ・メモリ３２２として入っている。調停フ ェーズ中にバス制御が失われた場合（調停の損失）、このアドレス・オフセット が次の命令アドレスに加えられ、シャドウ・メモリ３２２に入っている受信プロ グラムの受信命令の対応するアドレスにジャンプし、受信プログラムが送信プロ グラムにシームレスに中断なく置き換わり、前に受信メモリ３５０から受信した データが今度は有効性を得る。 調停フェーズ中に障害が発生した場合、それは調停の損失と解釈される。ラッ チ・バッファが作動して、シャドウ・メモリ３２２に移行する際に第２のシーケ ンサ３２０のプログラム・メモリ３２１の最高値アドレス行を制御する。このよ うにして、命令シーケンスは受信プログラム内の対応する場所に直接ジャンプし 、受信プログラムの実行が続行される。すでに受信したデータは、識別ビット・ シーケンスの一部と解釈され、識別レジスタ３１４上の識別ビット・シーケンス との一致が検査される。さらに、送信メモリ３６０のアドレス・ポインタがリセ ットされる。データ交換が終了すると、新たな送信試行を行うことができる。 第４図は、いくつかのデータ・バスのうちの１つを制御する装置の集積解決策 を示すブロック図であり、ＰｏｗｅｒＰＣマイクロプロセッサとデータ・バスを 制御する装置との集積構成要素５００が図示されている。対応するバス・ドライ バ５１６を使用してこの集積構成要素５００を制御する様々 な自動車フィールド・バス（ＡＢＵＳ、ＣＡＮ、ＶＡＮ）５１０に加えて、この 集積構成要素５００は、ドライバ５１６を使用してＲＳ２３２ ５１５型データ ・バスを制御することもでき、ドライバ５２１を使用してもう１つのデータ・バ ス５２０を制御することができる。このために集積構成要素５００はプログラム およびデータ・メモリ５３０からのデータを使用して機能する。集積構成要素５ ００は、ビデオ・メモリ（ＶＲＡＭ）を介して液晶表示装置５７０を制御する。 この構造体全体は、読取り専用メモリ（ＲＯＭ）５５０の中央機能とクロック・ ユニット（ＣＬＫ）５６０によってサポートされる。 第５図において、車両内の様々な機能のＰｏｗｅｒＰＣコントローラを使用し た中央制御のための機能プラットフォーム６００は、センサ６１４とアクチュエ ータ６１５が接続されたいくつかのクラスタ・コントローラ６１１、６１２、お よび６１３を有するＡバス・データ・バス６１０の制御可能性を示している。他 のフィールド・バスを制御する可能性に加えて、この機能プラットフォーム６０ ０は、フラッシュ・メモリ・カードまたは磁気ディスクなどのメモリ媒体の接続 用の第１のＰＣＭＣＩＡ（パーソナル・コンピュータ・メモリ・カード国際協会 ）インタフェース６２０を有する。これらのメモリ媒体は、たとえば、ユーザ識 別標識またはアクセス権などのユーザ固有または車両固有のデータを保持する。 さらに、機能プラットフォーム６００は、新しいアプリケー ション・プログラムとの接続用またはデータ通信用の第２のＰＣＭＣＩＡ（パー ソナル・コンピュータ・メモリ・カード国際協会）インタフェース６２１を有す る。 さらに、機能プラットフォーム６００は計器盤６３１を制御するディスプレイ 出力端子６３０を有する。もう１つのインタフェース６４０によって車両診断を 行うことができ、必要であれば整備作業の折に障害分析とデータ交換を行うこと ができる。さらに、インタフェース６５０とそれに接続されたアンテナ６５１を 使用して、電話、ファクス、または、ＧＰＳを使用した一測定などのコードレス ・データ・サービスを使用することができる。ビデオ・カメラ６６１が接続され た対応するインタフェース６６０を使用して、道路固有情報を収集して考慮に入 れることができる。 さらに、機能プラットフォーム６００は、キーボード、マウス、またはローラ ・ボールなどの入力媒体の接続用のシリアル・インタフェース６７０、ＣＤ−Ｒ ＯＭまたは磁気テープなどの大容量記憶媒体の接続用のＳＣＳＩタイプのインタ フェース６７１、たとえば音声を使用したコマンド入力または情報出力用のオー ディオ・インタフェース６７２、およびたとえばプリンタを使用した情報出力用 のパラレル・インタフェース６７３を有する。

Claims (1)

1. 【特許請求の範囲】 １．２進文字の形式の情報の伝送用に意図されたデータ・バス（１０１）の制御 のための装置（１００）であって、 データ・バス（１０１）の制御のための装置（１００）が階層プロセッサ・ア ーキテクチャを有し、 階層プロセッサ・アーキテクチャが少なくとも２つのプロセッサ・レベル（１ ０２、１０３）を有し、 少なくとも２つのプロセッサ・レベル（１０２、１０３）のそれぞれが、デー タ・バス（１０１）の制御のための分化されたタスク用に意図され、 少なくとも２つのプロセッサ・レベル（１０２、１０３）の間でデータ・フロ ー（１０４）が生じることができることを特徴とする装置。 ２． 少なくとも２つのプロセッサ・レベル（１０２、１０３）のうちの第１の プロセッサ・レベル（１０２）が第１のプログラム可能シーケンス制御システム （２２１）を有し、 第１のプログラム可能シーケンス制御システム（２２１）が、データ・バス（ １０１）で伝送される２進文字を処理する手段を有し、少なくとも２つのプロセ ッサ・レベル（１０２、１０３）のうちの第２の上位のプロセッサ・レベル（１ ０３）が第２のプログラム可能シーケンス制御システム（２２２）を有し、 第２のプログラム可能シーケンス制御システム（２２２） がデータ・ワードを処理する手段を有し、 データ・ワードがデータ・バス（１０１）で伝送されるいくつかの２進文字を 含むことを特徴とする、請求項１に記載のデータ・バスの制御のための装置（１ ００）。 ３． データ・バス（１０１）が第１のクロック信号を有し、 データ・バス（１０１）の制御のための装置（１００）が第２のクロック信号 を有し、 第１のプログラム可能シーケンス制御システム（２２１）が第２のクロック信 号を第１のクロック信号に同期させる手段を有することを特徴とする、請求項２ に記載のデータ・バス（１０１）の制御のための装置（１００）。 ４． 第１のプログラム可能シーケンス制御システム（３１０）が、データ・バ ス（３０１）で伝送される２進文字をフィルタリングする手段（３１２）を有す ることを特徴とする、請求項２または請求項３に記載のデータ・バス（３０１） の制御のための装置（３００）。 ５． 第１のプログラム可能シーケンス制御システム（３１０）が、第２のプロ グラム可能シーケンス制御システム（３２０）のための第３のクロック信号（３ ３１）を初期設定する手段を有することを特徴とする、請求項２ないし請求項４ に記載のデータ・バス（３０１）の制御のための装置（３００）。 ６．第２のプログラム可能シーケンス制御システム（３２０）がデータ・バス（ ３０１）送受信プロトコルを実行する手段 を有することを特徴とする、請求項２ないし請求項５に記載のデータ・バス（３ ０１）の制御のための装置（３００）。 ７．第２のプログラム可能シーケンス制御システム（３２０）がデータ・バス（ ３０１）のアクセス権とアドレス認識を決定する手段を有することを特徴とする 、請求項２ないし請求項６に記載のデータ・バス（３０１）の制御のための装置 （３００）。 ８．第２のプログラム可能シーケンス制御システム（３２０）がデータ・バス（ ３０１）で伝送される２進文字における障害認識手段（３１３）を有することを 特徴とする、請求項２ないし請求項７に記載のデータ・バス（３０１）の制御の ための装置（３００）。 ９．データ・バス（３０１）で受信するデータのための受信メモリ（３５０）と 、データ・バス（３０１）で送信するデータのための送信メモリ（３６０）とを さらに有し、 受信メモリ（３５０）および送信メモリ（３６０）が主としてＦＩＦＯメモリ として設計されていることを特徴とする、請求項１ないし請求項８に記載のデー タ・バス（３０１）の制御のための装置（３００）。 １０．データ・バス（３０１）で送信される２進文字のデータ形式を処理する手 段（３１２）と、 データ・バス（３０１）上でそれが発生するとデータ・バス（３０１）の制御 のための装置（３００）が活動状態になる識別ビット・シーケンスを格納するレ ジスタ（３１５）と、 その内容がデータ・バス（３０１）の制御のための装置（３００）の動作状態 を再現する状態レジスタおよび制御レジスタ（３１６）とをさらに有する、請求 項１ないし請求項９に記載のデータ・バス（３０１）の制御のための装置（３０ ０）。 １１．識別ビット・シーケンスを格納するためのレジスタ（３１５）のサイズが 調整可能であることを特徴とする、請求項１０に記載のデータ・バス（３０１） の制御のための装置（３００）。 １２．データ・バス（３０１）が、２進文字が直列に伝送される伝送チャネルで あり、特に一般産業応用分野用のフィールド・バスまたは自動車で使用するため のフィールド・バスであることを特徴とする、請求項１ないし請求項１１に記載 のデータ・バス（３０１）の制御のための装置（３００）。 １３．データ・バス（３０１）の制御のための装置（３００）がＰｏｗｅｒＰＣ マイクロコントローラ（５００）の機能範囲に集積され、ＰｏｗｅｒＰＣマイク ロコントローラが中央機能プラットフォーム（６００）の一部であることを特徴 とする、請求項１ないし請求項１２に記載のデータ・バス（３０１）の制御のた めの装置（３００）。 １４．データ・バス（１０１）で２進文字形式の情報が伝送されるデータ・バス （１０１）を制御するプロセスであって、 少なくとも２つのプロセッサ・レベル（１０２、１０３）のうちの第１のプロ セッサ・レベル（１０２）で２進文字を 処理するステップと、 少なくとも２つのプロセッサ・レベル（１０２、１０３）のうちの第２の上位 のプロセッサ・レベル（１０３）でデータ・ワードを処理ステップとを有するプ ロセス。 １５．第１のプロセッサ・レベル（１０２）において、第１のプログラム可能シ ーケンス制御システム（２２１）が、 データ・バス（１０１）の第１のクロック信号をデータ・バスの制御のための 第２のクロック信号と同期させるプロセス・ステップと、 第２のプログラム可能シーケンス制御システム（２２２）を有する第２のプロ セッサ・レベル（１０３）のための第３のクロック信号を発生するプロセス・ス テップと、 データ・バス（１０１）で伝送されるデータ内のビット窓を検出するプロセス ・ステップとを有し、 第２のプロセッサ・レベル（１０３）において、第２のプログラム可能シーケ ンス制御システム（２２２）が、 データ・バス（３０１）でそれが発生するとデータ・バス（３０１）の制御の ための装置（３００）が活動状態になる識別ビット・シーケンスのサイズを判断 するプロセス・ステップと、 データ・バス（１０１）上のデータの１データ・ワード当たりの２進文字数と 、データ形式と、伝送速度とを判断するプロセス・ステップと、 制御信号の送受信を行うステップと、 巡回ブロック検査プロシージャを使用して受信データを検査するプロセス・ス テップとを有することを特徴とする、請求項１４に記載のデータ・バス（１０１ ）の制御のためのプロセス。 １６．プロセスがデータの送信のための命令とデータの受信のための命令を使用 し、 データの伝送のための命令を第１のアドレス領域（３２１）に格納し、データ の受信のための命令を第２のアドレス領域（３２２）に格納するステップとを有 し、 データの送信および受信のための拡張された同等の命令が格納され、 データの送信および受信のための同等の命令が第１（３２１）および第２（３ ２２）のアドレス領域内のアドレス・オフセットによって識別されるアドレスに 格納され、特に当該アドレスの最上位ビットに格納され、 アドレス・オフセットの付加によって、データの送信のための１つの命令が第 １のアドレス領域（３２１）の１つの場所から第２のアドレス領域（３２２）内 のデータの受信のための同等の命令にジャンプすることを特徴とする、請求項１ ４または請求項１５に記載のデータ・バスの制御のためのプロセス。 １７．データ・バスで２進文字の形式の情報が伝送される、データ・バス（１０ １）の制御のための階層プロセッサ・アーキテクチャの使用。