JPH0950946A - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法Info
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- JPH0950946A JPH0950946A JP7199733A JP19973395A JPH0950946A JP H0950946 A JPH0950946 A JP H0950946A JP 7199733 A JP7199733 A JP 7199733A JP 19973395 A JP19973395 A JP 19973395A JP H0950946 A JPH0950946 A JP H0950946A
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Abstract
(57)【要約】
【目的】 ２枚の半導体基板を圧接し、熱処理により相
互に接着する工程を有する半導体装置の作製方法におい
て、前記半導体基板の大型化を可能にする方法を提供す
る。 【構成】 ２枚の半導体基板１０、１６を圧接し、熱処
理により相互に接着する工程を有する半導体装置の作製
方法において、少なくとも一方の基板１０の接着面の表
面の一部を除去して複数の凸状部１０ａを形成した後、
圧接する。
互に接着する工程を有する半導体装置の作製方法におい
て、前記半導体基板の大型化を可能にする方法を提供す
る。 【構成】 ２枚の半導体基板１０、１６を圧接し、熱処
理により相互に接着する工程を有する半導体装置の作製
方法において、少なくとも一方の基板１０の接着面の表
面の一部を除去して複数の凸状部１０ａを形成した後、
圧接する。
Description
【０００１】
【発明の属する技術分野】本発明は、異種基板接着技術
を用いて作製される半導体装置の作製方法に関するもの
である。
を用いて作製される半導体装置の作製方法に関するもの
である。
【０００２】
【従来の技術】近年、光電子集積回路(Optoelectronic
Integrated Circuits;OEIC) への関心が益々高まってき
ている。GaAsやInP を材料とした光デバイスと、SiやGa
Asを材料とした電子デバイスとを集積化することによ
り、動作特性の飛躍的向上や新機能の実現が期待される
というのがその主な理由である。従来より、このような
OEICを実現するために、Si,GaAs,InP などの格子定数が
異なる材料を直接結晶成長させる技術の研究が盛んに行
われている。この格子不整合系の結晶成長技術の進歩に
は目覚ましいものがあり、Si上のGaAs、Si上のInP 、Ga
As上のInP 等を材料とした半導体レーザの室温発振が得
られるに至っている。しかしながら、この種の結晶成長
膜には格子不整合や熱膨張係数の違いに起因する転位が
導入されるという問題がある。この転位密度を減らすた
めに、各種のバッファー層を導入するなどの多くの試み
が行われているが、転位密度はいまだに105 〜107cm -2
程度であり、格子整合した成長層に比べて数桁高い。こ
れがレーザの特性や信頼性の改善を難しくしている。こ
のような格子定数の異なる材料を集積化する他の方法と
して、異種基板同士を直接接着させる方法がある。直接
接着の技術はSiの分野で盛んに研究が行われており、実
用化への試みが進んでいる。Si以外の材料でも近年、Ga
As基板上のInP 系レーザやSi基板上のInP 系レーザ等の
報告がなされ、格子整合系と変わらぬ特性や信頼性が得
られている。
Integrated Circuits;OEIC) への関心が益々高まってき
ている。GaAsやInP を材料とした光デバイスと、SiやGa
Asを材料とした電子デバイスとを集積化することによ
り、動作特性の飛躍的向上や新機能の実現が期待される
というのがその主な理由である。従来より、このような
OEICを実現するために、Si,GaAs,InP などの格子定数が
異なる材料を直接結晶成長させる技術の研究が盛んに行
われている。この格子不整合系の結晶成長技術の進歩に
は目覚ましいものがあり、Si上のGaAs、Si上のInP 、Ga
As上のInP 等を材料とした半導体レーザの室温発振が得
られるに至っている。しかしながら、この種の結晶成長
膜には格子不整合や熱膨張係数の違いに起因する転位が
導入されるという問題がある。この転位密度を減らすた
めに、各種のバッファー層を導入するなどの多くの試み
が行われているが、転位密度はいまだに105 〜107cm -2
程度であり、格子整合した成長層に比べて数桁高い。こ
れがレーザの特性や信頼性の改善を難しくしている。こ
のような格子定数の異なる材料を集積化する他の方法と
して、異種基板同士を直接接着させる方法がある。直接
接着の技術はSiの分野で盛んに研究が行われており、実
用化への試みが進んでいる。Si以外の材料でも近年、Ga
As基板上のInP 系レーザやSi基板上のInP 系レーザ等の
報告がなされ、格子整合系と変わらぬ特性や信頼性が得
られている。
【０００３】以下に、この異種基板直接接着技術を用い
てGaAs基板上に作製した、InP 系の波長1.3 μｍのレー
ザ素子を例に取り説明する。図４はそのレーザ素子の作
製工程を示す図であり、基板のなかの一素子分の断面図
である。その工程は以下の通りである。即ち、 １）まず、p-InP 基板１上にMOCVD 法により、p-InGaAs
エッチング停止層２、p-InP クラッド層３、波長1.3 μ
ｍで発振するGRIN-SCH-MQW活性層４、n-InP クラッド層
５をエピタキシャルに順次積層する（図４（ａ））。 ２）次に、前記積層基板をH2SO4:H2O2:H2O = 3:1:1の混
合液及びフッ酸により洗浄処理する。また、n-GaAs基板
６をH2SO4:H2O2:H2O = 1:1:10 の混合液及びフッ酸によ
り洗浄処理する。その後、前記積層基板とn-GaAs基板６
を乾燥後、前記積層基板のn-InP クッラド層５面とn-Ga
As基板６の鏡面側を室温、大気中にて張り合わせる。こ
の時、前記積層基板とn-GaAs基板６のへき開面を揃える
（図４（ｂ））。 ３）その後、張り合わせた積層基板に約30g/cm2 程度の
モリブデン(Mo)からなる重りを載せ、水素雰囲気中に
て、600 ℃の温度で30分間の熱処理を施す。これによ
り、n-InP クラッド層５とn-GaAs基板６は良好に接着す
る。 ４）次に、p-InP 基板１を塩酸(HCl) によりエッチング
除去する。この時、p-InGaAsエッチング停止層２は塩酸
ではエッチングされないため、この表面にてエッチング
は自動的に停止する（図４（ｃ））。 ５）次に、幅５μｍ程度のSiNX膜をマスクとし、硫酸系
エッチング液及び塩酸系エッチング液により、p-InGaAs
エッチング停止層２とp-InP クラッド層３の途中までを
エッチング除去し、メサ底部の幅が約２μｍ程度のスト
ライプ状の逆メサを形成する。 ６）次に、積層基板側全面にSiNX膜７を形成した後、メ
サ上部のみを窓明けし、電流通路を形成する。その後、
GaAs基板６を１００μｍ程度に研磨し、p 側電極８、n
側電極９を形成する（図４（ｄ））。
てGaAs基板上に作製した、InP 系の波長1.3 μｍのレー
ザ素子を例に取り説明する。図４はそのレーザ素子の作
製工程を示す図であり、基板のなかの一素子分の断面図
である。その工程は以下の通りである。即ち、 １）まず、p-InP 基板１上にMOCVD 法により、p-InGaAs
エッチング停止層２、p-InP クラッド層３、波長1.3 μ
ｍで発振するGRIN-SCH-MQW活性層４、n-InP クラッド層
５をエピタキシャルに順次積層する（図４（ａ））。 ２）次に、前記積層基板をH2SO4:H2O2:H2O = 3:1:1の混
合液及びフッ酸により洗浄処理する。また、n-GaAs基板
６をH2SO4:H2O2:H2O = 1:1:10 の混合液及びフッ酸によ
り洗浄処理する。その後、前記積層基板とn-GaAs基板６
を乾燥後、前記積層基板のn-InP クッラド層５面とn-Ga
As基板６の鏡面側を室温、大気中にて張り合わせる。こ
の時、前記積層基板とn-GaAs基板６のへき開面を揃える
（図４（ｂ））。 ３）その後、張り合わせた積層基板に約30g/cm2 程度の
モリブデン(Mo)からなる重りを載せ、水素雰囲気中に
て、600 ℃の温度で30分間の熱処理を施す。これによ
り、n-InP クラッド層５とn-GaAs基板６は良好に接着す
る。 ４）次に、p-InP 基板１を塩酸(HCl) によりエッチング
除去する。この時、p-InGaAsエッチング停止層２は塩酸
ではエッチングされないため、この表面にてエッチング
は自動的に停止する（図４（ｃ））。 ５）次に、幅５μｍ程度のSiNX膜をマスクとし、硫酸系
エッチング液及び塩酸系エッチング液により、p-InGaAs
エッチング停止層２とp-InP クラッド層３の途中までを
エッチング除去し、メサ底部の幅が約２μｍ程度のスト
ライプ状の逆メサを形成する。 ６）次に、積層基板側全面にSiNX膜７を形成した後、メ
サ上部のみを窓明けし、電流通路を形成する。その後、
GaAs基板６を１００μｍ程度に研磨し、p 側電極８、n
側電極９を形成する（図４（ｄ））。
【０００４】この直接接着のメカニズムについては、未
だに不明な点が多いが、Si同士の場合以下の様に説明さ
れている。基板を硫酸系のエッチング液にて処理するこ
とにより、表面は親水性となる。この親水性の表面同士
を張り合わせると、表面に吸着されたOH基同士が水素結
合を形成する。その後、熱処理を施すことにより脱水縮
合反応が起こり、接着強度が強くなると説明されてい
る。また、GaAs/InP接着界面では、界面と平行方向に約
15nm間隔にて転位が存在している。これは、GaAsとInP
の格子定数が約3.7%違っているので、ほぼ27原子ごとに
転位が形成されると説明されている。しかし、この転位
は界面の近傍のみで観察され、界面から数原子層離れた
ところでは見られない。この様に、基板上に積層された
エピタキシャル層と他の基板を直接接着させる技術は、
GaAs基板の上に格子定数の違うInP 系レーザを簡単な方
法にて、しかも特性及び信頼性を損ねることなく作製す
ることを可能にし、OEICの実現に向けて最も有望な方法
である。
だに不明な点が多いが、Si同士の場合以下の様に説明さ
れている。基板を硫酸系のエッチング液にて処理するこ
とにより、表面は親水性となる。この親水性の表面同士
を張り合わせると、表面に吸着されたOH基同士が水素結
合を形成する。その後、熱処理を施すことにより脱水縮
合反応が起こり、接着強度が強くなると説明されてい
る。また、GaAs/InP接着界面では、界面と平行方向に約
15nm間隔にて転位が存在している。これは、GaAsとInP
の格子定数が約3.7%違っているので、ほぼ27原子ごとに
転位が形成されると説明されている。しかし、この転位
は界面の近傍のみで観察され、界面から数原子層離れた
ところでは見られない。この様に、基板上に積層された
エピタキシャル層と他の基板を直接接着させる技術は、
GaAs基板の上に格子定数の違うInP 系レーザを簡単な方
法にて、しかも特性及び信頼性を損ねることなく作製す
ることを可能にし、OEICの実現に向けて最も有望な方法
である。
【０００５】
【発明が解決しようとする課題】異種基板同士を接着す
る場合、張り合わせる表面同士の密着性すなわち、互い
の表面平坦性が重要である。しかしながら、現在の技術
では基板及び基板上に積層されたエピタキシャル層の表
面平坦性に限界がある。そのため、例えば製作コストを
低減することを目的として基板を大型化し、大面積の基
板同士を接着しようとしても、実現不可能であった。そ
こで、本発明の目的は、大面積の異種基板同士の接着を
可能にし、素子作製コストの低減を実現することにあ
る。
る場合、張り合わせる表面同士の密着性すなわち、互い
の表面平坦性が重要である。しかしながら、現在の技術
では基板及び基板上に積層されたエピタキシャル層の表
面平坦性に限界がある。そのため、例えば製作コストを
低減することを目的として基板を大型化し、大面積の基
板同士を接着しようとしても、実現不可能であった。そ
こで、本発明の目的は、大面積の異種基板同士の接着を
可能にし、素子作製コストの低減を実現することにあ
る。
【０００６】
【課題を解決するための手段】本発明は上記問題点を解
決すべくなされたもので、請求項１の発明は、２枚の半
導体基板を圧接し、熱処理により相互に接着する工程を
有する半導体装置の作製方法において、少なくとも一方
の基板の接着面の表面の一部を除去して複数の凸状部を
形成した後、圧接することを特徴とするものである。ま
た、請求項２の発明は、請求項１の発明において、一方
の基板の接着面の表面の一部を除去して複数の凸状部を
形成し、他方の基板の接着面に前記凸状部を位置決めす
る凹状部を設けた後、圧接することを特徴とするもので
ある。ここで、半導体基板は、その表面に半導体層を積
層させた積層基板、および基板内または基板上に光デバ
イスまたは電子デバイスを形成したものを含む。
決すべくなされたもので、請求項１の発明は、２枚の半
導体基板を圧接し、熱処理により相互に接着する工程を
有する半導体装置の作製方法において、少なくとも一方
の基板の接着面の表面の一部を除去して複数の凸状部を
形成した後、圧接することを特徴とするものである。ま
た、請求項２の発明は、請求項１の発明において、一方
の基板の接着面の表面の一部を除去して複数の凸状部を
形成し、他方の基板の接着面に前記凸状部を位置決めす
る凹状部を設けた後、圧接することを特徴とするもので
ある。ここで、半導体基板は、その表面に半導体層を積
層させた積層基板、および基板内または基板上に光デバ
イスまたは電子デバイスを形成したものを含む。
【０００７】
【作用】上述のように、少なくとも一方の基板の接着面
の表面の一部を除去して複数の凸状部を形成した後、２
枚の半導体基板を圧接し接着すると、基板が大型化して
も、圧接する際に加える押圧により複数の凸状部が形成
された基板面が歪むので、一方の基板のすべての凸状部
はもう一方の相対する基板に確実に接触する。従って、
この状態で熱処理して接着すると、従来よりも大面積の
基板を相互に接着することができる。また、一方の基板
の接着面に凸状部を形成し、他方の基板の接着面に前記
凸状部を位置決めする凹状部を設けた後、圧接すると、
２枚の基板を容易に位置合わせして接着することができ
る。
の表面の一部を除去して複数の凸状部を形成した後、２
枚の半導体基板を圧接し接着すると、基板が大型化して
も、圧接する際に加える押圧により複数の凸状部が形成
された基板面が歪むので、一方の基板のすべての凸状部
はもう一方の相対する基板に確実に接触する。従って、
この状態で熱処理して接着すると、従来よりも大面積の
基板を相互に接着することができる。また、一方の基板
の接着面に凸状部を形成し、他方の基板の接着面に前記
凸状部を位置決めする凹状部を設けた後、圧接すると、
２枚の基板を容易に位置合わせして接着することができ
る。
【０００８】
【実施例】以下、図面に示した実施例に基づいて本発明
を詳細に説明する。図１は本発明にかかる半導体装置の
作製方法の一実施例の工程説明図であり、基板のなかの
一素子分の断面図である。その工程は以下の通りであ
る。即ち、 １）まず、p-InP 基板１１上にMOCVD 法により、p-InGa
Asエッチング停止層１２、p-InP クラッド層１３、波長
1.3 μｍで発振するGRIN-SCH-MQW活性層１４、n-InP ク
ラッド層１５を順次積層する（図１（ａ））。 ２）次に、SiO2膜をマスクとし、硫酸系及び塩酸系エッ
チング液にてp-InGaAs１２までエッチングし、メサ上部
の幅が約2 μｍ程度の順メサ状のメサストライプからな
る凸状部１０ａを形成する。２インチ径の基板１１で
は、約１００個のメサストライプが定ピッチ間隔で並行
に形成される。 ３）次に、凸状部１０ａの側面のみにSiO2膜１７を形成
する（図１（ｂ））。 ４）次に、前記積層基板１０をH2SO4:H2O2:H2O = 3:1:1
の混合液及びフッ酸により処理する。また、n-GaAs基板
１６をH2SO4:H2O2:H2O = 1:1:10 の混合液及びフッ酸に
より処理する。その後、積層基板１０と基板１６を乾燥
後、積層基板１０のn-InP クッラド層１５とn-GaAs基板
１６の鏡面側を室温大気中にて張り合わせる。この時、
積層基板１０と基板１６のへき開面を揃える（図１
（ｃ））。その後、張り合わせた積層基板１０に約30g/
cm2 程度のモリブデン(Mo)からなる重りを載せ、水素雰
囲気中にて、600 ℃の温度で30分間熱処理を施す。この
際に、積層基板１０は全面にわたり並行に形成された複
数のメサストライプ形状の凸状部１０ａの上端をなすn-
InP クッラド層１５部分で、基板１６に重りで圧接す
る。この場合、複数の凸状部１０ａの上端部が同一平面
上になく、平坦性が良くなくても、押圧により基板１１
は歪むことができるので、基板１１上に形成された複数
の全てのn-InP クッラド層１５部分を確実にn-GaAs基板
１６に圧接、接着することができる。 ５）次に、p-InP 基板１１を塩酸(HCl) によりエッチン
グ除去する。この時、p-InGaAsエッチング停止層１２は
塩酸ではエッチングされないため、この表面にてエッチ
ングは自動的に停止する。また、凸状部１０ａ側面には
SiO2膜１７が形成されているため、p-InP クラッド層１
３、活性層１４及びn-InP クラッド層１５はエッチング
されない（図１（ｄ））。 ６）次に、メサ側面のみにポリイミド１８を形成し、そ
の後、GaAs基板１６を100 μｍ程度に研磨し、n-GaAs基
板１６上にn 側電極２０、p-InGaAsエッチング停止層１
２上にp 側電極１９を形成する（図１（ｅ））。
を詳細に説明する。図１は本発明にかかる半導体装置の
作製方法の一実施例の工程説明図であり、基板のなかの
一素子分の断面図である。その工程は以下の通りであ
る。即ち、 １）まず、p-InP 基板１１上にMOCVD 法により、p-InGa
Asエッチング停止層１２、p-InP クラッド層１３、波長
1.3 μｍで発振するGRIN-SCH-MQW活性層１４、n-InP ク
ラッド層１５を順次積層する（図１（ａ））。 ２）次に、SiO2膜をマスクとし、硫酸系及び塩酸系エッ
チング液にてp-InGaAs１２までエッチングし、メサ上部
の幅が約2 μｍ程度の順メサ状のメサストライプからな
る凸状部１０ａを形成する。２インチ径の基板１１で
は、約１００個のメサストライプが定ピッチ間隔で並行
に形成される。 ３）次に、凸状部１０ａの側面のみにSiO2膜１７を形成
する（図１（ｂ））。 ４）次に、前記積層基板１０をH2SO4:H2O2:H2O = 3:1:1
の混合液及びフッ酸により処理する。また、n-GaAs基板
１６をH2SO4:H2O2:H2O = 1:1:10 の混合液及びフッ酸に
より処理する。その後、積層基板１０と基板１６を乾燥
後、積層基板１０のn-InP クッラド層１５とn-GaAs基板
１６の鏡面側を室温大気中にて張り合わせる。この時、
積層基板１０と基板１６のへき開面を揃える（図１
（ｃ））。その後、張り合わせた積層基板１０に約30g/
cm2 程度のモリブデン(Mo)からなる重りを載せ、水素雰
囲気中にて、600 ℃の温度で30分間熱処理を施す。この
際に、積層基板１０は全面にわたり並行に形成された複
数のメサストライプ形状の凸状部１０ａの上端をなすn-
InP クッラド層１５部分で、基板１６に重りで圧接す
る。この場合、複数の凸状部１０ａの上端部が同一平面
上になく、平坦性が良くなくても、押圧により基板１１
は歪むことができるので、基板１１上に形成された複数
の全てのn-InP クッラド層１５部分を確実にn-GaAs基板
１６に圧接、接着することができる。 ５）次に、p-InP 基板１１を塩酸(HCl) によりエッチン
グ除去する。この時、p-InGaAsエッチング停止層１２は
塩酸ではエッチングされないため、この表面にてエッチ
ングは自動的に停止する。また、凸状部１０ａ側面には
SiO2膜１７が形成されているため、p-InP クラッド層１
３、活性層１４及びn-InP クラッド層１５はエッチング
されない（図１（ｄ））。 ６）次に、メサ側面のみにポリイミド１８を形成し、そ
の後、GaAs基板１６を100 μｍ程度に研磨し、n-GaAs基
板１６上にn 側電極２０、p-InGaAsエッチング停止層１
２上にp 側電極１９を形成する（図１（ｅ））。
【０００９】本実施例では、積層基板１０は複数のメサ
ストライプ形状の凸状部１０ａの上端をなすn-InP クラ
ッド層１５部分でn-GaAs基板１６に確実に圧接、接着し
ており、積層基板１０とn-GaAs基板１６を大型化するこ
とができる。
ストライプ形状の凸状部１０ａの上端をなすn-InP クラ
ッド層１５部分でn-GaAs基板１６に確実に圧接、接着し
ており、積層基板１０とn-GaAs基板１６を大型化するこ
とができる。
【００１０】また、図２に示すように、積層基板１０上
に形成されたメサストライプ２１を一定の長さの間隔で
途中で区切り、より小さい凸状部を形成すると、一層確
実に前記凸状部で積層基板１０を接着することができ
る。さらに、図３に示した様に、GaAs基板１６に、積層
基板１０のメサストライプ２１に位置合わせするよう
に、予め溝２２を形成しておけば、GaAs基板１６と積層
基板１０の接着の位置合わせが容易になる。
に形成されたメサストライプ２１を一定の長さの間隔で
途中で区切り、より小さい凸状部を形成すると、一層確
実に前記凸状部で積層基板１０を接着することができ
る。さらに、図３に示した様に、GaAs基板１６に、積層
基板１０のメサストライプ２１に位置合わせするよう
に、予め溝２２を形成しておけば、GaAs基板１６と積層
基板１０の接着の位置合わせが容易になる。
【００１１】尚、上記実施例では、ポリイミド埋込リッ
ジ導波路型構造により説明を行ったが、接着後に他の構
造にしてもかまわない。また、発振波長、活性層構造、
半導体材料組成も上記実施例に限定されることはない。
また、InP 基板を塩酸により除去する際、リッジ側面を
SiO2膜により保護したが、保護する材料はこれに限定さ
れることはなく、また張り合わせ後にレジスト等で保護
してもかまわない。さらに、接着のための熱処理温度
は、高い方が接着強度を上げることができる。しかし、
この温度が高すぎると、基板に形成されているデバイス
の特性劣化等を引き起こす恐れがあるため、この温度を
適宜選択することは言うまでもない。
ジ導波路型構造により説明を行ったが、接着後に他の構
造にしてもかまわない。また、発振波長、活性層構造、
半導体材料組成も上記実施例に限定されることはない。
また、InP 基板を塩酸により除去する際、リッジ側面を
SiO2膜により保護したが、保護する材料はこれに限定さ
れることはなく、また張り合わせ後にレジスト等で保護
してもかまわない。さらに、接着のための熱処理温度
は、高い方が接着強度を上げることができる。しかし、
この温度が高すぎると、基板に形成されているデバイス
の特性劣化等を引き起こす恐れがあるため、この温度を
適宜選択することは言うまでもない。
【００１２】本発明は、異種基板上に形成された受発光
素子と電子デバイスからなるOEICを作製するのに応用す
ることができる。例えば、GaAs基板上のGaAs電子デバイ
スとInP 系受発光素子や、Si基板上の電子デバイスとIn
P 系受発光素子等様々な組み合わせに本発明を適用する
ことができる。
素子と電子デバイスからなるOEICを作製するのに応用す
ることができる。例えば、GaAs基板上のGaAs電子デバイ
スとInP 系受発光素子や、Si基板上の電子デバイスとIn
P 系受発光素子等様々な組み合わせに本発明を適用する
ことができる。
【００１３】
【発明の効果】以上説明したように、請求項１によれ
ば、２枚の半導体基板を圧接し、熱処理により相互に接
着する工程を有する半導体装置の作製方法において、少
なくとも一方の基板の接着面の表面の一部を除去して複
数の凸状部を形成した後、圧接するため、従来よりも大
面積の基板を相互に接着することができるという優れた
効果がある。また、請求項２によれば、一方の基板の接
着面の表面の一部を除去して複数の凸状部を形成し、他
方の基板の接着面に前記凸状部を位置決めする凹状部を
設けた後、圧接するため、２枚の基板を容易に位置合わ
せして接着することができるという優れた効果がある。
ば、２枚の半導体基板を圧接し、熱処理により相互に接
着する工程を有する半導体装置の作製方法において、少
なくとも一方の基板の接着面の表面の一部を除去して複
数の凸状部を形成した後、圧接するため、従来よりも大
面積の基板を相互に接着することができるという優れた
効果がある。また、請求項２によれば、一方の基板の接
着面の表面の一部を除去して複数の凸状部を形成し、他
方の基板の接着面に前記凸状部を位置決めする凹状部を
設けた後、圧接するため、２枚の基板を容易に位置合わ
せして接着することができるという優れた効果がある。
【図１】（ａ）〜（ｅ）はそれぞれ、本発明にかかる半
導体装置の作製方法の一実施例の工程説明図である。
導体装置の作製方法の一実施例の工程説明図である。
【図２】本発明に用いる基板の一実施例の平面図であ
る。
る。
【図３】本発明の他の実施例の説明図である。
【図４】（ａ）〜（ｄ）はそれぞれ、従来の半導体装置
の作製方法の工程説明図である。
の作製方法の工程説明図である。
１０ 積層基板 １０ａ 凸部 １１ p-InP 基板 １２ エッチング停止層 １３ p-InP クラッド層 １４ 活性層 １５ n-InP クラッド層 １６ GaAs基板 １７ SiO2膜 １８ ポリイミド １９ p 側電極 ２０ n 側電極 ２１ メサストライプ ２２ 溝
Claims (3)
- 【請求項１】 ２枚の半導体基板を圧接し、熱処理によ
り相互に接着する工程を有する半導体装置の作製方法に
おいて、少なくとも一方の基板の接着面の表面の一部を
除去して複数の凸状部を形成した後、圧接することを特
徴とする半導体装置の作製方法。 - 【請求項２】 一方の基板の接着面の表面の一部を除去
して複数の凸状部を形成し、他方の基板の接着面に前記
凸状部を位置決めする凹状部を設けた後、圧接すること
を特徴とする請求項１記載の半導体装置の作製方法。 - 【請求項３】 少なくとも一方の半導体基板内または基
板上には、光デバイスまたは電子デバイスが形成されて
いることを特徴とする請求項１または２記載の半導体装
置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7199733A JPH0950946A (ja) | 1995-08-04 | 1995-08-04 | 半導体装置の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7199733A JPH0950946A (ja) | 1995-08-04 | 1995-08-04 | 半導体装置の作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0950946A true JPH0950946A (ja) | 1997-02-18 |
Family
ID=16412726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7199733A Pending JPH0950946A (ja) | 1995-08-04 | 1995-08-04 | 半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0950946A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005527977A (ja) * | 2002-05-25 | 2005-09-15 | インテンス リミテッド | 量子井戸混合素子における接触抵抗の制御 |
| JP2013026230A (ja) * | 2011-07-14 | 2013-02-04 | Sumitomo Electric Ind Ltd | 埋め込みヘテロ構造半導体レーザの製造方法及び埋め込みヘテロ構造半導体レーザ |
-
1995
- 1995-08-04 JP JP7199733A patent/JPH0950946A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005527977A (ja) * | 2002-05-25 | 2005-09-15 | インテンス リミテッド | 量子井戸混合素子における接触抵抗の制御 |
| JP2013026230A (ja) * | 2011-07-14 | 2013-02-04 | Sumitomo Electric Ind Ltd | 埋め込みヘテロ構造半導体レーザの製造方法及び埋め込みヘテロ構造半導体レーザ |
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