JPH0951043A - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents

Abstract

(57)【要約】 【目的】 フラッシュメモリのしきい値電圧のばらつき
を低減する。 【構成】 ＳＯＩ構造又は埋め込み素子分離構造を用
い、ウエルをデータ線ｂ１〜ｂｍ毎に分離する。データ
線毎にウエルが分離されたメモリセルＭ１１〜Ｍ１ｎ，
Ｍ２１〜Ｍ２ｎ，……，Ｍｍ１〜Ｍｍｎのそれぞれのソ
ースとデータ線との間にスイッチングトランジスタＭＷ
１〜ＭＷｍを設け、ソースと基板とをこの選択スイッチ
のメモリセル側で接続する。 【効果】 データ線毎にウエル電圧を設定できるため
に、消去側も書込み側もビット毎検証が可能となり、し
きい値電圧のばらつきが小さくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリコンオンインシュ
レータ（ＳＯＩ）技術又は埋め込み素子分離技術を用い
たフラッシュメモリに好適な不揮発性半導体記憶装置及
びその駆動方法に関する。

【０００２】

【従来の技術】メモリセルトランジスタにフローティン
グゲートを設け、この中の電荷の量によって情報を蓄え
るフラッシュメモリにおいては、１９９２年インターナ
ショナルエレクトロンデバイスミーティング、テクニカ
ルダイジェスト第９９１頁〜第９９３頁(1992,IEDM,TEC
HNICAL DIGEST,pp.991-993)（以下、従来例１と称す
る）に記載されるように、書込み及び消去動作は、絶縁
膜を通してフローティングゲートへ電子をトンネリング
により放出又は注入して行なっている。この動作は、フ
ローティングゲートと絶縁膜を介して配置されたコント
ロールゲートに電位を与え、カップリングすなわち容量
結合により加えられるフローティングゲートの電位と、
基板又はメモリセルトランジスタ（以下、メモリセルと
称する）のドレインの電位との電圧差によって行なう。
フローティングゲートの電荷の量によって、メモリセル
のしきい値電圧が変化し、これを検知して情報を読み出
している。メモリセルは２次元的に敷き詰められ、コン
トロールゲートを行方向に接続するワード線と、メモリ
セルのドレインを列方向に接続するデータ線とでメモリ
セルが選択される。

【０００３】この時、絶縁膜の特性がメモリセル毎に異
なるため、一定の時間ワード線と基板又はドレインに電
圧を加えて書込み又は消去を行なうと、各メモリセルの
しきい値電圧はばらついてしまい、そのばらつきは２Ｖ
にも達する。情報“１”にしきい値電圧の低い方を、情
報“０”にしきい値電圧の高い方を割り当てたとする
と、このままでは３．３Ｖ以下の低電圧読出し動作は回
路構成が複雑となる。また、しきい値電圧の差をばらつ
きのマージンを考えて大きく取ると、絶縁膜を通過する
電荷量が増加し、メモリセル自身の信頼性を損なってし
まう。

【０００４】このため、１９９４年シンポジウムオンヴ
ィエルエスアイサーキッツ、ダイジェストオブテクニカ
ルペーパーズ第６１頁〜第６２頁(1994 SYMPOSIUM ON V
LSICIRCUITS,DIGEST OF TECHNICAL PAPERS,pp.61-62)
（以下、従来例２と称する）に記載されるように、しき
い値電圧の低い状態にメモリセルを持っていく動作（以
下、書込み動作と称する）の時にビット毎にしきい値電
圧の検証を行ない所要のしきい値電圧に達したらドレイ
ンの電圧を変えて、以降書込みにくくすることでしきい
値電圧のばらつきを１Ｖ以下に抑えている。書込み動作
は、ワード線電圧とデータ線から与えられるドレインの
電圧との電圧差で行なっている。一方、しきい値電圧の
高い状態にメモリセルを持っていく動作（以下、消去動
作と称する）では、消去の単位（一度に消去されるメモ
リセルの個数、例えば４キロビット）を小さくし、消去
単位毎に最後のメモリセルが所要のしきい値電圧に達し
たら消去動作を終了すること（以下、ブロック毎検証と
称する）で、チップ全体でのばらつきよりは小さなばら
つきとしている。消去動作は、ワード線電圧とメモリセ
ルを納めているウエルの電圧との電圧差で行なってい
る。

【０００５】

【発明が解決しようとする課題】しかしながら、前述し
た従来技術によれば、以下の４つの問題点がある。第１
に、書換え可能回数をさらに伸ばそうとすると、消去側
も書込み側と同様に狭いしきい値電圧のばらつきを持つ
ことが必要となるが、しきい値電圧のばらつきの改善を
図った従来例２であっても、書込み側のしきい値電圧の
ばらつきは小さいが、消去側のしきい値電圧のばらつき
は大きかった。書込み側のしきい値電圧のばらつきより
も消去側のしきい値電圧のばらつきが大きい場合、消去
側のしきい値電圧のばらつきの高い方のしきい値電圧
と、書込み時のしきい値電圧との差が大きい分、消去時
の電圧差が大きくなってしまい、書換えのための移動電
荷量も大きくなってしまう。フラッシュメモリセルトタ
ンジスタの絶縁膜を通過できる電荷量には上限があるの
で、消去側のしきい値電圧のばらつきを小さくしなけれ
ば、書換え可能回数が減ってしまう。このしきい値電圧
のばらつきを小さくするためには、従来のブロック毎検
証では不充分であり、消去側も書込み側のようにビット
毎検証を行なわなければならないが、従来のデバイスで
はウエルを分離するには大きな寸法余裕が必要であるの
で、ビット毎に分離して消去をビット毎検証することは
難しいという問題点があった。

【０００６】第２に、消去時において、各メモリセルの
特性にはばらつきがあるので、ワード線電圧とウエル電
圧をトンネル電流が流れにくいメモリセルが所定の時間
で消去できるように設定すると、トンネル電流が流れや
すいメモリセルでは著しく大きなトンネル電流が流れて
しまう。このために、このメモリセルの信頼性が低下し
てしまい書換え可能回数が減ってしまうという問題点が
あった。

【０００７】第３に、従来、メモリセルのウエルは多く
のメモリセルで共通であるため、他のワード線に接続さ
れるメモリセルが消去されている時、消去しないメモリ
セルにもウエルに電圧が加わり、しきい値電圧が上昇す
る、いわゆる消去ディスターブの影響を受けるという問
題点があった。この消去ディスターブの問題は、集積度
が増してウエル中のワード線数が増えるとともに大きく
なる。なお、ウエルに加わる電圧を減らし、その分ワー
ド線電圧を大きくすれば消去ディスターブは小さくなる
が、その場合、素子耐圧の問題が生じる。

【０００８】第４に、従来例１，２では書換えを行なう
時、最初書換え単位の全てのメモリセルをまず消去状態
とし、その後、ビット毎検証を行ないながら書き込むべ
きメモリセルに書込みを行なっていた。このため、消去
する必要の無いメモリセルまで消去していることにな
り、過剰なストレスをメモリセルの絶縁膜に与えている
という問題点があった。

【０００９】そこで、本発明の目的は、消去側及び書込
み側のしきい値電圧のばらつきを小さくして、書換え回
数と信頼性の向上を図った不揮発性半導体記憶装置及び
その駆動方法を提供することにある。

【００１０】また、本発明の他の目的は、素子耐圧の問
題を生じさせずに消去ディスターブの影響を軽減して高
集積度を可能にする不揮発性半導体記憶装置及びその駆
動方法を提供することにある。

【００１１】更に、書換え時に消去する必要の無いメモ
リセルまで消去して過剰なストレスをメモリセルの絶縁
膜に与えることのない不揮発性半導体記憶装置及びその
駆動方法を提供することも本発明の目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る不揮発性半導体記憶装置は、ソースと
ドレインとフローティングゲートとコントロールゲート
を有するメモリセルの該フローティングゲート中の電荷
の量で情報を記憶する不揮発性半導体記憶装置におい
て、複数のメモリセルのソースを接続する第１の拡散層
と、複数のメモリセルのドレインを接続する第２の拡散
層と、第１の拡散層を第１の配線層と接続するスイッチ
ング素子としてのエンハンストメント形の第１のＭＯＳ
トランジスタすなわち図１のデータ線ｂ１に接続される
トランジスタで言えばトランジスタＭＷ１と、該第１の
ＭＯＳトランジスタのゲート端子にゲート端子が接続さ
れたデプレッション形のスイッチング素子としての第２
のＭＯＳトランジスタすなわちトランジスタＭＰ１と、
該第２のＭＯＳトランジスタと直列に接続されると共に
第１の配線層と第２の拡散層とを接続するエンハンスト
メント形のスイッチング素子としての第３のＭＯＳトラ
ンジスタすなわちトランジスタＭＤ１と、第１の拡散層
と共通ソース線とを接続するエンハンストメント形のス
イッチング素子としての第４のＭＯＳトランジスタすな
わちトランジスタＭＳ１と、第１の拡散層と接続された
前記複数のメモリセルのウエルと、からなる構成を１組
とした複数の組を備えると共に、各組のウエル同士が電
気的に分離されていることを特徴とするものである。

【００１３】さらに、前記不揮発性半導体記憶装置にお
いて、前記各組を絶縁膜上の各半導体層領域、すなわち
図５及び図６で示した実施例で言えば絶縁性基板ＩＫ上
のシリコン単結晶からなるＳＯＩ層領域に形成し、各組
の第１の拡散層と各半導体層領域とをそれぞれ導電性材
料から成る接続部で接続すると共に、各半導体層領域が
互いに電気的に絶縁分離されるよう構成するか、或い
は、前記不揮発性半導体記憶装置において、前記各組を
半導体基板に形成された各ウエル、すなわち図７及び図
８で示した実施例で言えば半導体基板Ｋに形成された各
ウエルＳＲ１，ＳＲ２にそれぞれ設け、各組の第１の拡
散層とウエルとをそれぞれ導電性材料から成る接続部で
接続し、かつ、各ウエルが半導体基板上に形成された溝
により互いに分離されると共に溝を電気的に絶縁分離す
る物質で埋め込むよう、すなわち埋込み絶縁分離領域Ｉ
を形成するように構成すれば好適である。

【００１４】この場合、前者の導電性材料から成る接続
部は第１の拡散層と半導体層領域との界面に形成された
溝に導電性材料を埋め込んだ領域、後者の導電性材料か
ら成る接続部は第１の拡散層とウエルとの界面に形成さ
れた溝に導電性材料を埋め込んだ領域とすれば好適であ
る。

【００１５】また、前記導電性材料として、遷移金属元
素単体、該遷移金属元素単体の窒化物、該遷移金属元素
単体のケイ化物、窒化アルミニウム、コバルトケイ化
物、チタンタングステン合金のいずれかを用いることが
できる。

【００１６】さらに、前記導電性材料から成る接続部
は、金属またはアモルファスシリコンで形成した配線層
から構成すれば好適である。

【００１７】また、前記共通ソース線は、拡散層または
金属やアモルファスシリコン等の配線層から構成すれば
よい。

【００１８】本発明に係る不揮発性半導体記憶装置の駆
動方法は、前記いずれかの不揮発性半導体記憶装置を駆
動する方法であって、前記第１のＭＯＳトランジスタを
オンさせて第１のパルス電圧を前記第１の配線層、すな
わち図１のデータ線ｂ１に接続されるトランジスタを例
に図２のタイミングチャートで言えば、信号線ＳＷを電
圧ＶＷＰにしてトランジスタＭＷ１をオンさせて電圧値
ＶｂＥのパルス電圧をソース配線層を介して前記半導体
層領域又はウエルに印加し、第１のパルス電圧と時間的
に重なりあう第２のパルス電圧すなわち電圧値ＶＥのパ
ルス電圧をコントロールゲートＣＧ１に印加して第の１
パルス電圧と第２のパルス電圧との電圧差によりフロー
ティングゲートへの電子の注入又は放出を行なうパルス
電圧印加ステップと、その後、第１のＭＯＳトランジス
タをオフにした後、前記第３と第４のＭＯＳトランジス
タをオン、すなわち信号線ＳＤを電圧ＶＤＶ、信号線Ｓ
Ｓを電圧ＶＳＶにしてトランジスタＭＤ１及びＭＳ１を
オンさせると共に、前記コントロールゲートＣＧ１に電
圧ＶＶ２を印加してメモリセルのしきい値電圧を、この
ときメモリセルに流れる電流値によって検知する電流値
検知ステップとからなり、前記パルス電圧印加ステップ
と前記電流値検知ステップとを、所定のしきい値電圧を
得るまで交互に繰り返し行なってメモリセルに情報を記
憶させることを特徴とするものである。

【００１９】この場合、前記メモリセルの電流値検知ス
テップにおいて所定のしきい値電圧となったメモリセル
に対しては、次のパルス電圧印加ステップにおける前記
第１の配線層を介して印加する第１のパルス電圧を、前
回の第１のパルス電圧と第２のパルス電圧との電圧差よ
りも小さくなるように印加し、所定のしきい値電圧にな
っていないメモリセルに対しては、次のパルス電圧印加
ステップにおける前記第１の配線層を介して印加する第
１のパルス電圧を、前回の第１のパルス電圧と第２のパ
ルス電圧との電圧差が同じになるように印加すれば好適
である。

【００２０】また、前記不揮発性半導体記憶装置の駆動
方法における前記パルス電圧印加ステップと前記電流値
検知ステップとの繰り返しが進むと、所定のしきい値電
圧が得られていないメモリセルに対して、前記パルス電
圧印加ステップにおける前記コントロールゲートに印加
する第２のパルス電圧を、前記電圧差が少なくとも１回
は大きくなるように印加してもよいし、或いは、前記パ
ルス電圧印加ステップと前記電流値検知ステップとの繰
り返しが進むと、所定のしきい値電圧が得られていない
メモリセルに対して、前記パルス電圧印加ステップにお
ける前記第１のパルス電圧と第２のパルス電圧のパルス
幅を、少なくとも１回は長くするように印加してもよ
い。

【００２１】また、前記パルス電圧印加ステップと前記
電流値検知ステップとの繰り返しが進むと、所定のしき
い値電圧が得られていないメモリセルに対して、前記パ
ルス電圧印加ステップにおける、前記コントロールゲー
トに印加する第２のパルス電圧を少なくとも１回は前記
電圧差が大きくなるように印加すると共に、前記第１の
パルス電圧と第２のパルス電圧のパルス幅を少なくとも
１回は長くするように印加することもできる。

【００２２】また、本発明に係る不揮発性半導体記憶装
置の駆動方法は、前記いずれかの不揮発性半導体記憶装
置の駆動方法であって、前記第１のＭＯＳトランジスタ
をオンさせて前記第１の配線層から前記半導体層領域又
はウエルに、メモリセルに記憶させたい２値情報に応じ
た第１の電圧値と第２の電圧値、すなわち図１３で示し
た実施例で言えばデータ線に第１の電圧値ＶｂＥと第２
の電圧値ＶｂＰとを選択的に与える手段を有し、前記第
１の配線層の第１の電圧値に対しては前記半導体層領域
又はウエルからフローティングゲートへ第１の電流密度
での電子の注入が生じ、前記第１の配線層の第２の電圧
値に対してはフローティングゲートから前記半導体層領
域又はウエルへ第３の電流密度での電子の放出が生じる
電圧差を与える第３の電圧値すなわち電圧値ＶＥの第１
のパルスと、前記第１の配線層の第１の電圧値に対して
は前記半導体層領域又はウエルからフローティングゲー
トへの第１の電流密度よりも小さい第２の電流密度で電
子の注入が生じ、前記第１の配線層の第２の電圧値に対
してはフローティングゲートから前記半導体層領域又は
ウエルへ第３の電流密度よりも小さい第４の電流密度で
の電子の放出が生じる電圧差を与える第４の電圧値すな
わち電圧値ＶＰの第２のパルスと、を連続してコントロ
ールゲートＣＧ１に印加する連続パルス印加ステップ
と、第１のＭＯＳトランジスタをオフした後、前記第３
のＭＯＳトランジスタと第４のＭＯＳトランジスタをオ
ンすると共に、前記コントロールゲートに電圧すなわち
電圧値ＶＶ１とＶＶ２を印加してメモリセルのしきい値
電圧を、このときメモリセルに流れる電流値によって検
知する電流値検知ステップとからなり、前記連続パルス
印加ステップと前記電流値検知ステップとを、所定のし
きい値電圧を得るまで交互に繰り返し行なってメモリセ
ルに情報を記憶させることを特徴とする。

【００２３】この場合、前記連続パルス印加ステップと
前記電流値検知ステップとの繰り返しが進むと、所定の
しきい値電圧が得られていないメモリセルに対して、前
記連続パルス印加ステップにおける、前記各電圧差を少
なくとも１回は大きくするように駆動してもよいし、或
いは、前記連続パルス印加ステップと前記電流値検知ス
テップとの繰り返しが進むと、所定のしきい値電圧が得
られていないメモリセルに対して、前記連続パルス印加
ステップにおける、前記第１と第２のパルスのパルス幅
を少なくとも１回は長くなるように駆動してもよい。

【００２４】また、前記連続パルス印加ステップと前記
電流値検知ステップとの繰り返しが進むと、所定のしき
い値電圧が得られていないメモリセルに対して、前記各
電圧差を少なくとも１回は大きくすると共に、前記第１
と第２のパルスのパルス幅を少なくとも１回は長くなる
ように駆動することもできる。

【００２５】

【作用】本発明では、ウエルをデータ線毎に分離し、ソ
ースとデータ線との間にスイッチングトランジスタを設
け、ソースと基板とをこの選択スイッチのメモリセル側
で接続したために、ビット毎にウエル電圧を設定するこ
とができる。従来の書込み動作ではドレイン電圧をビッ
ト毎に設定できたことでビット毎検証ができるのである
から、ビット毎にウエル電圧を設定できることによって
消去動作のビット毎制御が可能となる。すなわち、検証
は、ドレインとデータ線とを接続するスイッチングトラ
ンジスタをオンし、接地した共通ソース線とソースとを
スイッチングトランジスタをオンさせて接続すること
で、ビット毎にメモリセルのしきい値電圧をその流れる
電流を検知して行なうことができる。これによって、消
去側も書込み側と同様に狭いしきい値電圧のばらつきに
することができ、書換え可能回数を伸ばすことができ
る。

【００２６】ビット毎の検証を行ないながらの消去にお
ける消去動作用のウエル電圧とワード線電圧を一定時間
加えては検証を行なうというサイクルにおいて、開始時
のウエル電圧とワード線電圧の電圧差を一定回数後より
も小さく設定する。これによって、トンネル電流の流れ
やすいメモリセルではこの小さい電圧差でも充分なメモ
リセル電流が流れるために消去が終わってしまう。ビッ
ト毎制御によって、消去が終わったメモリセルにはそれ
以降異なるウエル電圧を加えることができる。このた
め、ワード線電圧を消去動作用のウエル電圧との差が大
きくなるように変えてトンネル電流の流れにくいメモリ
セルの消去を行なっても、消去の終わったメモリセルに
は大きな電圧差は加わらない。これによって、各メモリ
セルに消去に必要な最小の電圧差で消去ができるため、
メモリセルの信頼性が向上し、書換え可能回数の低減を
防止できる。

【００２７】ウエルをデータ線毎に、かつ、スイッチン
グトランジスタ毎に分離したため、消去時における或る
ウエル内の消去しないメモリセルの数は数十個〜百数十
個に過ぎない。或るメモリセルに着目すると、従来で
は、例えば４キロ個−１個のメモリセルが消去される間
ウエルに消去用の電圧が加わるのでディスターブを受け
ていた。これに対して本発明では、たかだか数十個〜百
数十個−１個に過ぎないので、消去ディスターブの影響
を低減できる。なお、以上の内容は書込みの時も同様に
あてはまる。

【００２８】さらに、ウエル電圧をデータ線毎に変える
ことができることにより、書込みも消去もウエル電圧と
ワード線電圧との電圧差で行なうようにすることができ
る。例えば、書込み用に５Ｖのウエル電圧、消去用に−
５Ｖのウエル電圧としておき、データ線毎に書換える情
報に応じてこのうちのどちらかを印加できる。ここで、
ワード線にまず例えば５Ｖのパルスを与え、次に例えば
−５Ｖのパルスを与える。これによって、書き込みたい
メモリセルには、５Ｖのウエル電圧と−５Ｖのワード線
電圧が印加される。消去用のワード線電圧５Ｖはウエル
電圧と同じであるため影響を与えない。消去したいメモ
リセルには、−５Ｖのウエル電圧と５Ｖのワード線電圧
が印加される。書込み用のワード線電圧−５Ｖはウエル
電圧と同じであるため影響を与えない。この後、書込み
側のビット毎検証と消去側のビット毎検証を行なう。こ
れによって、従来のように消去する必要の無いメモリセ
ルまで消去する必要がなくなり、過剰なストレスをメモ
リセルの絶縁膜に与えることがなくなる。

【００２９】

【実施例】次に、本発明に係る不揮発性半導体記憶装置
及びその駆動方法の実施例につき、添付図面を参照しな
がら以下詳細に説明する。なお、以下の説明において特
に断らない限り、信号名は、端子名とその信号が走る信
号配線名を兼ねることとし、電源名は、端子名と配線名
及び電圧値を兼ねるものとする。

【００３０】＜実施例１＞図１は、本発明に係る不揮発
性半導体記憶装置の一実施例を示す要部回路図である。
図１において、参照符号Ｍ１１〜Ｍｍｎはｍ行ｎ列のメ
モリセルを、ＣＧ１〜ＣＧｎはｎ本のワード線を、ｂ１
〜ｂｍはｍ本のデータ線をそれぞれ示す。メモリセルの
ドレインはｎ個毎に接続されると共に、ドレイン選択信
号線ＳＤで制御されるトランジスタＭＤ１〜ＭＤｍによ
ってそれぞれのデータ線ｂ１〜ｂｍに接続される。メモ
リセルのソースもｎ個毎に接続されると共に、ウエル選
択信号線ＳＷで制御されるトランジスタＭＷ１〜ＭＷｍ
によってそれぞれのデータ線ｂ１〜ｂｍに接続される。
図１の回路を実現するための後述する図５及び図７のレ
イアウト構成例では、ウエル選択信号線ＳＷはドレイン
上を通過するので、トランジスタＭＰ１〜ＭＰｍが形成
されるが、これはデプレッション形として常時オンさせ
ている。従って、以下の図面及び説明では、トランジス
タＭＰ１〜ＭＰｍのソースとドレインは接続されている
ものとして省略し、トランジスタＭＤ１〜ＭＤｍが直接
メモリセルのドレイン拡散層配線と接続されているもの
として取り扱う。

【００３１】また、メモリセルのソースとウエルは、ソ
ース選択信号線ＳＳで制御されるトランジスタＭＳ１〜
ＭＳｍによって共通ソース線ＣＳに接続される。共通ソ
ース線ＣＳをグラウンドとし、信号線ＳＤ及びＳＳを選
択すると、この信号線ＳＤ及びＳＳで選択できる各メモ
リセルでは、ドレインがデータ線と接続され、ソースが
グラウンドである共通ソース線ＣＳと接続されたことに
なる。データ線を所定の電圧にプリチャージし、ワード
線を選択すればそのメモリセルの情報に応じた信号がデ
ータ線に現れるため、これをセンスして読出しを行なう
ことができる。

【００３２】また、例えばトランジスタＭＤ１，ＭＷ
１，ＭＳ１で選択される部分を例に取ると、このｎ個の
メモリセルＭ１１〜Ｍ１ｎのウエルは、共通ソース線Ｃ
ＳとトランジスタＭＳ１よりもメモリセル側で接続され
る。この構成をとることにより消去及び書込み両方共ビ
ット毎の制御が可能になり、本実施例では、消去及び書
込み後のしきい値電圧ばらつきの狭帯化、消去及び書込
み時の低トンネル電流化、ディスターブ時間低減を実現
できる。

【００３３】図２に、本実施例の消去動作の一例を電圧
波形のタイミングチャートで示す。この消去動作によ
り、ビット毎に消去時のメモリセルのしきい値電圧を制
御できる。以下、このことを説明する。なお、データ線
ｂ１〜ｂｍ、ワード線ＣＧ１〜ＣＧｎ及び各制御信号線
ＳＤ，ＳＷ，ＳＳ，ＣＳの電圧は、最初０Ｖとする。ま
た、消去動作は消去とビット検証とからなる。

【００３４】消去時には、信号線ＳＷを高レベルＶＷＰ
にしてトランジスタＭＷ１〜ＭＷｍをオンさせ、信号線
ＳＤとＣＳはそれぞれ低レベルＶＤＰ及びＶＳＰにす
る。この電圧ＶＤＰ及びＶＳＰはここでは負電圧であ
り、メモリセルのソースに後述の負電圧ＶｂＥが加わっ
てもトランジスタＭＤ１〜ＭＤｍ，ＭＳ１〜ＭＳｍがオ
ンしないように設定する。

【００３５】さて、データ線ｂ１〜ｂｍが負電圧ＶｂＥ
となると、信号線ＳＷは高レベルＶＷＰでトランジスタ
ＭＷ１〜ＭＷｍがオンしているため、メモリセルトラン
ジスタのソース及びウエルに負電圧ＶｂＥが印加され
る。ここで、ワード線ＣＧ１〜ＣＧｎのうち、図２の例
ではＣＧ１が高レベルＶＥとなると、消去１が始まる。
すなわち、メモリセルＭ１１，Ｍ２１〜Ｍｍ１におい
て、カップリングによってフローティングゲートの電圧
が高レベルとなり、ウエルの負電圧ＶｂＥとの電圧差に
よって、ウエルからフローティングゲートへ電子が注入
される。これによって、メモリセルのしきい値電圧は上
昇する。この電圧関係を時間ｔ１の間続け、ｔ１後に全
ての電圧を０Ｖに戻す。

【００３６】次に、検証１を行なう。まず、信号線ＳＤ
を高レベルＶＤＶ、信号線ＳＳを高レベルＶＳＶとす
る。信号線ＳＷは０Ｖのままであり、トランジスタＭＷ
１〜ＭＷｍがオフしているため、ウエルはデータ線ｂ１
〜ｂｍから電気的に切り離される。その代り、トランジ
スタＭＳ１〜ＭＳｍがオンしているため、メモリセルＭ
１１，Ｍ２１〜Ｍｍ１のソースとウエルは共通ソース線
ＣＳと電気的に接続される。この状態で、データ線ｂ１
〜ｂｍの電圧をＶＶｂとし、ワード線ＣＧ１の電圧をＶ
Ｅよりも低い所定の電圧ＶＶ２とすると、メモリセルの
しきい値電圧に応じてデータ線からメモリセルに電流が
流れる。この電流を、データ線と接続したアンプ（不図
示）によって検知する。消去動作では、メモリセルのし
きい値電圧を高い方に持っていっているので、上記ワー
ド線電圧ＶＶ２で、ある一定値以下の電流となったら消
去終了である。この検知は、例えばプリチャージしたデ
ータ線をメモリセルの電流で一定時間放電した際に得ら
れる電圧が、アンプのしきい値電圧よりも高いか否かに
より行なう。図２では、データ線ｂｍに接続するメモリ
セルＭｍ１の消去が、この消去１で完了したとした場合
の例を示している。このため、検証１の後の消去２では
データ線ｂｍの電圧は０Ｖのままとなる。この自動的
に、消去動作を止める方法は、後述する。

【００３７】消去２においては、メモリセルＭｍ１のデ
ータ線ｂｍの電圧は０Ｖなので、トランジスタＭＷｍを
介して印加されるウエルの電圧は０Ｖであり、ワード線
ＣＧ１に電圧ＶＥが加えられてもフローティングゲート
とウエルとの電圧差が充分でなく電子の注入は極めて小
さい。他のメモリセルでは、消去１と同様に電子の注入
が起こる。図２では、この消去２でデータ線ｂ２に接続
したメモリセルＭ２１の消去が終了し、消去３でデータ
線ｂ１に接続したメモリセルＭ１１の消去が終了する場
合を示した。このように、本実施例によればビット毎に
消去を制御することができるため、消去後のしきい値電
圧のばらつきを狭い範囲に収めることが可能となる。な
お、書込み動作も、書込み中のメモリセルのワード線す
なわちコントロールゲートと、ウエルとに加わる電圧の
極性が消去動作中と逆になるだけで同じである。

【００３８】図９に、本実施例と従来例によるしきい値
電圧の書き込み側及び消去側のばらつき範囲について説
明する。同図（ａ）に示すように、先に従来技術で述べ
た改善された従来例２によれば、書込みについてはビッ
ト毎検証が行なえたためにメモリセルのしきい値電圧の
ばらつきをΔＶ１と小さくできたが、消去についてはウ
エルが多数のメモリセルで共通であり、検証を行なった
としてもブロック毎の検証しかできないため、しきい値
電圧のばらつきはΔＶ２と大きかった。

【００３９】これに対して本実施例によれば、従来と同
様に書込みについてビット毎検証ができることはもちろ
ん、消去についてもビット毎検証ができるので、同図
（ｂ）に示すように、書込み側と消去側の両方共メモリ
セルのしきい値電圧のばらつきをΔＶ１と小さくでき
た。これにより、消去状態と書込み状態の電圧差が小さ
くなったので、フローティングゲートの下の絶縁膜を通
過する電荷量を小さくできる。絶縁膜を通過できる電荷
量には上限があるので、電荷量を小さくできる分、書換
え可能回数を伸ばすことができる。

【００４０】図３は、消去動作の別の例を示す電圧波形
のタイミングチャートである。図３に示した駆動方法で
は、消去時のワード線の電圧、例えばワード線ＣＧ１の
消去時の電圧が、図２の場合のように一定の電圧値ＶＥ
ではなく、最初の電圧値はＶＥ１であり、この電圧での
消去を一定回数（図３の例では、２回）繰り返した後、
ＶＥ１とは異なる電圧値、図３の例ではＶＥ１よりも大
きな電圧値ＶＥ２とするものである。図３には示してい
ないが、同様にして、さらに一定回数繰り返す毎に消去
時のワード線電圧を変えて行く。同じ電圧の繰り返しの
回数は、例えば、電圧値ＶＥ１で２回、電圧値ＶＥ２で
３回というように、変えていってもよい。その他の信号
の動作は、図２と同じである。

【００４１】このように図３に示した駆動方法によれ
ば、次のような２つの効果がある。１つは、消去しにく
いメモリセルには、より高い電圧を印加できるので高速
に消去が可能であるという点である。消去しやすいメモ
リセルに対しては、低い電圧で１回の消去当りのしきい
値電圧の変化量を、例えば０．１Ｖで行なうことができ
る。消去が、この低い電圧下で終了したメモリセルのウ
エルの電圧は０Ｖに変化するので、高くなったワード線
電圧は影響を与えない。消去しにくいメモリセルにはよ
り高い電圧で消去するが、低い電圧で消去しやすいメモ
リセルを消去するときのしきい値電圧変化量と同じ程度
の変化量、例えば０．１Ｖの変化量となるので、高精度
にしきい値電圧を制御できる。従って、この場合も図９
（ｂ）で示した書込み側と消去側の両方共メモリセルの
しきい値電圧のばらつきはΔＶ１と狭く、図２の場合と
同様の結果が得られた。もう１つの効果は、各メモリセ
ルに対して消去に必要な最小の電流での消去が可能とな
る点である。これについては、図１０を用いて後述す
る。この場合の書込み動作についても、書込み中のメモ
リセルのコントロールゲートとウエルに加わる電圧の極
性が、消去中と逆になるだけで同じであるので詳細な説
明は省略する。

【００４２】図４は、消去動作のまた別の例を示す電圧
波形のタイミングチャートである。図４に示した駆動方
法では、ビット毎検証を行なう消去動作において、１回
当りの消去のパルス幅をしだいに長くしていく点が図２
及び図３の場合と相違する。すなわち、図４に示すよう
にワード線ＣＧ１に加えられる一定電圧ＶＥのパルス
が、最初はパルス幅ｔ１で行なうが、一定回数消去と検
証を繰り返した後は、パルス幅ｔ２で行なうものであ
る。

【００４３】消去しにくいメモリセルにおいては、最初
の短いパルス幅ｔ１ではしきい値電圧の変化量が小さく
（例えば、０．０１Ｖ）、このパルス幅ｔ１で消去を続
けることはしきい値電圧制御の精度を高くはするが、検
証の回数が多すぎるために消去が終了するのに長い時間
が必要となってしまう。このようなメモリセルに対して
は、所定のしきい値電圧制御の精度を満たしていれば、
パルス幅を長くして検証の回数を減らして高速に消去を
終了する方が有効である。すなわち、短いパルス幅で消
去できるメモリセルでは、検証の結果ウエルの電圧が０
Ｖとなるので、その後、長いパルス幅となってもこのメ
モリセルに対しては、これ以上の消去は進まない。

【００４４】一方、消去しにくいメモリセルについて
は、消去に必要な電圧を長いパルス幅で印加することに
より、しきい値電圧制御の精度は一定のままで検証の回
数を減らすことができる。この場合の書込み動作につい
ても、書込み中のメモリセルのコントロールゲートとウ
エルに加わる電圧の極性が、消去中と逆になるだけで同
じであるので詳細な説明は省略する。また、この場合も
図９（ｂ）で示した書込み側と消去側の両方共メモリセ
ルのしきい値電圧のばらつきはΔＶ１と狭く、図２の場
合と同様の結果が得られた。

【００４５】なお、図３及び図４で示した駆動方法を交
互に、あるいは同時に行っても良いことは言うまでもな
い。

【００４６】＜実施例２＞図５は、本発明に係る不揮発
性半導体記憶装置の一実施例を示す要部の平面図であ
り、図６（ａ），（ｂ），及び（ｃ）はそれぞれ図５中
にＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−Ｃ’線で示した部
分の断面図である。回路構成は、図１に示した回路と同
じである。

【００４７】図５及び図６において、参照符号ＦＧは各
メモリセルのフローティングゲートであり、コントロー
ルゲートはそれぞれ隣のデータ線の同じ行のコントロー
ルゲートと共通に接続されてｎ本のワード線ＣＧ１〜Ｃ
Ｇｎとなっている。図６（ｂ）のＢ−Ｂ’線断面図に見
るデータ線方向に沿った各列のメモリセルのソースＳ
１，Ｓ２とドレインＤ１，Ｄ２は、図５の平面図で分か
るようにそれぞれ拡散層のみでｎ個接続している。ソー
スＳ１，Ｓ２はゲート信号線ＳＳによって駆動されるＭ
ＯＳトランジスタによって、共通ソース線ＣＳに電気的
に接続する。また、ドレインＤ１，Ｄ２はゲート信号線
ＳＤにより駆動されるＭＯＳトランジスタによって、デ
ータ線ｂ１，ｂ２に電気的に各々接続する。以上の構成
は、前述した従来技術における従来例１で示された構成
をＳＯＩ（シリコンオンインシュレータ）基板上に設け
たものである。図５及び図６において、参照符号ＩＫが
絶縁性基板を示し、この絶縁性基板ＩＫ上に形成された
シリコン単結晶層（以下、ＳＯＩ層と称する）領域にＭ
ＯＳトランジスタやメモリセル等を形成している。

【００４８】本実施例の特長は以下の通りである。第１
に、ＳＯＩ層に設けたメモリセルのウエルを、データ線
毎にＳＲ１，ＳＲ２と分離し、かつ、信号線ＳＳ及びＳ
Ｄで制御されるＭＯＳトランジスタ毎に分離したことで
ある。

【００４９】第２に、ゲート信号線ＳＳよりもメモリセ
ル側でソースＳ１，Ｓ２とウエルＳＲ１，ＳＲ２とをそ
れぞれ、図６（ａ）のＡ−Ａ’線断面図に示したように
導電性の材料で構成した接続部ＣＢ１，ＣＢ２により接
続したことである。この接続部ＣＢ１，ＣＢ２は、ソー
スとウエルの界面部分に溝を掘り、遷移金属元素単体、
或いはその窒化物、もしくはそのケイ化物、窒化アルミ
ニウム、コバルトケイ化物及びチタンタングステン合金
のいずれかを堆積させて行なう。

【００５０】第３に、ゲート信号線ＳＷによって制御さ
れるＭＯＳトランジスタによりメモリセルのソースをデ
ータ線ｂ１，ｂ２と電気的に接続したことである。これ
によって、データ線ｂ１，ｂ２からウエルＳＲ１，ＳＲ
２へ電圧を印加することができ、ビット毎制御が可能と
なる。ゲート信号線ＳＷはドレインを接続する拡散層上
も走るが、ここで形成されるＭＯＳトランジスタはデプ
レッション形として通常オンさせている。図５では、参
照符号ｄｅｐを付して楕円で囲った部分がデプレッショ
ン形ＭＯＳトランジスタの主にチャネル領域に当る。

【００５１】なお、図５でＣ−Ｃ’の線を中心に線対称
にメモリセル等を配置した構成を取ることができる。こ
の時のウエルの分割単位は共通ソース線ＣＳから次のＣ
Ｓまでとなり、この場合も以下に述べる本発明の特長を
すべて実現できる。

【００５２】図５及び図６の構成によれば、ウエルをデ
ータ線毎に分離したことと、データ線毎のウエルにデー
タ線から独立に電圧を与えられるようにしたことによっ
て消去も書込みもビット毎に制御することができる。こ
れによって、図９（ｂ）に示したような狭いしきい値電
圧分布を実現でき、また図３で示した駆動方法により、
図１０を用いて後述するようにメモリセル毎に最小の電
流で消去及び書込みを実現することができる。

【００５３】さらに、例えば、ワード線ＣＧ１を選択し
てこれに接続されるメモリセルを消去するとすると、１
つのウエルの中で構成されたメモリセルはｎ個である。
従って、１つのメモリセルは、他のｎ−１個のメモリセ
ルが消去される時にディスターブを受けるが、ｎの値は
数十から百数十でありこのディスターブは小さいので、
情報が化けてしまうことを低減できる。従来は、１つの
メモリセル当たり８キロ個程度のメモリセルが消去され
るときのディスターブを受けていた。このディスターブ
の低減に関しては、図１１を用いて後述する。

【００５４】またさらに、消去もビット毎に制御できる
ため、書込みと消去を従来のように大きなフェーズに分
ける必要は無く、図１３〜図１８を用いて後述するよう
に書込みと消去をまとまったひとつの動作として行なう
ことができる。

【００５５】なお、ソース領域の拡散層とウエルとの接
続は、図５及び図６で示した接続部ＣＢ１，ＣＢ２で行
なう他に配線層を用いてもよい。また、ＳＯＩ構造のト
ランジスタとなる各メモリセル（以下、ＳＯＩメモリセ
ルと称する）のウエルは、完全に空乏化していても良い
し、部分的に空乏化していても良い。例えば、接続部Ｃ
Ｂ１から給電したウエル電圧は、ワード線ＣＧｎに接続
したＳＯＩメモリセルを通して、例えばワード線ＣＧ２
に接続したＳＯＩメモリセルのウエルに給電しなければ
ならないが、完全に空乏化したウエルの場合でもソース
又はドレイン領域とウエルとのＰＮ接合の界面を通して
電圧を印加できる場合がある。各ＳＯＩメモリセルのソ
ースは拡散層配線で接続しているので、ソースからＰＮ
接合を介してウエルに給電することもできる。

【００５６】また、各ＳＯＩメモリセルはｎチャネル形
を示しているが、ｐチャネル形のメモリセルであって
も、ウエルＳＲ１，ＳＲ２の導電型を図５及び図６と逆
にし、他の拡散層も必要な部分の導電型を逆にすれば本
実施例の特長をそのまま実現できることは勿論である。

【００５７】ここで、図１０を用いて、図３で示した駆
動方法によりメモリセル毎に最小の電流で消去できるこ
とを説明する。図１０において、メモリセルＭ１１は消
去しやすく、メモリセルＭ１２は消去しにくいとする。

【００５８】従来のウエルが分離されていないメモリセ
ルの駆動方法では、図１０（ａ）に示したようにドレイ
ンはオープンにし、ウエルとソースに電圧ＶｂＥを印加
すると共に、ワード線ＣＧの電圧を一定電圧ＶＥとす
る。この一定電圧ＶＥにより消去しにくいメモリセルＭ
１２にはトンネル電流Ｊ２が流れるが、消去しやすいメ
モリセルＭ１１にはトンネル電流Ｊ２よりも大きなトン
ネル電流Ｊ１が流れてしまう。このような大きなトンネ
ル電流ではメモリセルＭ１１の消去は高速に終了するも
のの、メモリセルの絶縁膜へのストレスが大きいため信
頼性を損なってしまい書換え可能回数が低下してしま
う。さらに、全体の消去時間は消去しにくいメモリセル
Ｍ１２で決まってしまうので、このようにメモリセルＭ
１１のみ高速に消去できても無意味である。

【００５９】一方、本実施例の半導体記憶装置に図３に
示した駆動方法を適用した場合は、次のようになる。図
１０（ｂ）に示したように、ドレインはオープンにし、
ステップ１として各メモリセルのウエルとソースに電圧
ＶｂＥを印加すると共に、ワード線ＣＧに電圧ＶＥ１を
印加する。この電圧ＶＥ１は、消去しやすいメモリセル
Ｍ１１にトンネル電流Ｊ２を流す電圧である。このトン
ネル電流Ｊ２は、従来方式によるトンネル電流Ｊ１と比
べて小さいのでメモリセルの絶縁膜の劣化が小さい。消
去しにくいメモリセルＭ１２では、この電圧ＶＥ１では
トンネル電流Ｊ２よりも小さなトンネル電流Ｊ０しか流
れない。次に同図（ｃ）に示したように、ステップ２と
して、ドレインはオープンにしたまま消去しにくいメモ
リセルＭ１２のウエルとソースに電圧ＶｂＥを印加する
と共に、ワード線ＣＧにトンネル電流Ｊ２を流すことが
できる電圧ＶＥ２を印加する。この時、メモリセルＭ１
１では既に消去が終わっているため、ウエルとソースの
電圧は０Ｖになっており、小さな電圧差しか絶縁膜に印
加されないので消去が進むことは無い。このようにし
て、各メモリセルに対して所定の時間で消去を終えるの
に必要な最小のトンネル電流によって消去を終わらせる
ことができる。

【００６０】ここで、図１１を用いて本発明に係るデー
タ線毎にウエルを絶縁分離した構成が、従来よりもディ
スターブを低減できることを説明する。図１１におい
て、ワード線ＣＧ１，ＣＧ２は１組の選択トランジスタ
で選択されるソース及びドレインが共通であるメモリセ
ルのコントロールゲートであり、ワード線ＣＧｋはこれ
とは別のソース及びドレインに接続するメモリセルのコ
ントロールゲートである。尚、この図では実際のレイア
ウトとは異なり、分かりやすくするために並べて示して
ある。

【００６１】或る選択メモリセルを消去すると非選択メ
モリセルはディスターブを受け、電流密度Ｊｄで弱く消
去されてしまう。従来構成では、図１１（ａ）に示すよ
うに、多数のメモリセルでウエルが共通であったため、
ひとつのウエル内の全てのメモリセルを順次消去しよう
とすると、ひとつひとつのメモリセルが消去される時の
電流密度Ｊｄの和によって消去したくない特定のメモリ
セルの情報が化けてしまう恐れがある。

【００６２】これに対して、本実施例の構成によれば、
１組の選択トランジスタで選択される複数のメモリセル
毎にウエルを分離して、ビット毎の消去を行なうように
している。従って、図１１（ｂ）に示すように、１組の
選択トランジスタで選択されるワード線ＣＧ１，ＣＧ２
に接続されるメモリセル間ではウエルが共通であるため
ディスターブが加わるが、ワード線ＣＧｋに接続される
メモリセルはウエルが異なるためディスターブを受けな
い。しかも、ディスターブを受けるウエルを共通とする
メモリセルの数は数十個〜百数十個程度であるので影響
は小さい。

【００６３】次に、図１の回路構成を用いた本実施例の
ＳＯＩ構造の不揮発性半導体記憶装置において、必要な
データ線の電圧を印加するための制御回路の一例を図１
２に示す。図１２において、参照符号ＡＰ１〜ＡＰｍは
書込み及び消去の検証を行なうための回路を示し、この
回路ＡＰ１〜ＡＰｍの書込み動作と読出し動作について
は従来例２に記載されている。各回路ＡＰ１〜ＡＰｍに
おけるインバータ２段のラッチは、書込み又は消去のデ
ータを格納し、また、読出し時のセンスアンプとしても
用いる。従来例と異なり、本実施例ではＳＯＩ構造のト
ランジスタ（以下、ＳＯＩトランジスタと称する）で構
成しているため、このラッチは負電圧をラッチすること
ができる。従来のバルクのトランジスタでは、レイアウ
ト面積を増大させる３重ウエル等を用いないと負電圧の
ラッチは不可能だが、ＳＯＩトランジスタ又は後述する
埋め込み素子分離トランジスタでは容易に実現できる。

【００６４】信号ＰＣは、外部からロードされたラッチ
内のデータ又はこのラッチをシングルエンドのアンプと
して用いたときのセンス結果のデータに応じて、データ
線をプリチャージする信号である。また、信号ＳＨはデ
ータ線とラッチ回路とを接続する信号であり、信号ＡＤ
ＷとＡＤＥは、図１２においては、ｍ個のメモリセル
（例えば、メモリセルＭ１１〜Ｍｍ１）の全てがそれぞ
れ書込み又は消去が完了したか否かを判定するための信
号である。これらの信号ＰＣ，ＳＨ，ＡＤＷ，ＡＤＥで
制御するＳＯＩトランジスタも、ラッチの負電圧に対し
てオンオフできるように信号電圧を選択する。

【００６５】書込み時には、オンさせたトランジスタＭ
Ｄ１〜ＭＤｍを通してラッチ内の正又は０Ｖの電圧をメ
モリセルに印加する。消去時には、ラッチ内の負又は０
Ｖの電圧を、トランジスタＭＷ１〜ＭＷｍをオンさせて
メモリセルに印加する。検証は、トランジスタＭＤ１〜
ＭＤｍとＭＳ１〜ＭＳｍをオンさせて、回路ＡＰ１〜Ａ
Ｐｍでビット毎に行なう。

【００６６】書込み時の検証では、メモリセルのしきい
値電圧を下げているので、ワード線の電圧を例えば１．
５Ｖ程度に設定して、その時に電流が流れるか否かを判
定し、所定の電流量になったらそのビットのみ停止す
る。電流量の判定は、例えば、プリチャージしたデータ
線の容量を一定時間メモリセルで放電し、その結果であ
るデータ線の電圧とセンスアンプのしきい値電圧とで行
なえば良い。

【００６７】消去時の検証では、メモリセルのしきい値
電圧を上げているので、ワード線の電圧を例えば３Ｖ程
度に設定して、その時に電流が流れるか否かを判定し、
所定の電流量よりも小さくなったらそのビットのみ停止
する。電流量の判定方法は、書込み時の検証と同じであ
る。

【００６８】なお、上記の動作は、全体の電圧を正の側
にずらし、オフの時に０Ｖになるような修正を行なうこ
とによって、負電圧を用いずに行なうことも可能であ
る。

【００６９】＜実施例３＞図７は、本発明に係る不揮発
性半導体記憶装置の別の実施例を示す要部の平面図であ
り、図８（ａ），（ｂ），及び（ｃ）はそれぞれ図７中
にＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−Ｃ’線で示した部
分の断面図である。回路構成は、図１に示した回路と同
じである。前述した実施例２においてはＳＯＩ構造によ
りデータ線毎にウエルＳＲ１，ＳＲ２を絶縁分離してい
たのに対して、本実施例では埋め込み素子分離によりウ
エルＳＲ１，ＳＲ２を絶縁分離している点が相違する。
尚、図７及び図８において、図５及び図６で示した構成
部分と同一の構成部分については、同一の参照符号を付
している。図８に示すように、ｎチャネル形のトランジ
スタを例にしており、ｐ型の基板Ｋ中のｐ型ウエルＳＲ
１，ＳＲ２を、埋め込み素子分離領域Ｉとｎ型領域Ｌと
でデータ線毎に絶縁分離している。埋め込み素子分離領
域Ｉは絶縁性の物質で構成しても良いし、ウエルと導電
型が逆の物質で構成しても良い。尚、ｐチャネル形のメ
モリセルを用いる時は、図７及び図８の必要な部分の導
電型を逆にすればよい。

【００７０】本実施例の構造によっても、データ線毎に
ウエルを分離でき、消去も書込みもビット毎に検証でき
る。このため、前述したＳＯＩプロセスだけでなく、バ
イポーラトランジスタなどで広く用いられている埋め込
み素子分離を用いても、図１に示した回路構成の本発明
に係る不揮発性半導体記憶装置を実現できる。これによ
って、図９（ｂ）に示したと同様の狭いしきい値電圧分
布を実現でき、さらに図３及び図４で説明した駆動方法
を用いれば、図１０を用いて説明したようにメモリセル
毎に最小の電流で消去することができ、また図１１で述
べたように本実施例でもデータ線毎にウエルを分離して
いるのでディスターブも小さい等の特長を有するフラッ
シュメモリを実現できる。

【００７１】またさらに、ビット毎に制御できるため、
書込みと消去を従来のように大きなフェーズに分ける必
要は無く、図１３〜図１８を用いて後述するように書込
みと消去をまとまったひとつの動作として行なうことが
できる。

【００７２】また、前述したように図１２の回路構成を
用いた場合、回路ＡＰ１〜ＡＰｍにおけるインバータ２
段のラッチは、埋め込み素子分離トランジスタで構成し
ているので負電圧をラッチすることができ、実施例２と
同様の動作が可能である。

【００７３】＜実施例４＞図１３〜図１８を用いて、本
発明に係る不揮発性半導体記憶装置における他の書換え
動作の実施例を説明する。本実施例の書換え動作は、こ
れまでの実施例で述べたように大きく消去動作のモード
と書込み動作のモードとに分けて行なうものではなく、
消去と書込みを同時進行で行なうもの、厳密には消去と
書込みを細かく交互に行なうものである。尚、回路構成
は図１に示した回路と同じであり、デバイス構造は実施
例２又は実施例３で述べたＳＯＩトランジスタ又は埋込
み素子分離トランジスタを用いる。

【００７４】図１３は第１の書換え動作例を示すタイミ
ングチャートである。この第１の書換え動作例では、消
去したいメモリセルにはデータ線（図１３の例では、デ
ータ線ｂ２）に第１の電圧値として負電圧ＶｂＥを印加
し、書込みたいメモリセルにはデータ線（図１３の例で
は、データ線ｂ１）に第２の電圧値として正電圧ＶｂＰ
を印加する。信号線ＳＤとＣＳには、それぞれ負電圧Ｖ
ＤＰとＶＳＰを印加する。この電圧ＶＤＰとＶＳＰはデ
ータ線に負電圧ＶｂＥが印加されても、信号線ＳＤとＣ
Ｓで駆動されるＳＯＩトランジスタがオンしないように
選択する。信号線ＳＷには、正電圧ＶＷＰを印加する。

【００７５】この状態において、ワード線ＣＧ１には、
０Ｖから正の電圧である第３の電圧値ＶＥの第１のパル
スと負の電圧である第４の電圧値ＶＰの第２のパルスを
連続して図のように印加する。このように印加すると、
まず第３の電圧値ＶＥの第１のパルスとなったとき、消
去したいメモリセルでは、コントロールゲートに正電圧
ＶＥ、ウエルに第１の電圧値である負電圧ＶｂＥが印加
されるので消去動作が起こる。この時、書き込みたいメ
モリセルでは、コントロールゲートの電圧が正電圧ＶＥ
であるけれども、ウエルに印加される電圧も正電圧Ｖｂ
Ｐであるので極めて小さなディスターブを受けるのみで
ある。なお、第３の電圧値ＶＥと第２の電圧値ＶｂＰを
同じ電位に選択しても良い。

【００７６】次に、ワード線ＣＧ１が負電圧である第４
の電圧値ＶＰの第２のパルスとなると、書き込みたいメ
モリセルでは、コントロールゲートの電圧が負電圧Ｖ
Ｐ、ウエルに印加される電圧が正電圧ＶｂＰであるので
書込み動作が起こる。この時、消去したいメモリセルで
は、コントロールゲートの電圧が負電圧ＶＰであるけれ
ども、ウエルに印加される電圧も負電圧ＶｂＥであるの
で極めて小さなディスターブを受けるのみである。な
お、第４の電圧値ＶＰと第１の電圧値ＶｂＥを同じ電位
に選択しても良い。このように、ワード線を正と負の連
続パルスで駆動することによって、書込みと消去をほと
んど同時に行なうことができる。

【００７７】次に、全ての電圧を０Ｖにした後、検証に
移る。この時は、書込み用の検証と消去用の検証を続け
て行なう。これは、まずデータ線ｂ１〜ｂｍの電圧をＶ
Ｖｂとし、信号線ＳＤを高レベルＶＤＶ、信号線ＳＳを
高レベルＶＳＶ、信号線ＳＷを０Ｖとした後、図１３に
示したように２段階のワード線電圧を印加すれば良い。
すなわち、ワード線ＣＧ１の電圧を最初ＶＶ１として書
込みの検証を行ない、その後ＶＶ２のワード線電圧とし
て消去の検証を行なう。検証によって、書込み又は消去
が終了するとデータ線電圧は０Ｖとなる。これらに必要
な回路構成及び動作は図１６及び図１７を用いて後述す
る。

【００７８】次の書込みと消去では、正電圧値ＶＥと負
電圧値ＶＰの連続パルスによるディスターブが加わる
が、その電圧は本来の書込み又は消去に必要な電圧差の
半分であり、しかもウエルはＳＯＩ構造或いは埋込み素
子分離領域によって少数のメモリセル毎に分離されてい
るため、ディスターブを受ける回数が少なく問題とはな
らない。以下、この動作を繰り返す。

【００７９】図１４は、第２の書換え動作例を示すタイ
ミングチャートである。図１３に示した第１の書換え動
作例との違いは、図１３では正と負の電圧を用いたのに
対して、正のみの電圧で構成したことである。すなわ
ち、消去したいメモリセルに接続するデータ線（図１４
の例では、データ線ｂ２）の第１の電圧値はＶｂＥであ
り、この図では０Ｖである。書込みたいメモリセルに接
続するデータ線（図１４の例では、データ線ｂ１）の第
２の電圧値はＶｂＰである。信号線ＳＤ，ＳＷ，ＳＳ，
ＣＳの内、信号線ＳＷの電圧のみは、データ線に第２の
電圧値ＶｂＰが印加されても信号線ＳＷで制御するトラ
ンジスタが完全にオンするような電圧値ＶＷＰとする。
他は０Ｖであり、制御されるトランジスタはオフしてい
る。書込み及び消去が終了するとデータ線は電圧値Ｖｂ
Ｉとなる。

【００８０】まず、ワード線ＣＧ１の電圧は電圧値ＶＷ
Ｉとする。この後、各データ線を上記の電圧値、信号線
ＳＤ，ＳＳ，ＣＳを０Ｖ、信号線ＳＷを電圧値ＶＷＰと
して、メモリセルに電圧を印加すると共に、ワード線Ｃ
Ｇ１の電圧を第３の電圧値ＶＥとする。消去したいメモ
リセルでは、コントロールゲートに第３の電圧値ＶＥ
が、ウエルに第１の電圧値ＶｂＥである０Ｖが印加され
るので消去動作が起こる。一方、書込みたいメモリセル
では、コントロールゲートが第３の電圧値ＶＥに対して
ウエルが第２の電圧値ＶｂＰであり、両者の電圧差が小
さければ小さなディスターブを受けるのみである。

【００８１】その後、ワード線ＣＧ１は第４の電圧値Ｖ
Ｐである０Ｖとなる。この時は、書込みたいメモリセル
では、コントロールゲートが０Ｖに対してウエルが第２
の電圧値ＶｂＰであり書込み動作が起こる。一方、消去
したいメモリセルでは、コントロールゲートが０Ｖに対
してウエルが第１の電圧値ＶｂＥであり、この図１４の
場合０Ｖであるが両者の電圧差が小さければ小さなディ
スターブを受けるのみである。

【００８２】検証の電圧関係及び電圧印加方法は、図１
３と同じである。検証の結果、書込み又は消去が終了し
たメモリセルは、次の書込み及び消去でのデータ線電圧
が電圧値ＶｂＩとなる。ワード線ＣＧ１の電圧が電圧値
ＶＷＩのときはメモリセルはほとんど影響を受けない
が、第３の電圧値ＶＥと第４の電圧値ＶＰの時は、これ
とデータ線電圧との電圧差分のディスターブを受ける。
しかし、図１３の関係と同じであり影響は小さい。

【００８３】図１５は、第３の書換え動作例を示すタイ
ミングチャートである。第３の書換え動作例では、図１
４に示した第２の書換え動作例と同様に正のみの電圧で
構成したのに加えて、さらに書込みと消去のステップが
進むと共に、ワード線とウエルとの電圧差を大きくして
いっている。すなわち、図１５に示したタイムチャート
では、図１４に対して、ワード線ＣＧ１がＶＥ１からＶ
Ｅ２，ＶＥ３，ＶＥ４と増加させ、データ線ｂ１の電圧
をＶｂＰ１からＶｂＰ２，ＶｂＰ３と増加させる。消去
及び書込みが終了したメモリセルに印加するデータ線ｂ
２，ｂｍの電圧もＶｂＩ１からＶｂＩ２，ＶｂＩ３，Ｖ
ｂＩ４と増加させる。このため、消去時にはＶＥ１−Ｖ
ｂＰ１，ＶＥ２−ＶｂＰ２という電圧がメモリセルのコ
ントロールゲートとウエル間に印加され、書込み時には
ＶｂＰ１−ＶＰ，ＶｂＰ２−ＶＰという電圧がメモリセ
ルのコントロールゲートとウエル間に印加される。消去
及び書込みが終了したメモリセルのコントロールゲート
とウエル間には、ＶＥ１−ＶｂＩ１，ＶＥ２−ＶｂＩ２
又はＶｂＩ１−ＶＰ，ＶｂＩ２−ＶＰという電圧が印加
される。これによって、書込み又は消去のしにくいメモ
リセルを高速に書込み又は消去したり、トンネル電流を
書込み及び消去に必要な最小の量で行なうことができ
る。他に、書込みと消去のステップが進むと共に書込み
と消去のパルス幅を長くしていって検証動作の回数を減
らすことも、或いは図１５と同様に電圧をステップが進
むと共に増加させて高速に書込み及び消去を行なうと共
に、パルス幅を長くしていって検証動作の回数を減らす
ことも可能である。

【００８４】ここで、図１６に、図１４で説明した第２
の書換え動作例に用いる回路構成の一例を示す。この回
路は、ラッチをデータ線毎に２組用意し、ビット毎に書
込みか消去かの情報を格納したレジスタＢＦの内容と検
証結果とを比較することで所定の書換え動作を実現する
ものである。尚、図１６には分かりやすくするために一
例としてワード線ＣＧ１，ＣＧ２の２本とデータ線ｂ
１，ｂ２の２本しか示していないが、図１と同様にｍ行
ｎ列のメモリセルであることは言うまでもない。

【００８５】図１６において、インバータＩ１１とＩ１
２で構成されたラッチにはメモリセルに対して、書込み
／消去を行なうか否かを記憶させる。インバータＩ１３
とＩ１４で構成されたラッチには書込みなのか消去なの
かを記憶させる。インバータＩ２１，Ｉ２２はインバー
タＩ１１，Ｉ１２に対応し、インバータＩ２３，Ｉ２４
はインバータＩ１３，Ｉ１４に対応する。レジスタＢＦ
には、上述のように目的のメモリセルに書込みと消去の
どちらを行なうのかの情報が蓄えられている。比較制御
回路ＥＤでは、入出力線ＩＯＴ，ＩＯＢからの検証読出
し内容とレジスタＢＦの内容とを比較し、一致したら、
それ以上書込み／消去が行なわれないように信号線ＥＮ
Ｔ，ＥＮＢを介してインバータＩ１１，Ｉ１２からなる
ラッチやインバータＩ１３，Ｉ１４からなるラッチを書
換える。また、インバータＩ１３，Ｉ１４からなるラッ
チとインバータＩ２３，Ｉ２４からなるラッチは、メモ
リセルの読出し時のアンプとしても用いる。

【００８６】参照符号ＶｂＩ，ＶＶ１，ＶＶ２はそれぞ
れ電圧値ＶｂＩ，ＶＶ１，ＶＶ２のプリチャージ用電源
であり、電源ＶｂＩからはノードＮ２が高レベルの時、
制御信号ＳＰＣに応じて、データ線ｂ１をこの電圧レベ
ルにプリチャージする。データ線ｂ１が電圧値ＶｂＩに
プリチャージされることは、書込み／検証が終了したこ
とを示している。電源ＶＶ１とＶＶ２は検証の時に用い
る。ノードＮ３が高レベルの時は消去したいメモリセル
であり、制御信号ＥＰＣによってデータ線ｂ１が電圧値
ＶＶ１にプリチャージされる。この時、ノードＮ４は低
レベルであるので、制御信号ＷＰＣが変化しても、デー
タ線ｂ１は電圧値ＶＶ２にプリチャージされない。一
方、ノードＮ４が高レベルの時は書込みたいメモリセル
であり、制御信号ＷＰＣによってデータ線ｂ１が電圧値
ＶＶ２にプリチャージされる。この時はノードＮ３は低
レベルであるので、制御信号ＥＰＣが変化しても、デー
タ線ｂ１は電圧値ＶＶ１にプリチャージされない。ま
た、Ｙ００，Ｙ０１は列選択信号であり、ＳＨはデータ
線とラッチ部分を接続するトランジスタＭ１７，Ｍ２７
の制御信号である。

【００８７】図１７のタイミングチャートを用いて図１
６の回路の動作を説明する。最初に、データロードの期
間ｔ１０において、レジスタＢＦからデータを各ラッチ
に転送する。ここでは、列選択信号Ｙ００が切り替わり
データ線ｂ１に対応するラッチに転送する場合のみを示
してあり、列選択信号Ｙ０１が切り替わりデータ線ｂ２
に対応するラッチに転送する場合は省略してある。所要
の個数のデータ線に対応するラッチにデータが転送され
る。以下の説明でも、転送の動作は列選択信号Ｙ００に
ついてしか示していないが、同様に列選択信号Ｙ０１に
ついても所要の個数の転送が行なわれる。データ転送の
結果、ノードＮ１は高レベル、ラッチの反対側のノード
Ｎ２は低レベルとなっている。Ｎ１の高レベルは書込み
／消去のモードであることを示す。また、ノードＮ３は
低レベル、ラッチの反対側のノードＮ４は高レベルとな
っている。ノードＮ４の高レベルは書込み用のデータ線
電圧が用意されていることを示す。

【００８８】期間ｔ１１において、書込み／消去が始ま
ると、まず、ワード線ＣＧ１の電圧が電圧値ＶＷＩのレ
ベルとなる。この電圧値ＶＷＩは書込みを行なうメモリ
セルに対しても、消去を行なうメモリセルに対しても半
選択状態となる電圧である。次に、データ線とラッチ部
分を接続する信号ＳＨと、ビット線に中間電位ＶｂＩを
給電するための信号ＳＰＣが切り替わる。また、メモリ
セルまわりでは、ソースとウエルをデータ線と接続する
ための信号ＳＷが切り替わる。今の状態では、書込み／
消去のモードであるノードＮ１が高レベルでノードＮ２
が低レベルであるので、トランジスタＭ１９はオフして
いる。よって、データ線ｂ１に電圧値ＶｂＩは給電され
ない。そのかわり、トランジスタＭ１５とＭ１６がオン
しているので、ノードＮ４の電圧（すなわち，第２の電
圧値ＶｂＰ）がノードＮ５を介してデータ線ｂ１に与え
られる。この状態で、ワード線ＣＧ１がまず第３の電圧
値ＶＥとなり、ついで第４の電圧値ＶＰ（＝０Ｖ）とな
り、図１４で説明したように書込み／消去の動作とな
り、この例では書込みが行なわれる。

【００８９】期間ｔ１２において、各信号ＳＨ，ＳＰ
Ｃ，ＷＰＣ，ＥＰＣ，ＳＤ，ＳＷ，ＳＳ，ＣＳ及びデー
タ線ｂ１，ワード線ＣＧ１は０Ｖとなる。尚、期間ｔ１
５，ｔ１７，ｔ２０，ｔ２２においても同様である。

【００９０】続いて、期間ｔ１３において検証に移る。
ここでは、今の書込み／消去動作で書込みが完了した場
合を示している。まず、書込みの検証のためのデータ線
プリチャージである。ノードＮ４が高レベルのためトラ
ンジスタＭ１Ｃがオンしているので、信号ＷＰＣが切り
替わると、データ線ｂ１は電圧ＶＣにプリチャージされ
る。ここで、信号ＳＤをＶＳＤの電位とすれば、メモリ
セルのドレインにはＶＳＤの電位から、トランジスタＭ
Ｄ１のしきい値電圧だけ低い電位が与えられる。ここ
で、信号ＳＳを切り替えてメモリセルのソース側のトラ
ンジスタＭＳ１をオンさせ、ワード線ＣＧ１の電位を図
示しない電源により電圧値ＶＶ１にすると、書き込まれ
たことによってメモリセルのしきい値電圧が低くなって
いれば、このワード線電圧ＶＶ１で電流が流れる。ここ
では、書込みが完了していたとすると、データ線ｂ１の
電荷が引き抜かれる。ここでは、データ線ｂ１の電位が
０Ｖに達したとする。

【００９１】ここで、期間ｔ１４において、信号ＳＨを
切り替えると、ノードＮ５，Ｎ４の電位が下がりラッチ
が切り替ってしまい、ノードＮ３が高レベルとなり、ノ
ードＮ４が低レベルとなる。ここで、列選択信号線Ｙ０
０が高レベルとなり、レジスタＢＦへこの情報を転送す
る。比較制御回路ＥＤではレジスタＢＦの中の最初の情
報と、新たな情報とを比較する。

【００９２】再び列選択信号線Ｙ００が高レベルとなっ
た期間ｔ１６における比較転送動作時に、この結果が同
じならばノードＮ１とＮ２の電圧は前回と同じとする
が、同じでない場合、すなわちこの図１７の例のように
書込み／消去が終了した場合には、反転させてノードＮ
１を低レベルにノードＮ２を高レベルにする。これによ
って、トランジスタＭ１５とＭ１６はオフし、トランジ
スタＭ１９はオンする。また、ノードＮ３とＮ４にはレ
ジスタＢＦ中の最初の情報に対応した電圧、すなわち、
ノードＮ３に低レベル、ノードＮ４に高レベルを与え
る。

【００９３】次いで、期間ｔ１８において消去の検証に
移る。ここでは、まず、信号ＥＰＣが切り替わりトラン
ジスタＭ１０がオンするが、もともと書込みを行ないた
いメモリセルであり、ノードＮ３は低レベルであるので
トランジスタＭ１Ａはオフしている。よって、データ線
ｂ１はプリチャージされない。また、トランジスタＭ１
５，Ｍ１６もオフしている。従って、信号ＳＨが切り替
わりトランジスタＭ１７がオンし、ワード線ＣＧ１の電
圧が消去検証用に電圧値ＶＶ２となっても、メモリセル
のソースもドレインも０Ｖなのでメモリセルには電流は
流れない。ラッチの内容も変化しない。

【００９４】次に、期間ｔ１９において、列選択信号線
Ｙ００が高レベルとなり、レジスタＢＦにデータを転送
する。比較制御回路ＥＤでレジスタＢＦ中のデータと比
較するが、変化していないので、次の期間ｔ２１におけ
る比較結果転送では、ノードＮ１〜Ｎ４の電圧関係は変
わらないようにする。この時、他のデータ線のノードＮ
１，Ｎ２に相当するノードにおいて、全てのノードＮ１
に相当するノードが低レベル、すなわち全てのメモリセ
ルにおいて書込み／消去が終了していた場合には、書換
え動作を終了する。

【００９５】図１７では、他にまだ書込み／消去が終了
していないメモリセルがあった場合を示している。期間
ｔ２３において、信号ＳＨとＳＰＣが高レベルとなる
が、トランジスタＭ１５とＭ１６がオフしているので、
ノードＮ４からの給電は起こらない。しかし、ノードＮ
２が高レベルであり、トランジスタＭ１９がオンしてい
るので、データ線ｂ１は電圧値ＶｂＩのレベルとなる。
図１４で説明したように、このデータ線電圧では、メモ
リセルはディスターブは受けるが書込み／消去は起こら
ない。このようにして、図１６の回路を用いれば、図１
７のような動作で、図１４で説明した第２の書換え動作
を実現できる。

【００９６】尚、図１６の回路を、図１３で説明した正
負の電圧を用いる第１の書換え動作例に適用する場合に
は、デバイス構造をＳＯＩ構造とすると共に、図１６の
回路においてラッチの０Ｖ電圧を負電圧になるように電
源を変更すれば良く、図１５で説明したデータ線及びワ
ード線電圧をステップが進むにつれて増加する第３の書
換え動作例に適用する場合には、図１６の回路において
ラッチの正電圧を与える電源及びワード線ドライバ（不
図示）の電源を変更すれば良い。

【００９７】ここで図１８を用いて、第１〜第３の書換
え動作例の効果を説明する。図１８において、（ａ−
１）〜（ａ−５）は従来の書換え前から書込み動作終了
までのメモリセル（以下、単にセルと称する）Ａ〜Ｅの
しきい値電圧の状態の変化を示す説明図であり、（ｂ−
１）から（ｂ−３）は本発明に係る第１〜第３の書換え
動作例による書換え前から書込み動作終了までのセルＡ
〜Ｅのしきい値電圧の状態の変化を示す説明図である。

【００９８】図１８の（ａ−１）及び（ｂ−１）に示し
たように、書換え前の不揮発性半導体記憶装置、すなわ
ちフラッシュメモリにおいて、セルＡとセルＤが高いし
きい値電圧を持ち、セルＢとセルＣとセルＥが低いしき
い値電圧を持っていたとする。これを、セルＡとセルＣ
とセルＥは高いしきい値電圧であり、セルＢとセルＤは
低いしきい値電圧となるように書き替えるとする。

【００９９】従来の動作では、まず、（ａ−２）に示し
た消去動作を行ない、（ａ−３）に示したようにしきい
値電圧の高い状態に揃える。その後、（ａ−４）に示す
ようにセルＢとセルＤに書込みを行ない、（ａ−５）に
示した低いしきい値電圧の状態としていた。このよう
に、従来は書換えのステップが多く、また、この図の
（ａ−２）におけるセルＢのようにしきい値電圧が書換
えで変わらないものまで一旦消去状態としていたので、
いたずらにメモリセルにストレスを加えていた。さらに
従来は、図９で説明したように、消去側の検証が比較的
大きな単位であるためばらつきも大きかった。

【０１００】一方、本実施例の書換え動作によれば、図
１３〜図１７で説明したように、書換えるセルＣ，Ｄ，
Ｅに対して書込み／消去を同時に行なう。このため、図
１８の（ｂ−１）〜（ｂ−３）に示したように従来より
も少ないステップで書換えを行なうことができる。ま
た、書換えないセルＢに不必要なストレスを書けること
もなく、しかも消去側もビット毎に検証を行なうのでし
きい値電圧のばらつきが小さいという効果がある。

【０１０１】以上、本発明の好適な実施例について説明
したが、本発明は前記各実施例に限定されることなく、
本発明の精神を逸脱しない範囲内において種々の設計変
更をなし得ることは勿論である。

【０１０２】

【発明の効果】前述した実施例から明らかなように、本
発明に係る不揮発性半導体記憶装置によれば、ウエルを
データ線毎に分離し、ソースとデータ線との間にスイッ
チングトランジスタを設け、ソースとウエルとをこの選
択スイッチのメモリセル側で接続し、ビット毎にウエル
電圧を設定するように構成したことにより、消去側も書
込み側と同様にビット毎の検証ができる。このため、メ
モリセルのしきい値電圧のばらつきを狭帯化でき、書換
えでの移動電荷量を小さくできる。

【０１０３】また、本発明に係る不揮発性半導体記憶装
置の駆動方法によれば、各メモリセルの消去に必要な最
低の電圧で消去ができるため信頼性が向上し、消去時の
ディスターブも小さくできる。

【０１０４】さらに、本発明に係る不揮発性半導体記憶
装置の駆動方法によれば、書込み／消去を一度に行なう
こともできるので、書換えのステップを簡単にできる。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の第１の
実施例を示す要部回路図。

【図２】図１に示した不揮発性半導体記憶装置の消去動
作の一例を示すタイミングチャート。

【図３】図１に示した不揮発性半導体記憶装置の消去動
作の別の例を示すタイミングチャート。

【図４】図１に示した不揮発性半導体記憶装置の消去動
作のまた別の例を示すタイミングチャート。

【図５】本発明に係る不揮発性半導体装置の第２の実施
例を示す平面図。

【図６】図５中にＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−
Ｃ’線に示した部分の各断面図。

【図７】本発明に係る不揮発性半導体装置の第３の実施
例を示す平面図。

【図８】図７中にＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−
Ｃ’線に示した部分の各断面図。

【図９】本発明に係る不揮発性半導体記憶装置と従来例
とのしきい値電圧のばらつきを示す説明図。

【図１０】本発明に係る不揮発性半導体記憶装置と従来
例との消去時のトンネル電流の大きさの違いを示す説明
図。

【図１１】本発明に係る不揮発性半導体記憶装置と従来
例との消去時のディスターブの影響の違いを示す説明
図。

【図１２】図１の回路における書込み及び消去の検証を
行なうために接続する制御回路例を示す要部回路図。

【図１３】本発明に係る不揮発性半導体記憶装置の書込
み／消去を同時に行なうための第１の書換え動作例を示
すタイミングチャート。

【図１４】本発明に係る不揮発性半導体記憶装置の書込
み／消去を同時に行なうための第２の書換え動作例を示
すタイミングチャート。

【図１５】本発明に係る不揮発性半導体記憶装置の書込
み／消去を同時に行なうための第３の書換え動作例を示
すタイミングチャート。

【図１６】図１４に示した第２の書換え動作例に用いる
回路例を示す要部回路図。

【図１７】図１６に示した回路の動作例を示すタイミン
グチャート。

【図１８】本発明に係る不揮発性半導体記憶装置の書込
み／消去を同時に行なう駆動方法と、従来の駆動方法に
よる書換え動作例の効果を説明する図。

【符号の説明】

ｂ１，ｂ２，ｂｍ…データ線、 ＣＧ１，ＣＧ２，ＣＧｎ…ワード線（コントロールゲー
ト）、 ＦＧ…フローティングゲート、 ＣＢ１，ＣＢ２…接続部、 Ｓ１，Ｓ２…ソース、 Ｄ１，Ｄ２…ドレイン、 ＣＳ…共通ソース線、 ＳＳ…ソース選択信号線、 ＳＷ…ウエル選択信号線、 ＳＤ…ドレイン選択信号線、 ＩＫ…絶縁性基板、 Ｉ…埋め込み素子分離領域、 ＳＲ１，ＳＲ２…絶縁性基板上の分離されたウエル。

Claims (18)

【特許請求の範囲】
1. 【請求項１】ソースとドレインとフローティングゲート
   とコントロールゲートを有するメモリセルトランジスタ
   の該フローティングゲート中の電荷の量で情報を記憶す
   る不揮発性半導体記憶装置において、 複数のメモリセルトランジスタのソースを接続する第１
   の拡散層と、 複数のメモリセルトランジスタのドレインを接続する第
   ２の拡散層と、 第１の拡散層を第１の配線層と接続するスイッチング素
   子としてのエンハンストメント形の第１のＭＯＳトラン
   ジスタと、 該第１のＭＯＳトランジスタのゲート端子にゲート端子
   が接続されたデプレッション形のスイッチング素子とし
   ての第２のＭＯＳトランジスタと、 該第２のＭＯＳトランジスタと直列に接続されると共に
   第１の配線層と第２の拡散層とを接続するエンハンスト
   メント形のスイッチング素子としての第３のＭＯＳトラ
   ンジスタと、 第１の拡散層と共通ソース線とを接続するエンハンスト
   メント形のスイッチング素子としての第４のＭＯＳトラ
   ンジスタと、 第１の拡散層と接続された前記複数のメモリセルトラン
   ジスタのウエルと、からなる構成を１組とした複数の組
   を備えると共に、 各組のウエル同士が電気的に分離されていることを特徴
   とする不揮発性半導体記憶装置。
2. 【請求項２】ソースとドレインとフローティングゲート
   とコントロールゲートを有するメモリセルトランジスタ
   の該フローティングゲート中の電荷の量で情報を記憶す
   る不揮発性半導体記憶装置において、 複数のメモリセルトランジスタのソースを接続する第１
   の拡散層と、 複数のメモリセルトランジスタのドレインを接続する第
   ２の拡散層と、 第１の拡散層を第１の配線層と接続するスイッチング素
   子としてのエンハンストメント形の第１のＭＯＳトラン
   ジスタと、 該第１のＭＯＳトランジスタのゲート端子にゲート端子
   が接続されたデプレッション形のスイッチング素子とし
   ての第２のＭＯＳトランジスタと、 該第２のＭＯＳトランジスタと直列に接続されると共に
   第１の配線層と第２の拡散層とを接続するエンハンスト
   メント形のスイッチング素子としての第３のＭＯＳトラ
   ンジスタと、 第１の拡散層と共通ソース線とを接続するエンハンスト
   メント形のスイッチング素子としての第４のＭＯＳトラ
   ンジスタと、 からなる構成を絶縁膜上の１つの半導体層領域に１組と
   して形成される複数の組を備え、かつ、 各組の第１の拡散層と各半導体層領域とはそれぞれ導電
   性材料から成る接続部で接続されると共に、各半導体層
   領域が互いに電気的に絶縁分離されていることを特徴と
   する不揮発性半導体記憶装置。
3. 【請求項３】ソースとドレインとフローティングゲート
   とコントロールゲートを有するメモリセルトランジスタ
   の該フローティングゲート中の電荷の量で情報を記憶す
   る不揮発性半導体記憶装置において、 複数のメモリセルトランジスタのソースを接続する第１
   の拡散層と、 複数のメモリセルトランジスタのドレインを接続する第
   ２の拡散層と、 第１の拡散層を第１の配線層と接続するスイッチング素
   子としてのエンハンストメント形の第１のＭＯＳトラン
   ジスタと、 該第１のＭＯＳトランジスタのゲート端子にゲート端子
   が接続されたデプレッション形のスイッチング素子とし
   ての第２のＭＯＳトランジスタと、 該第２のＭＯＳトランジスタと直列に接続されると共に
   第１の配線層と第２の拡散層とを接続するエンハンスト
   メント形のスイッチング素子としての第３のＭＯＳトラ
   ンジスタと、 第１の拡散層と共通ソース線とを接続するエンハンスト
   メント形のスイッチング素子としての第４のＭＯＳトラ
   ンジスタと、からなる構成を１組とした複数の組を備
   え、 各組は半導体基板に形成された各ウエルにそれぞれ設け
   られると共に、各組の第１の拡散層とウエルとはそれぞ
   れ導電性材料から成る接続部で接続され、かつ、各ウエ
   ルが半導体基板上に形成された溝により互いに分離され
   ると共に溝を電気的に絶縁分離する物質で埋め込まれて
   いることを特徴とする不揮発性半導体記憶装置。
4. 【請求項４】前記導電性材料から成る接続部は、第１の
   拡散層と半導体層領域との界面に形成された溝に導電性
   材料を埋め込んだ領域である請求項２記載の不揮発性半
   導体記憶装置。
5. 【請求項５】前記導電性材料から成る接続部は、第１の
   拡散層とウエルとの界面に形成された溝に導電性材料を
   埋め込んだ領域である請求項３記載の不揮発性半導体記
   憶装置。
6. 【請求項６】前記導電性材料は、遷移金属元素単体、該
   遷移金属元素単体の窒化物、該遷移金属元素単体のケイ
   化物、窒化アルミニウム、コバルトケイ化物、チタンタ
   ングステン合金のいずれかである請求項４または請求項
   ５に記載の不揮発性半導体記憶装置。
7. 【請求項７】前記導電性材料から成る接続部は、金属ま
   たはアモルファスシリコンで形成した配線層からなる領
   域である請求項２または請求項３に記載の不揮発性半導
   体記憶装置。
8. 【請求項８】前記共通ソース線は拡散層または配線層か
   らなる請求項１〜７のいずれか１項に記載の不揮発性半
   導体記憶装置。
9. 【請求項９】請求項１〜８のいずれか１項に記載の不揮
   発性半導体記憶装置の駆動方法であって、メモリセルト
   ランジスタに情報を記憶させるのに、 前記第１のＭＯＳトランジスタをオンさせて前記第１の
   配線層から前記第２の拡散層を介して前記半導体層領域
   又はウエルに電圧を印加して、該電圧とコントロールゲ
   ートの電圧との差によりフローティングゲートに電子を
   注入又は放出して行なうことを特徴とする不揮発性半導
   体記憶装置の駆動方法。
10. 【請求項１０】請求項１〜８のいずれか１項に記載の不
    揮発性半導体記憶装置を駆動する方法であって、 前記第１のＭＯＳトランジスタをオンさせて第１のパル
    ス電圧を前記第１の配線層を介して前記半導体層領域又
    はウエルに印加し、第１のパルス電圧と時間的に重なり
    あう第２のパルス電圧をコントロールゲートに印加して
    第の１パルス電圧と第２のパルス電圧との電圧差により
    フローティングゲートへの電子の注入又は放出を行なう
    パルス電圧印加ステップと、 その後、第１のＭＯＳトランジスタをオフにした後、前
    記第３と第４のＭＯＳトランジスタをオンさせると共
    に、前記コントロールゲートに電圧を印加してメモリセ
    ルトランジスタのしきい値電圧を、このときメモリセル
    トランジスタに流れる電流値によって検知する電流値検
    知ステップとからなり、 前記パルス電圧印加ステップと前記電流値検知ステップ
    とを、所定のしきい値電圧を得るまで交互に繰り返し行
    なってメモリセルトランジスタに情報を記憶させること
    を特徴とする不揮発性半導体記憶装置の駆動方法。
11. 【請求項１１】前記メモリセルトランジスタの電流値検
    知ステップにおいて所定のしきい値電圧となったメモリ
    セルトランジスタに対しては、次のパルス電圧印加ステ
    ップにおける前記第１の配線層を介して印加する第１の
    パルス電圧を、前回の第１のパルス電圧と第２のパルス
    電圧との電圧差よりも小さくなるように印加し、 所定のしきい値電圧になっていないメモリセルトランジ
    スタに対しては、次のパルス電圧印加ステップにおける
    前記第１の配線層を介して印加する第１のパルス電圧
    を、前回の第１のパルス電圧と第２のパルス電圧との電
    圧差が同じになるように印加する請求項１０記載の不揮
    発性半導体記憶装置の駆動方法。
12. 【請求項１２】請求項１１記載の不揮発性半導体記憶装
    置の駆動方法における前記パルス電圧印加ステップと前
    記電流値検知ステップとの繰り返しが進むと、所定のし
    きい値電圧が得られていないメモリセルトランジスタに
    対して、前記パルス電圧印加ステップにおける前記コン
    トロールゲートに印加する第２のパルス電圧を、前記電
    圧差が少なくとも１回は大きくなるように印加する不揮
    発性半導体記憶装置の駆動方法。
13. 【請求項１３】請求項１１記載の不揮発性半導体記憶装
    置の駆動方法における前記パルス電圧印加ステップと前
    記電流値検知ステップとの繰り返しが進むと、所定のし
    きい値電圧が得られていないメモリセルトランジスタに
    対して、前記パルス電圧印加ステップにおける前記第１
    のパルス電圧と第２のパルス電圧のパルス幅を、少なく
    とも１回は長くするように印加する不揮発性半導体記憶
    装置の駆動方法。
14. 【請求項１４】請求項１１記載の不揮発性半導体記憶装
    置の駆動方法における前記パルス電圧印加ステップと前
    記電流値検知ステップとの繰り返しが進むと、所定のし
    きい値電圧が得られていないメモリセルトランジスタに
    対して、前記パルス電圧印加ステップにおける、前記コ
    ントロールゲートに印加する第２のパルス電圧を少なく
    とも１回は前記電圧差が大きくなるように印加すると共
    に、前記第１のパルス電圧と第２のパルス電圧のパルス
    幅を少なくとも１回は長くするように印加する不揮発性
    半導体記憶装置の駆動方法。
15. 【請求項１５】請求項１〜８のいずれか１項に記載の不
    揮発性半導体記憶装置の駆動方法であって、 前記第１のＭＯＳトランジスタをオンさせて前記第１の
    配線層から前記半導体層領域又はウエルに、メモリセル
    トランジスタに記憶させたい２値情報に応じた第１の電
    圧値と第２の電圧値とを選択的に与える手段を有し、 前記第１の配線層の第１の電圧値に対しては前記半導体
    層領域又はウエルからフローティングゲートへ第１の電
    流密度での電子の注入が生じ、前記第１の配線層の第２
    の電圧値に対してはフローティングゲートから前記半導
    体層領域又はウエルへ第３の電流密度での電子の放出が
    生じる電圧差を与える第３の電圧値の第１のパルスと、 前記第１の配線層の第１の電圧値に対しては前記半導体
    層領域又はウエルからフローティングゲートへの第１の
    電流密度よりも小さい第２の電流密度で電子の注入が生
    じ、前記第１の配線層の第２の電圧値に対してはフロー
    ティングゲートから前記半導体層領域又はウエルへ第３
    の電流密度よりも小さい第４の電流密度での電子の放出
    が生じる電圧差を与える第４の電圧値の第２のパルス
    と、を連続してコントロールゲートに印加する連続パル
    ス印加ステップと、 第１のＭＯＳトランジスタをオフした後、前記第３のＭ
    ＯＳトランジスタと第４のＭＯＳトランジスタをオンす
    ると共に、前記コントロールゲートに電圧を印加してメ
    モリセルトランジスタのしきい値電圧を、このときメモ
    リセルトランジスタに流れる電流値によって検知する電
    流値検知ステップとからなり、 前記連続パルス印加ステップと前記電流値検知ステップ
    とを、所定のしきい値電圧を得るまで交互に繰り返し行
    なってメモリセルトランジスタに情報を記憶させること
    を特徴とする不揮発性半導体記憶装置の駆動方法。
16. 【請求項１６】請求項１５記載の不揮発性半導体記憶装
    置の駆動方法における前記連続パルス印加ステップと前
    記電流値検知ステップとの繰り返しが進むと、所定のし
    きい値電圧が得られていないメモリセルトランジスタに
    対して、前記連続パルス印加ステップにおける、前記各
    電圧差を少なくとも１回は大きくするように駆動する不
    揮発性半導体記憶装置の駆動方法。
17. 【請求項１７】請求項１５記載の不揮発性半導体記憶装
    置の駆動方法における前記連続パルス印加ステップと前
    記電流値検知ステップとの繰り返しが進むと、所定のし
    きい値電圧が得られていないメモリセルトランジスタに
    対して、前記連続パルス印加ステップにおける、前記第
    １と第２のパルスのパルス幅を少なくとも１回は長くな
    るように駆動する不揮発性半導体記憶装置の駆動方法。
18. 【請求項１８】請求項１５記載の不揮発性半導体記憶装
    置の駆動方法における前記連続パルス印加ステップと前
    記電流値検知ステップとの繰り返しが進むと、所定のし
    きい値電圧が得られていないメモリセルトランジスタに
    対して、前記各電圧差を少なくとも１回は大きくすると
    共に、前記第１と第２のパルスのパルス幅を少なくとも
    １回は長くなるように駆動する不揮発性半導体記憶装置
    の駆動方法。