JPH0951094A - 半導体素子とその製造方法およびコンタクトホールの作製方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ゲート電極とコンタクトホール内に埋め込ま
れる導電体との間で必要な耐圧が得られる、半導体素子
とその製造方法、およびコンタクトホールの作製方法が
望まれている。 【解決手段】 半導体基板２０上に、ゲート導電体２２
ａ、２３ａとこれの上に形成された第一の絶縁膜２４ａ
とを有するゲート２６が設けられ、ゲート２６の両側に
サイドウォールスペーサ２８が設けられてなる半導体素
子である。ゲート２６が、第一の絶縁膜２４ａとエッチ
ングレートの異なる絶縁材からなる第二の絶縁膜２５ａ
を第一の絶縁膜２４ａ上に備えている。ゲート２６およ
びサイドウォールスペーサ２８を覆って半導体基板２０
上に、第二の絶縁膜２５ａとエッチングレートの異なる
絶縁材からなる絶縁層３０を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子のうち
特にＭＯＳトランジスタに係り、詳しくはそのゲート側
方にセルフアライン技術によってコンタクトホールを形
成する半導体素子とその製造方法、およびコンタクトホ
ールの作製方法に関する。

【０００２】

【従来の技術】メモリ素子においては、その高集積化に
よるチップコスト削減に向けてこれまで様々な技術が開
発されている。このような高集積化のための技術として
は、例えばメモリセル技術が知られている。このメモリ
セル技術の中で多く用いられている技術としては、マス
ク合わせのときに位置合わせ精度を必要としないセルフ
アライン技術があり、このセルフアライン技術は、メモ
リセルのゲート作製や、コンタクトホールの作製に用い
られている。

【０００３】ところで、このセルフアライン技術により
ゲート間にコンタクトホールを形成する場合には、ゲー
ト電極とコンタクトホール内に埋め込まれる導電体との
間でショートが起きないように、これらの間にある厚さ
以上の絶縁膜を形成する必要がある。図５はこのような
ゲート電極とコンタクトホール内との間に絶縁膜を形成
した半導体素子の一例を示す図であり、図５中符号１は
半導体基板である。この半導体基板１上にはゲート酸化
膜２が形成され、ゲート酸化膜２上にはゲート電極３、
３が形成されている。ゲート電極３は、ゲート絶縁膜２
上に形成されたポリシリコン膜４と、これの上に形成さ
れたＷＳｉ₂ 膜５とからなるポリサイド構造のものであ
る。

【０００４】そして、このゲート電極３の上にはオフセ
ット酸化膜６が形成されており、このオフセット酸化膜
６と前記ゲート電極３とからゲート７が形成されてい
る。また、このゲート７の両側部にはそれぞれサイドウ
ォールスペーサ８が形成されている。すなわち、これら
オフセット酸化膜６とサイドウォールスペーサ８とが、
前述した、ゲート電極３とコンタクトホール（図示略）
内に埋め込まれる導電体との間でショートが起きないよ
うにするための、絶縁膜として機能するものなのであ
る。また、前記ゲート酸化膜２上には、ゲート７とサイ
ドウォールスペーサ８とを覆ってＳｉＯ₂ からなる保護
膜９が形成されており、この保護膜９上には絶縁層１０
が形成されている。

【０００５】このような半導体素子に、セルフアライン
技術によってそのゲート７、７間にコンタクトホールを
形成するには、前記絶縁層１０上にレジスト層１１を形
成し、公知の露光・現像技術によってゲート７、７間の
所定位置に対応して開口部１２を形成する。ここで、開
口部１２は、セルフアライン技術によってコンタクトホ
ールを形成することから、ゲート７、７の直上にまでか
かった状態で形成される。そして、このようなパターン
のレジスト層１１をマスクとしてエッチングを行い、開
口部１２の直下の絶縁層１０をエッチング除去すること
により、図６に示すようにゲート７、７間にコンタクト
ホール１３を形成する。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うなコンタクホール１３の形成法では、そのエッチング
の際、オフセット酸化膜６およびサイドウォールスペー
サ８の一部がエッチングされ、エッチングされた箇所の
厚さが形成時に比べて薄くなってしまう。そして、特に
オフセット酸化膜６が薄くなってしまうと、ゲート電極
３とコンタクトホール１３内に埋め込まれる導電体（図
示略）との間で必要な耐圧が得られなくなるおそれがあ
る。

【０００７】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、ゲート電極とコンタクト
ホール内に埋め込まれる導電体との間で必要な耐圧が得
られるようにした、半導体素子とその製造方法、および
コンタクトホールの作製方法を提供することにある。

【０００８】

【課題を解決するための手段】本発明の半導体素子で
は、半導体基板上に、ゲート導電体とこれの上に形成さ
れた第一の絶縁膜とを有するゲートが設けられ、該ゲー
トの両側にサイドウォールスペーサが設けられてなり、
前記ゲートが、前記第一の絶縁膜とエッチングレートの
異なる絶縁材からなる第二の絶縁膜を前記第一の絶縁膜
上に備えて形成され、該ゲートおよび前記サイドウォー
ルスペーサを覆って前記半導体基板上に、前記第二の絶
縁膜とエッチングレートの異なる絶縁材からなる絶縁層
が設けられたことを前記課題の解決手段とした。

【０００９】本発明の半導体素子の製造方法では、半導
体基板の上に、ゲート酸化膜とゲート導電体層とをこの
順に形成する工程と、前記ゲート導電体層の上に第一の
絶縁層を形成する工程と、前記第一の絶縁層の上に、該
第一の絶縁層とエッチングレートの異なる絶縁材からな
る第二の絶縁層を形成する工程と、前記ゲート導電体
層、第一の絶縁層、第二の絶縁層をパターニングしてゲ
ートを形成する工程と、前記ゲートを覆って前記半導体
基板上にサイドウォール絶縁層を形成する工程と、該サ
イドウォール絶縁層をエッチングしてサイドウォールス
ペーサを形成する工程と、前記ゲートおよびサイドウォ
ールスペーサを覆って前記半導体基板上に、前記第二の
絶縁層とエッチングレートの異なる絶縁材からなる絶縁
層を形成する工程とを備えてなることを前記課題の解決
手段とした。

【００１０】本発明のコンタクトホールの作製方法で
は、半導体基板の上に、ゲート酸化膜とゲート導電体層
とをこの順に形成する工程と、前記ゲート導電体層の上
に第一の絶縁層を形成する工程と、前記第一の絶縁層の
上に、該第一の絶縁層とエッチングレートの異なる絶縁
材からなる第二の絶縁層を形成する工程と、前記ゲート
導電体層、第一の絶縁層、第二の絶縁層をパターニング
してゲートを形成する工程と、前記ゲートを覆って前記
半導体基板上にサイドウォール絶縁層を形成する工程
と、該サイドウォール絶縁層をエッチングしてサイドウ
ォールスペーサを形成する工程と、前記ゲートおよびサ
イドウォールスペーサを覆って前記半導体基板上に、前
記第二の絶縁層とエッチングレートの異なる絶縁材から
なる絶縁層を形成する工程と、前記絶縁層上に、前記ゲ
ートの側方の所定位置に開口部を有したレジストパター
ンを形成する工程と、前記第二の絶縁層に対して選択比
の採れるエッチング材により、前記レジストパターンを
マスクとして前記絶縁層をエッチングし、前記半導体基
板に通じるコンタクトホールを形成する工程とを備えて
なることを前記課題の解決手段とした。

【００１１】本発明の半導体素子によれば、ゲートが、
ゲート導電体とこれの上に形成された第一の絶縁膜と、
この第一の絶縁膜とエッチングレートの異なる絶縁材か
らなる第二の絶縁膜とから形成されたものである。した
がって、この半導体素子のゲートの側方に、セルフアラ
イン技術によってコンタクホールを形成しようとした場
合、前記第二の絶縁膜に対して選択比のとれるエッチン
グ材を用いて絶縁層をエッチングすれば、該第二の絶縁
膜がエッチングストッパとして機能し、これによりゲー
ト導電体の上に形成された第一の絶縁膜がエッチングさ
れることが防止される。

【００１２】本発明の半導体素子の製造方法によれば、
ゲート導電体層の上に第一の絶縁層を形成し、この第一
の絶縁層の上に、該第一の絶縁層とエッチングレートの
異なる絶縁材からなる第二の絶縁層を形成し、これらゲ
ート導電体層、第一の絶縁層、第二の絶縁層をパターニ
ングしてゲートを形成するので、得られる半導体素子の
ゲート構造が前記半導体素子と同じ構造となる。

【００１３】本発明のコンタクトホールの作製方法によ
れば、前記半導体素子のゲート構造を形成した後、第二
の絶縁層に対して選択比のとれるエッチング材を用いて
絶縁層をエッチングするので、該第二の絶縁層がエッチ
ングストッパとして機能し、これによりゲート導電体層
の上に形成された第一の絶縁層がエッチングされること
が防止される。

【００１４】

【発明の実施の形態】以下、本発明を、半導体素子への
コンタクトホールの作製方法に基づいて詳しく説明す
る。図１（ａ）〜（ｃ）、図２（ａ）、（ｂ）は、本発
明における請求項５記載のコンタクトホールの作製方法
の一実施形態例を説明するための図であり、特にセルフ
アライン技術により、ゲート間にコンタクトホールを作
製する例を説明するための図である。

【００１５】この実施形態例では、まず、図１（ａ）に
示すようにシリコン基板（半導体基板）２０上に、熱酸
化法等によってゲート酸化膜２１を９ｎｍ程度の厚さに
形成し、続いてその上にＣＶＤ法等によってポリシリコ
ン層２２を１００ｎｍ程度の厚さに形成し、さらに形成
したポリシリコン層２２に対してドーピング処理を施
す。次に、ポリシリコン層２２の上にＣＶＤ法等によっ
てＷＳｉ₂ 層２３を厚さ１００ｎｍ程度に形成し、これ
によって該ＷＳｉ₂ 層２３と前記のドーピング処理を施
したポリシリコン層２２とにより、本発明におけるゲー
ト導電体層を形成する。

【００１６】次いで、ＷＳｉ₂ 層２３の上に、ＣＶＤ法
等によってＳｉＯ₂ からなる第一の絶縁層２４を厚さ２
００ｎｍ程度に形成し、続いてこの第一の絶縁層２４の
上に、プラズマＣＶＤ法等によってＳｉＮからなる第二
の絶縁層２５を厚さ５０ｎｍ程度に形成する。次いで、
この第二の絶縁層２５の上に所定パターンのレジスト層
（図示略）を形成し、これをマスクとしてエッチングを
行うことにより、第二の絶縁層２５、第一の絶縁層２４
の所定部分を除去してゲートとなる部分のみを残す。続
いて、ＷＳｉ₂ 層２３、ポリシリコン層２２をエッチン
グし、図１（ｂ）に示すようにポリシリコン膜２２ａ、
ＷＳｉ₂ 膜２３ａ、第一の絶縁膜２４ａ、第二の絶縁膜
２５ａからなるゲート２６を得る。なお、ＷＳｉ₂ 層２
３とポリシリコン層２２とのエッチングにあたっては、
第二の絶縁層２５と第一の絶縁層２４とのエッチングの
際にマスクとして用いたレジスト層を引き続きマスクと
してもよく、また、このレジスト層を除去した後、第二
の絶縁膜２５ａ、第一の絶縁膜２４ａをマスクとし、特
に第二の絶縁膜２５ａであるＳｉＮに対して選択比の採
れるエッチング材を用いてエッチングを行うようにして
もよい。

【００１７】次いで、Ａｓをイオン注入してＬＤＤ領域
（図示略）を形成し、続いて、前記ゲート２６を覆って
シリコン基板２０上に、ＣＶＤ法等によって図１（ｃ）
に示すようにＳｉＯ₂ からなるサイドウォール絶縁層２
７を形成する。このとき、該サイドウォール絶縁層２７
の厚さを調節することにより、ゲート２６の側面に堆積
される厚さを変え、これにより得られるサイドウォール
スペーサが所望する厚さとなるようにする。

【００１８】次いで、このサイドウォール絶縁層２７を
全面エッチングし、図２（ａ）に示すようにサイドウォ
ールスペーサ２８をゲート２６の両側面上に形成する。
ここで、サイドウォール絶縁層２７のエッチングにあた
っては、第二の絶縁膜２５ａであるＳｉＮに対して選択
比の採れるエッチング材を用いて行うことにより、ゲー
ト２６の上部に配置されている第二の絶縁膜２５ａを削
ることなくエッチングすることができる。

【００１９】次いで、ゲート２６およびサイドウォール
スペーサ２８を覆ってシリコン基板２０上に、ＣＶＤ法
等によってＳｉＯ₂ からなる保護膜２９を厚さ１０ｎｍ
程度に形成する。続いて、Ａｓをシリコン基板２０の表
層部に注入し、ソース、ドレイン（共に図示略）を形成
する。なお、先に保護膜２９を形成していることから、
このＡｓ注入によってシリコン基板２０に欠陥が形成さ
れることが防止されている。次いで、保護膜２９上に、
ＣＶＤ法等によってＳｉＯ₂ からなる層間絶縁膜（絶縁
層）３０を厚さ５０ｎｍ程度に形成し、続いて該層間絶
縁膜３０の膜質を向上するためアニール処理を施し、本
発明における請求項１に記載した半導体素子３１を得
る。なお、ここで得られた半導体素子３１は、ＭＯＳト
ランジスタとなる。

【００２０】次いで、前記層間絶縁膜３０上に、図２
（ｂ）に示すようにゲート２６、２６間に開口部３２を
有したレジストパターン３３を公知のフォトレジスト法
によって形成する。その後、第二の絶縁膜２５ａである
ＳｉＮに対して選択比の採れる条件、例えばマグネトロ
ンエッチャーを用い、エッチングガスとしてＣ₄ Ｆ₈ を
８〔sccm〕、ＣＯを６０〔sccm〕、Ａｒを２００〔scc
m〕として用い、圧力を５．３Ｐａ、ＲＦパワーを１６
００Ｗ、サセプタ温度を２０℃とする条件により、レジ
ストパターン３３をマスクとしてＳｉＯ₂ からなる層間
絶縁膜３０の、前記レジストパターン３３の開口部３２
の直下をエッチングし、図２（ｂ）に示すようにシリコ
ン基板２０に通じるコンタクトホール３４を形成する。
このようなエッチングによってコンタクトホール３４を
形成すると、ゲート２６は、その最上部に配置されたＳ
ｉＮからなる第二の絶縁膜２５ａがエッチングストッパ
として機能し、これによりＷＳｉ₂ 膜２３の上に形成さ
れた第一の絶縁膜２４ａがエッチングされ、形成時の膜
厚より薄くなることが防止される。

【００２１】したがって、このコンタクトホールの作製
方法にあっては、セルフアライン技術によってゲート２
６、２６間にコンタクトホール３４を形成する際、ゲー
ト導電体となるポリシリコン膜２２ａ、ＷＳｉ₂ 膜２３
の上のオフセット絶縁膜となる第一の絶縁膜２４ａを、
形成時に比べ薄くすることなく、コンタクトホール３４
を形成することができることから、前記ゲート導電体か
らなるゲート電極とコンタクトホール３４内に埋め込ま
れる導電体（図示略）との間に十分必要な耐圧を得るこ
とができる。

【００２２】また、図２（ａ）に示した半導体素子３１
にあっては、ＳｉＮからなる第二の絶縁膜２５ａがポリ
シリコン膜２２ａ、ＷＳｉ₂ 膜２３からなるゲート電極
の上に直接設けられることなく、ＳｉＯ₂ からなる第一
の絶縁膜２４ａを介して設けられていることから、スト
レスの強いＳｉＮ膜がゲート電極に直接設けられ、これ
によりストレスがゲート電極に直接かかり、トランジス
タ特性が劣化するといった不都合が回避されたものとな
る。すなわち、ゲート電極のすぐ上に設けられたＳｉＯ
₂ からなる第一の絶縁膜２４ａが、ＳｉＮ膜によるスト
レスを弱める役割をするので、ストレスによるトランジ
スタ特性の劣化を防ぐことができるのである。

【００２３】図３（ａ）〜（ｃ）、図４（ａ）、（ｂ）
は、本発明における請求項６記載のコンタクトホールの
作製方法の一実施形態例を説明するための図であり、先
の実施形態例と同様に、セルフアライン技術によってゲ
ート間にコンタクトホールを作製する例を説明するため
の図である。なお、この実施形態例において先の実施形
態例で示した構成要素と同一の構成要素には、同一の符
号を付してその説明を省略する。

【００２４】この実施形態例が図１（ａ）〜（ｃ）、図
２（ａ）、（ｂ）に示した実施形態例と異なるところ
は、主に、本実施形態例では、前記第二の絶縁層２５を
形成した後、該第二の絶縁層２５の上に第三の絶縁層４
０を形成する点にある。すなわち、本実施形態例では、
図１（ａ）に示した場合と同様にして、図３（ａ）に示
すようにシリコン基板２０上にゲート酸化膜２１、ポリ
シリコン層２２、ＷＳｉ₂ 層２３、第一の絶縁層２４、
第二の絶縁層２５を形成する。次いで、第二の絶縁層２
５の上に、ＣＶＤ法等によってＳｉＯ₂ からなる第三の
絶縁層４０を厚さ１００ｎｍ程度に形成する。

【００２５】次いで、先の実施形態例と同様にこの第三
の絶縁層４０の上に所定パターンのレジスト層（図示
略）を形成し、これをマスクとしてエッチングを行うこ
とにより、第三の絶縁層４０、第二の絶縁層２５、第一
の絶縁層２４の所定部分を除去してゲートとなる部分の
みを残す。続いて、ＷＳｉ₂ 層２３、ポリシリコン層２
２をエッチングし、図３（ｂ）に示すようにポリシリコ
ン膜２２ａ、ＷＳｉ₂ 膜２３ａ、第一の絶縁膜２４ａ、
第二の絶縁膜２５ａ、第三の絶縁膜４０ａからなるゲー
ト４１を得る。なお、ＷＳｉ₂ 層２３とポリシリコン層
２２とのエッチングにあたっては、第二の絶縁層２５と
第一の絶縁層２４とのエッチングの際にマスクとしたレ
ジスト層を引き続きマスクとしてもよく、また、このレ
ジスト層を除去した後、第三の絶縁膜４０ａ、第二の絶
縁膜２５ａ、第一の絶縁膜２４ａをマスクとし、特に第
三の絶縁膜４０ａであるＳｉＯ₂ に対して選択比の採れ
るエッチング材を用いてエッチングを行うようにしても
よい。

【００２６】次いで、先の実施形態例と同様に、イオン
注入によってＬＤＤ領域（図示略）を形成した後、前記
ゲート４１を覆って図３（ｃ）に示すようにサイドウォ
ール絶縁層２７を形成し、さらにこのサイドウォール絶
縁層２７を全面エッチングして、図４（ａ）に示すよう
にサイドウォールスペーサ２８を形成する。なお、この
エッチングにおいては、ゲート４１の最上部がＳｉＯ₂
からなる第三の絶縁膜４０ａで形成されていることか
ら、該第三の絶縁膜４０ａは多少削られて形成時よりや
や薄い膜厚になる。

【００２７】次いで、図２（ａ）に示した場合と同様に
して、図４（ａ）に示すように保護膜２９を形成し、さ
らにＡｓをシリコン基板２０に注入し、ソース、ドレイ
ン（共に図示略）を形成する。次いで、保護膜２９上
に、ＣＶＤ法等によってＳｉＯ₂ からなる層間絶縁膜
（絶縁層）３０を形成し、続いてこれにアニール処理を
施し、本発明における請求項２に記載した半導体素子４
２を得る。

【００２８】次いで、前記層間絶縁膜３０上に、図４
（ｂ）に示すようにゲート４１、４１間に開口部３２を
有したレジストパターン３３を形成し、その後、第二の
絶縁膜２５ａであるＳｉＮに対して選択比の採れるエッ
チング材により、レジストパターン３３をマスクとして
ＳｉＯ₂ からなる層間絶縁膜３０をエッチングし、図４
（ｂ）に示すようにシリコン基板２０に通じるコンタク
トホール４３を形成する。このようなエッチングによっ
てコンタクトホール４３を形成すると、ゲート４１は、
その最上部に配置された第三の絶縁膜４０ａはある程度
削られてその一部が薄膜化するものの、ＳｉＮからなる
第二の絶縁膜２５ａがエッチングストッパとして機能す
ることから、これの下にある第一の絶縁膜２４ａはエッ
チングされることが防止されている。

【００２９】したがって、このコンタクトホールの作製
方法にあっても、オフセット絶縁膜となる第一の絶縁膜
２４ａを形成時に比べ薄くすることなく、コンタクトホ
ール４３を形成することができることから、前記ゲート
導電体からなるゲート電極とコンタクトホール４３内に
埋め込まれる導電体（図示略）との間に十分必要な耐圧
を得ることができる。

【００３０】また、一般にサイドウォールスペーサ２８
の作製は、ゲート４１の垂直段差を利用する技術であ
る。したがって、コンタクトホール形成のエッチングに
よるサイドウォールの膜減りを考慮し、サイドウォール
絶縁層２７の厚さを厚くしてサイドウォールスペーサ２
８の厚さを厚くしようとした場合、ある程度の高さの垂
直段差が形成される限りにおいては、ほぼゲート４１の
側壁に堆積したサイドウォール絶縁層２７の厚み分の厚
さをもつサイドウォールスペーサ２８が得られる。換言
すれば、サイドウォール絶縁層２７の厚さを厚くして
も、垂直段差が形成されなければ、サイドウォールスペ
ーサ２８はその厚さが厚くならないのである。

【００３１】一方、エッチングストッパ層として機能す
るＳｉＮからなる第二の絶縁膜２５ａは、前述したよう
にこれが厚いとストレスが強くなるので、エッチングス
トッパ層としての機能を果たす範囲でその厚さをできる
だけ薄くする必要がある。しかして、本実施形態例で
は、第二の絶縁膜２５ａの上にさらに第三の絶縁膜４０
ａを積層しているので、垂直段差の大きいゲート４１を
得ることができ、これによりサイドウォールスペーサ２
８の厚さも十分に厚くして、ゲート電極とコンタクトホ
ール４３内に埋め込まれる導電体（図示略）との間によ
り十分な耐圧を得ることができる。

【００３２】

【発明の効果】以上説明したように本発明の半導体素子
は、ゲートが、ゲート導電体とこれの上に形成された第
一の絶縁膜と、この第一の絶縁膜とエッチングレートの
異なる絶縁材からなる第二の絶縁膜とから形成されたも
のである。したがって、この半導体素子のゲートの側方
に、セルフアライン技術によってコンタクホールを形成
しようとした場合、前記第二の絶縁膜に対して選択比の
とれるエッチング材を用い、該第二の絶縁膜をエッチン
グストッパとして機能させて絶縁層をエッチングすれ
ば、ゲート導電体の上に形成された第一の絶縁膜がエッ
チングされることを防止して該第一の絶縁膜が薄くなる
ことを防ぐことができ、これによりゲート導電体からな
るゲート電極とコンタクトホール内に埋め込まれる導電
体との間に十分必要な耐圧を得ることができる。

【００３３】本発明の半導体素子の製造方法は、ゲート
導電体層の上に第一の絶縁層を形成し、この第一の絶縁
膜の上に、該第一の絶縁層とエッチングレートの異なる
絶縁材からなる第二の絶縁層を形成し、これらゲート導
電体層、第一の絶縁層、第二の絶縁層をパターニングし
てゲートを形成する方法であるので、得られる半導体素
子のゲート構造を前記半導体素子と同じ構造にすること
ができる。

【００３４】本発明のコンタクトホールの作製方法は、
前記半導体素子のゲート構造を形成した後、第二の絶縁
層に対して選択比のとれるエッチング材を用いて絶縁層
をエッチングし、該第二の絶縁層をエッチングストッパ
として機能させる方法であるから、ゲート導電体層の上
に形成された第一の絶縁層がエッチングされることを防
止して該第一の絶縁膜が薄くなることを防ぐことがで
き、これによりゲート導電体からなるゲート電極とコン
タクトホール内に埋め込まれる導電体との間に十分必要
な耐圧を得ることができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は、本発明のコンタクトホール
の作製方法の、一実施形態例を工程順に説明するための
要部側断面図である。

【図２】（ａ）、（ｂ）は、本発明のコンタクトホール
の作製方法の、一実施形態例を工程順に説明するための
図であり、図１（ｃ）に続く工程を説明するための要部
側断面図である。

【図３】（ａ）〜（ｃ）は、本発明のコンタクトホール
の作製方法の、他の実施形態例を工程順に説明するため
の要部側断面図である。

【図４】（ａ）、（ｂ）は、本発明のコンタクトホール
の作製方法の、他の実施形態例を工程順に説明するため
の図であり、図３（ｃ）に続く工程を説明するための要
部側断面図である。

【図５】従来の半導体素子の一例を示す要部側断面図で
ある。

【図６】従来の半導体素子におけるコンタクトホールの
作製方法を説明するための、要部側断面図である。

【符号の説明】

２０ シリコン基板（半導体基板） ２２ ポリシリコン層 ２２ａ ポリシリコン膜 ２３ ＷＳｉ₂ 層 ２３ａ ＷＳｉ₂ 膜 ２４ 第一の絶縁層 ２４ａ 第一の絶縁膜 ２５ 第二の絶縁層 ２５ａ 第二の絶縁膜 ２６、４１ ゲート ２７ サイドウォール絶縁層 ２８ サイドウォールスペーサ ３０ 層間絶縁膜（絶縁層） ３１、４２ 半導体素子 ３２ 開口部 ３３ レジストパターン ３４、４３ コンタクトホール ４０ 第三の絶縁層 ４０ａ 第三の絶縁膜

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、ゲート導電体とこれの
   上に形成された第一の絶縁膜とを有するゲートが設けら
   れ、該ゲートの両側にサイドウォールスペーサが設けら
   れてなる半導体素子において、 前記ゲートが、前記第一の絶縁膜とエッチングレートの
   異なる絶縁材からなる第二の絶縁膜を前記第一の絶縁膜
   上に備えて形成され、 該ゲートおよび前記サイドウォールスペーサを覆って前
   記半導体基板上に、前記第二の絶縁膜とエッチングレー
   トの異なる絶縁材からなる絶縁層が設けられたことを特
   徴とする半導体素子。
2. 【請求項２】 前記ゲートが、前記第二の絶縁膜とエッ
   チングレートの異なる絶縁材からなる第三の絶縁膜を前
   記第二の絶縁膜上に備えて形成されたことを特徴とする
   請求項１記載の半導体素子。
3. 【請求項３】 半導体基板上に、ゲート導電体とこれの
   上に形成された第一の絶縁膜とを有するゲートが設けら
   れ、該ゲートの両側にサイドウォールスペーサが設けら
   れてなる半導体素子の製造方法であって、 前記半導体基板の上に、ゲート酸化膜とゲート導電体層
   とをこの順に形成する工程と、 前記ゲート導電体層の上に第一の絶縁層を形成する工程
   と、 前記第一の絶縁層の上に、該第一の絶縁層とエッチング
   レートの異なる絶縁材からなる第二の絶縁層を形成する
   工程と、 前記ゲート導電体層、第一の絶縁層、第二の絶縁層をパ
   ターニングしてゲートを形成する工程と、 前記ゲートを覆って前記半導体基板上にサイドウォール
   絶縁層を形成する工程と、 該サイドウォール絶縁層をエッチングして前記サイドウ
   ォールスペーサを形成する工程と、 前記ゲートおよびサイドウォールスペーサを覆って前記
   半導体基板上に、前記第二の絶縁層とエッチングレート
   の異なる絶縁材からなる絶縁層を形成する工程と、 を備えてなることを特徴とする半導体素子の製造方法。
4. 【請求項４】 前記第二の絶縁層を形成する工程の後
   に、該第二の絶縁層の上に該第二の絶縁層とエッチング
   レートの異なる絶縁材からなる第三の絶縁層を形成する
   工程を備え、 前記ゲートを形成する工程が、前記ゲート導電体層、第
   一の絶縁層、第二の絶縁層とともに前記第三の絶縁膜を
   もパターニングして、ゲートを形成する工程である、 ことを特徴とする請求項３記載の半導体素子の製造方
   法。
5. 【請求項５】 半導体基板上に、ゲート導電体とこれの
   上に形成された第一の絶縁膜とを有するゲートが設けら
   れ、該ゲートの両側にサイドウォールスペーサが設けら
   れてなる半導体素子の、前記ゲートの側方に前記半導体
   基板に通じるコンタクトホールを作製する方法であっ
   て、 前記半導体基板の上に、ゲート酸化膜とゲート導電体層
   とをこの順に形成する工程と、 前記ゲート導電体層の上に第一の絶縁層を形成する工程
   と、 前記第一の絶縁層の上に、該第一の絶縁層とエッチング
   レートの異なる絶縁材からなる第二の絶縁層を形成する
   工程と、 前記ゲート導電体層、第一の絶縁層、第二の絶縁層をパ
   ターニングしてゲートを形成する工程と、 前記ゲートを覆って前記半導体基板上にサイドウォール
   絶縁層を形成する工程と、 該サイドウォール絶縁層をエッチングして前記サイドウ
   ォールスペーサを形成する工程と、 前記ゲートおよびサイドウォールスペーサを覆って前記
   半導体基板上に、前記第二の絶縁層とエッチングレート
   の異なる絶縁材からなる絶縁層を形成する工程と、 前記絶縁層上に、前記ゲートの側方の所定位置に開口部
   を有したレジストパターンを形成する工程と、 前記第二の絶縁層に対して選択比の採れるエッチング材
   により、前記レジストパターンをマスクとして前記絶縁
   層をエッチングし、前記半導体基板に通じるコンタクト
   ホールを形成する工程と、 を備えてなることを特徴とするコンタクトホールの作製
   方法。
6. 【請求項６】 前記第二の絶縁層を形成する工程の後
   に、該第二の絶縁層の上に該第二の絶縁層とエッチング
   レートの異なる絶縁材からなる第三の絶縁層を形成する
   工程を備え、 前記ゲートを形成する工程が、前記ゲート導電体層、第
   一の絶縁層、第二の絶縁層とともに前記第三の絶縁膜を
   もパターニングして、ゲートを形成する工程である、 ことを特徴とする請求項５記載のコンタクトホールの作
   製方法。