JPH09511622A - 集積回路表面保護方法および構造 - Google Patents

集積回路表面保護方法および構造

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Abstract

(57)【要約】 能動素子と金属配線回路(11−17および20−22)の完成後に、集積回路上に第一の障壁絶縁層(24)と、第一の絶縁層上に流動性絶縁材層(25)を付加して下部の形状を平滑化し、シリコン酸素窒化物のような第一の保護絶縁材(27)と、リンをドープしたシリカ層(28)とから成り応力の緩衝をもたらす第二の絶縁層を流動性絶縁材上に堆積することから成る、EPROMのような、集積回路上にUV透過性の表面保護被覆を形成する方法。

Description

【発明の詳細な説明】 集積回路表面保護方法および構造 発明の背景 発明の属する技術の分野 本発明は集積回路表面保護方法および構造に関し、かつ特にUV消去EPRO Mに適合する表面保護の方法と構造に関する。関連する技術の説明 集積回路表面保護層がデバイスを保護皮膜で被覆する。保護皮膜はパッケージ 成形その他において受ける応力からデバイスを保護し、環境中の汚染物質や湿気 からデバイスを保護する。このため、表面保護構造は熱的、機械的応力に抵抗力 を持ち、デバイスの表面に、特に湿度の高い条件下で現れる、移動イオンに対し 不浸透性で、電気絶縁性でなければならない。UV消去EPROMセルを含む、 一部のデバイスについては、表面保護層は紫外線に対して透過性でなければなら ない。 表面保護層は、デバイスの保護皮膜を提供することに加えて、デバイス上に形 成された接続パッド上で開口していなければならない。接続パッドはパッケージ 中の配線を集積回路上の金属層に接続するために使用される。それゆえ、表面保 護方法は、接続パッドを露出するために表面保護層に開口部を作る技術を支援し なければならない。 これの特徴の全てが集積回路の表面保護層の分野での重要な開発につながった 。下記の米国特許が本発明の背景となる情報を提供する。UV ERASABLE EPR0M WI TH TRANSPARENT COATING と題する米国特許第4,581,622号、UV TRANSPAR ENT OXIYNITRIDE DEPOSITI0N IN SINGLE WAFER PECVD SYSTEM と題する米国特許 第5,260,236号、PASSIVATI0N F0R INTEGRATED CIRCUIT STRUCTURES と題 する米国特許第5,010,024号、METHOD OF FORMING SILICON NITRIDE FILM TRANSPARENT TO ULTRAVIOLET RADIATI0N AND RESULTING ARTICLE と題する米国 特許第4,618,541号、SEMICONDUCT0R DEVICE HAVING A PASSIVATION LAYE R WITH SILICON NITRIDE LAYERSと題する米国特許第5,306,946号、EPR0M WITH ULTRAVIOLET RADIATION TRANSPARENT SILIC0N NITRIDE PASSICATI0N LAYE R と題 する米国特許第4,665,426号、およびPR0CESS F0R IMPR0VED PLANARIZATI 0N OF THE PASSIVE LAYERS FOR SEMI-C0NDUCTOR DEVICE と題する米国特許第4, 986,878号。 表面保護層技術の相当の進歩にも拘わらず、改良された構造を提供することが 望ましい。特に集積回路の設計寸法の縮小につれて下部構造の空隙を完全に充填 可能で、湿気と移動イオンにたいして不浸透性で、デバイス信頼性を低下させな い方法を用い、効率の良いEPROMセルのUV消去のために高いUV光透明性 を有し、かつコスト効率が良く、製造で実施するに値する表面保護構造と方法を 提供することが望ましい。 発明の要約 本発明は表面保護方法と被覆の改良を提供する上述の目的を達成する。それは 能動素子と金属配線回路の完成後に、集積回路上に表面保護被覆を形成する方法 として特徴づけられる。これらの準備段階の工程で、平坦でない形状と、少なく とも一つの、パッケージへの接続を提供する導通パッドを有する集積回路が製造 される。この方法は下記の過程から構成される。 集積回路上に第一の絶縁層を堆積させ、 第一の絶縁層を覆う流動性絶縁材層を付加して、下部の形状を平滑化し、 流動性絶縁材を覆う第二の絶縁層を堆積させ、 第二の絶縁皮膜を覆う、フォトレジストのような保護パターン層を形成し、少 なくとも一つの導通パッド上の保護パターン層に開口部を設定し、 ウェットエッチング法を使用して、開口部により露出された第二の絶縁層の部 分を除去し、 ドライエッチング法を使用して、開口部を通して露出された第二の絶縁層の残 存部分と、流動性絶縁材層と、第一の絶縁層を含めて、残りの層の部分を導通パ ッドに届くまで除去し、かつ 保護パターン層を除去する過程。 本発明の一側面によれば、シリコン酸素窒化物からなる第一の絶縁層は、移動 イオンの浸透に抵抗性を有し、高品質の絶縁層を形成するために、プラズマ励起 化学蒸着法によって堆積される。 下層部の形状を平滑化する過程は、流動性ガラスを下層部の形状を平滑化する ために第一の絶縁層を覆って、回転塗布し、硬化することで達成される。流動性 ガラスは好ましい方法で導通パッドを0.1ミクロンより少ない厚さで覆うように する方法を用いて塗布される。更に、硬化された流動性ガラスを薄くするための エッチバック法は使用されない。 本発明の他の側面によれば、第二の絶縁層はプラズマ励起化学蒸着法を用いて 堆積された、シリコン酸素窒化物の様な第一の保護用絶縁材料からなり、流動性 絶縁材層をそれに続くウェットエッチング過程から保護する。第二の絶縁層はま たプラズマ励起化学蒸着法を用いて堆積された、リンをドープしたシリカガラス からなり、応力の緩衝をもたらし且つ移動イオンの第一の絶縁層への浸入を防ぐ イオン捕捉層を提供する上部層を含む。リンをドープしたシリカガラスは、層の 品質を向上させるために、蒸着中にプラズマ形成のための高周波と低周波出力を 用いて蒸着される。 それゆえ、上部層は下部層のウェットエッチング率より早いウェットエッチン グ率特性を有する。ウェットエッチング工程はそれが保護絶縁層に達すると停止 するように、時間的に調節されている。これによりウェットエッチング工程中に ウェットエッチング材料が流動性絶縁材に浸透しないよう防止する。ドライエッ チングが接続パッドの開放を完成するために利用される。 本発明のもう一つの側面によれば、ドライエッチング工程は少なくとも一つの 導通パッドを露出する第一のプラズマエッチングと少なくとも一つの導通パッド 上の絶縁材料の残滓を最小にする第二のプラズマエッチングを含んでいる。本発 明のこの側面によるウェットエッチング工程は、表面保護工程でデバイスに対し て行われるプラズマエッチングに必要な時間の量を最小にするために利用される 。プラズマエッチングの時間が少ないほど、接続パッド開口工程における集積回 路の不良率が低下する。 本発明はまた、上述の方法により製造された表面保護層として特徴づけられる 。それにより、この構造は湿気と移動イオンの浸透に耐える絶縁障壁層を構成す る表面保護層を提供する。絶縁障壁層上に平坦化層が置かれ、下層部の形状を平 滑化する。応力にたいする保護とイオンを捕捉する層はまた、平坦化層を覆って 堆 積される。応力にたいする保護とイオンを捕捉する層は、また、接続パッドの開 口に使用するウェットエッチング工程が、平坦化層まで達しないよう防止する下 部の保護層を含んでも良い。 本発明のもう一つの側面によれば、上記で略述された、表面保護構造は、UV 消去可能EPROMセルを含む集積回路上で使用される。この側面に従えば、表 面保護構造は、EPROMセルの消去に使用される紫外線に透明である。 従って、本発明はUV消去EPROMセルでの使用に特に適した平坦化工程を 提供する。本発明の平坦化工程は金属空間の間にほぼ空洞の無い間隔を達成し、 湿気と移動イオンの浸透に対する保護を提供し、デバイスの信頼性を低下させず 、高い紫外線光の透明度を有し、かつコスト効率が良く、製造に値する方法を提 供する。 本発明の他の側面、および利点は図面と、詳細な説明とそれに続く請求の範囲 とを参照することによって理解される。 図面の簡単な説明 図1は集積回路上に形成された高品質の障壁絶縁材を有するEPROMセルを 含む集積回路の断面図である。 図2は障壁絶縁材を覆う回転塗布ガラス材料層を有する図1の集積回路の断面 略線図である。 図3は回転塗布ガラス材料を覆うエッチング停止保護絶縁皮膜を有する図1の 集積回路の断面略線図である。 図4はエッチング停止保護絶縁材を覆う、リンをドーブされたガラスを有する 図1の集積回路の断面略線図である。 図5はリンをドープされたガラスを覆うパターンを持つフォトレジスト層を有 する図1の集積回路の断面略線図である。 図6はウェットエッチング工程後の図1の集積回路の断面略線図である。 図7はプラズマエッチング工程後の図1の集積回路の断面略線図である。 図8は集積回路上に形成された、完成した表面保護構造を有する図1の集積回 路の断面略線図である。 図9はウェーハレベルでの滞留ベーク後のプログラムされたEPROMセルの スレショールド電圧dVTの変化を示すグラフである。 図10はダイ・レベルでの滞留ベーク後であること以外の点では図10と同様 のグラフである。 図11は充電されていないセルのVT(min)が、3.8ボルトの周辺に良く集 中している、本発明の表面保護構造のUV消去能力を示すグラフである。 図12はVT(min)が広く分散している、UV消去能力の劣る表面保護構 造を示すグラフである。 図面の詳細な説明 本発明の詳細な説明は図1から12を参照して提供され、本発明による表面保 護に用いられる方法と構造を順序を追って説明する。 図1において、EPROM構造の断面略図が示されており、線10は例えば、 集積回路基板の表面を表す。メモリーセルのソースとドレインを提供するnタイ プの埋め込まれた拡散領域11と12をその中に有するUV消去EPROMセル が、そこに形成されている。EPROMデバイスのチャンネル領域の上に薄い絶 縁材13が形成されている。薄い絶縁材13の上にフローティング・ゲート14 が形成されている。絶縁材15がフローティング・ゲートの上に形成され、コン トロール・ゲート即ち、ワード・ラインのポリシリコン層16が絶縁材15の上 に形成されている。側壁絶縁スペーサー17が、絶縁材13と、フローティング ・ゲート14と、絶縁層15と、コントロール・ゲート・ライン16から成るス タックの側面に形成されている。絶縁層18がポリシリコン16をそれに続く金 属層から隔離するために、スタック上に形成されている。この絶縁層はまた、半 導体基板を覆うために、領域19と20にまで及んでいる。金属接点21が絶縁 材18を貫通して、埋め込み拡散領域11に達する様に設けられた開口部中に形 成されている。また、金属線22が様々な理由で、デバイスの表面上に形成され ている。デバイスは金属線間の6/10ミクロン程度の間隔Xを有して良い。ま た、集積回路上の絶縁層19の上に金属導通パッド23が配設されている。 本発明に従って、高品質の絶縁障壁24がその下にある金属構造物21、22 、23を覆って形成されている。障壁絶縁体24は本実施例ではシリコン酸素窒 化物(SiON)または、シリコン窒化物により、プラズマによって高性能化さ れ たCVD工法を用いて、下記の性質を持つように形成される。 厚さ:3000から4000 Angstroms 波長254nmにおけるUV透明性:4000 Angstroms時、70%より大 強度:圧縮力1.0E9−1.5E10 dynes/cm2 全H成分:一立方cm当たり1.0−2.0E22 SiH成分:一立方cm当たり0.5−2.5E21 屈折率:1.75−1.92 この工法の結果として生ずるのは、湿気と移動イオンが下部の金属またはその 他の半導体構造物に到達することを阻止する高品質の障壁である。 高性能障壁絶縁体24の成長後、金属接点21の開口部は0.1ミクロンほどの 巾で、1.2ミクロンまたはそれ以上の深さである。 図2は本発明による表面保護層形成の次の過程を図示している。次の過程によ り、流動性絶縁材層25が堆積される。この絶縁層は金属線間の空隙を埋め、ウ ェーハ表面を平滑化するために流動性ガラスの回転塗布を使用して付着させられ る。流動性ガラスはその後ガラス固体化のために約420℃で硬化される。回転 塗布ガラス材料SOGの硬化後の性質の目標は下記のとおりである。 厚さ(Angstroms):2000から5500 屈折率:1.3から1.4 空隙充填性:0.1μm巾で1.2μmより大きい深さの空隙を完全に満たすこと 。 平坦性:大きな金属空間(40μmより大きい金属空間)で90%より大。 大きな金属パッドの表面上でのSOG厚さ(Angstroms):1000より小。 強度:張力2E8−7E8 dynes/cm2 それにより、流動性絶縁材が金属線の間の空隙や接点穴のくぼみを充填し、一 般的に下部にある形状を平坦化する。 回転塗布ガラス層はエッチバックされることはない。更に、それは金属接続パ ッド23を覆うほぼ26の領域の回転塗布縁層の厚さを最小にする工程を用いて 塗布される。 回転塗布ガラス塗布工法は、付加過程、拡散過程、乾燥固定過程からなる。付 加過程では制御された量の流動性ガラスが、最適化された付加アームの動きと、 ウェーハ回転速度の下に付加される。それから、ウェーハの周囲に閉鎖された仕 切を形成する可動蓋が、回転拡散過程の間にウェーハ上の雰囲気を制御するため に使用される。拡散塗布過程では閉鎖された仕切中の圧力、温度、雰囲気ガスの 組成の制御が可能である。典型的には拡散塗布中にガラスを高度の流動状態に維 持するために、飽和蒸気雰囲気が閉鎖仕切中に維持される。ウェーハの回転によ る遠心力が、流動性ガラスの全体的平坦化を助ける。過剰な流動性ガラスを振り 切り、大きな金属パッドの表面上の流動性ガラス厚を減少させるために、拡散塗 布過程の最後で高速回転が必要とされる。最終の乾燥定着過程で、流動性ガラス を乾燥させ、定着させるために雰囲気が排気される。 SOG塗布工程の基本手順は下記の通りである。 1.SOG付力:時間(sec):0−2 回転速度(rpm):0−200 加速度(rpm/s):500−2000 排気(lpm):0−200 蓋:開放 2.蓋閉鎖:時間(sec):0−5 回転速度(rpm):0 加速度(rpm/s):2000−3000 排気(lpm):0−200 蓋:閉鎖動作中 3.拡散塗布/流入:時間(sec):0−30 回転速度(rpm):0−500 加速度(rpm/s):1000−3000 排気(lpm):0−200 蓋:閉鎖 4.蓋開放:時間(sec):0−5 回転速度(rpm):0 加速度(rpm/s):2000−3000 排気(lpm):0−400 蓋:開放動作中 5.振り切り:時間(sec):0−20 回転速度(rpm):3000−5000 加速度(rpm/s):5000−10000 排気(lpm):0−400 蓋:開放 このように、最初の過程はアライドシグナル社の製品番号512,214およ び314等、またはその他日立により市販されているシロキサン・ポリマーをベ ースとする材料のような、SOG材料の付加を行う。この過程は最終回転速度一 分間当たり約200回転以下で、約2秒以下行われる。最終回転速度は約500 −2000rpmの加速率で急速に設定される。SOG室の排気は蓋を開放した状 態で、一分間当たり約200リットル(lpm)以下に設定される。 付加過程の後に蓋が閉鎖される。この過程は5秒までかかる。回転速度は一秒 当たり2000から3000rpmの急速な減速により、0rpmへと設定される。蓋 閉鎖過程間の排気は、約200lpmまでに設定されたままで維持される。 蓋の閉鎖後、SOG材料が拡散塗布され、流入させられる。この過程は約30 秒まで、好ましくは約20秒以上掛かり、約500rpmまでの比較的遅い回転速 度、好ましくは約250rpm以下で行われる。この回転速度は一秒当たり約10 00から3000rpmの加速率で設定され、蓋外の室内の排気は約200lpmまで の値に維持される。この過程中、蓋は閉じられ、閉鎖された蓋内部の空間をその 外の排気から遮断し、SOG溶媒の蒸発率を低下させる。 次の過程で蓋は開放される。この過程は0rpmの回転速度で約5秒まで掛かる 。回転は一秒当たり2000から3000rpmの範囲の減速率で停止される。排 気は蓋の開放動作中に、約400lpmまでの値に増加される。 最終の過程は、振り切り過程で約20秒までかかる。振り切りの間にウェーハ は3000から5000rpmの間の値で回転する。最終回転速度は5000から 10000rpm/sの範囲の急速な加速度で到達される。室内の排気は蓋を開放 したままで、約400lpmまでである。 使用される装置はウェーハ支持台と同期して回転される閉鎖可能な蓋を有する よう改造された標準型SOG塗布室から構成され、例えばガブリエルその他によ り発明され、1992年2月11日に出願された独国公開特許出願第4203913号 に記述されている機構が、シリコンウェーハ用の改造点を除けば、その例である 。 この過程は先行技術のシステムに比較してより長い拡散塗布/流入時間とより 遅い拡散塗布/流入回転速度を可能とし、かつより優れたシステム平坦性を実現 し、エッチバック過程なしで、金属接続パッドを覆う薄いSOG層を達成する。 図3はこの方法中の次の過程を図示する。次の過程によれば、プラズマ励起C VD絶縁層27が、回転塗布ガラス25上に堆積される。この結果生じるフィル ムは下記の性質を持つことが目標である。 10:1BOEウェットエッチングレート(Angstroms/min:800以下 厚さ:2000から3000Angstroms 波長254nmにおけるUV透明性:4000Angstroms時、70%より大 強度:2.0E9から1.5E10dynes/cm2 全H成分:1.0−2.0E22/cm3 SiH成分:0.5−2.5E21/cm3 屈折率:1.75−1.92 上記の10:1BOEは10対1の比率のNH4FとHF溶液からなる等方性 のウェットエッチング剤を指している。HF溶液は蒸留水溶液中の濃度5%HF を有し、NH4Fはの蒸留水中の濃度36%NH4Fを有している。 それゆえ、層27は回転塗布ガラス25のための、保護被覆、本実施例ではシ リコン酸素窒化物、またはシリコン窒化物の保護被覆を提供する。その組成が比 較的低いウェットエッチング率を有しているので、それはウェットエッチング停 止層として作用する。それにより、接続点23上の開口部を作るために使用され るウェットエッチング過程は、回転塗布ガラス層25にまでは到達しない。 図4は本発明の次の過程を図示する。特にリンをドープされたシリカガラス( PSG)層28が、保護層27上に堆積される。リンをドープされたシリカガラ ス28は二重周波数プラズマ励起化学蒸着法を用いて堆積される。フィルムの 性質の目標は下記の通りである。 厚さ(Angstroms):10000から16000Angstroms UV透明性:10000Angstroms厚で、65%より大 強度(dynes/cm2):圧縮力2E8から1E9 全リン成分(重量%):2−4 屈折率:1.45−1.55 10:1BOA時ウェットエッチング率(Angstroms/min):1500−3 000 リン含有ガラス表面積28は、応力の緩衝をもたらし且つ移動イオンを捕捉す る層を提供し、移動イオンがデバイスの下層に到達しないようにする。 リンガラス層工程工法は、高品質フィルム堆積のために、高周波(13.56MHz) と、低周波(350KHz)の出力の両者を使用する。 高周波と低周波のプラズマは、堆積過程で同時に使用される。高周波プラズマ はフィルム成長中にウェーハ表面への荷電粒子衝突を低下させる。低周波プラズ マはウェーハ表面に、より高い表面運動性を持つ、より高エネルギーの反応体を 導入する。ウェーハ表面上の反応体の高運動性は、フィルムの密度と下部の形状 にたいする適合性を向上させる。密度、強度、ウェットエッチング率等の、PS Gフィルムの所望の性質は、高周波と低周波のRF周波数出力のバランス調整に よって操作可能である。 表面保護構造の堆積後に、金属接続パッド23について集積回路上に開口部を 作る必要がある。それゆえ、図5に接続パッド23に開口部を開設する第一の過 程が図示されている。特に、フォトレジスト層30または他の保護パターン層が 表面保護構造の表面積28上に堆積される。フォトレジスト層30を作るには、 フォトレジストを付加し、所望のパターンで露光し、ボンドパッド開口部を設定 するためにレジストを現像する。図示されるように、金属導通パッド23上の、 ほぼ26で示される領域に開口部がある。 次に、図6に図示されるように、最上層のリン・ドープ・シリカガラス層26 とウェットエッチング停止層27の一部をエッチングするため、10:1BOE を用いて、回路を等方性ウェットエッチング工程に晒す。ウェットエッチング停 止層27は、この過程でエッチング停止作用を果たすに、十分な低いウェットエ ッチング率を有する。これにより、下層の流動性ガラス層25のウェットエッチ ングを防止する。接続パッド23上に先細りの壁、例えば35、36を有し、フ ォトレジスト30の下部に多少食い込んでいる構造が形成される。 等方性エッチング工程は、ウェットエッチング工程でウェットエッチング停止 層27が貫通されないか、あるいはその他回転塗布ガラス層に達しないように、 十分に時間制御されている。 図7に図示されるように、次の過程はウェットエッチング停止層27の残余部 分と、流動性ガラス25と高品質障壁絶縁材24を含む、残存する表面保護層の エッチングを伴うが、此のエッチングは異方性である。異方性エッチングによっ て、接続パッド23上の開口部に垂直の壁、例えば壁37を形成する。エッチン グ剤の成分は、CHF3、SF6ならびにHeである。ドライエッチングはプラズ マ環境中で、先ず主エッチング過程から行われる。ウェーハ上のボンドパッドの 大半が主エッチングで開かれた後に、全てのパッドが開かれ、かつパッド上に酸 化物の残滓を残さないように、オーバー・エッチング工程が加えられる。主エッ チングとオーバー・エッチングの両過程で、使用される高電力プラズマにより、 デバイスに電荷損傷が引き起こされる可能性がある。もしドライエッチング時間 が最大許容ドライエッチング時間を超えた場合には、デバイスが不良となること が見出されている。それゆえ、本発明は図6を参照して上述したように、ウェッ トエッチング過程を使用して、ドライエッチング過程に要する時間量を相当減少 させる。それゆえ、ウェットエッチング停止層が使用されて、流動性ガラス層2 5がウェットエッチングに侵されることを防止する。 此の方法の最終過程は、フォトレジストマスク30の剥離で、上述の手順では 、O2プラズマガス法を用いて行われる。 下記の工程パラメーターと、セッティングが上述の表面保護方法について代表 的である。 その結果生ずる構造物が図8に示されている。それゆえ、フローティング・ゲ ート14と、ソース11と、ドレイン12を図示のように有するEPROMセル を含む集積回路が、本発明による表面保護層を含んでいる。シリコン酸素窒化物 から成る第一の高品質絶縁層が、金属構造物21と22の上に形成される。流動 性絶縁材25が高品質絶縁材24上に堆積され、下層部の形状を平滑化する。そ れから、シリコン酸素窒化物からなり、下層の流動性ガラス25を保護するウェ ットエッチング停止層27が付加される。最後にリン・ドープ・ガラス(PSG )28が、ウェットエッチング停止層27の上を覆う。金属接続パッド23上の 開口部が、信頼性をもって形成される。下部の金属構造物中の空隙が、空洞なし に充填される。湿気と移動イオンの浸透にたいする優れた保護が提供される。デ バイスの信頼性の低下、例えば電荷保持損失または増加不良、温度サイクル不良 、プレッシャークック不良等は、表面保護工程によっては生じない。更に、本発 明に従って堆積された全ての層はプログラムされたEPROMセルの効率的なU V消去のための高いUV光透明性を有している。 更に、コスト効率の良い、製造で実施するに値する方法が、微細な形状の集積 回路構造に用いられるために創案された。 従って、本発明は金属配線回路に能動素子を完成した後に、下記の過程が遂行 される表面保護方法を提供する。 1)高品質プラズマ励起CVD絶縁障壁を堆積する。 2)回転塗布ガラス層を塗布する。 3)低いエッチング率を有するプラズマ励起CVD絶縁障壁を堆積する。 4)プラズマ励起CVDによる、リンを含むガラス表面層を堆積する。 5)フォトレジストを付加し、フォトレジストを露光してボンドパッドパター ンを設定する。 6)パッドエッチング工程のウェットエッチング部分を行う。 7)パッドエッチング工程のドライエッチング部分を行い、かつ 8)フォトレジストを除去する。 EPROMセルは図8のフローティング・ゲート14と、図8のコントロール ・ゲート16からなる。図8のソースとドレイン活性領域11と12の間の導電 路は、フローティング・ゲートとコントロール・ゲートのステータスによって決 定される。電荷が意図的にフローティング・ゲート上に加えられたときには、ソ ースとドレインの間の導電路を開くために、コントロール・ゲート上で必要とさ れるスレッショールド電圧VTを増加させる。あるバイナリー・ステートについ て、フローティング・ゲート50に加えられる電荷の量は、VTが約12ボルト となるように調整される。電荷がフローティング・ゲートに保持される限り、VT は約12ボルトに維持される。他のバイナリー・ステートを表す非充電セルは 、約4ボルトの低いスレッショールド電圧VTをもつ。「読み出し」サイクル中 にコントロール・ゲート電圧は、8ボルトに設定され、充電されたセルは導通せ ず(閉路)、非充電セルは導通する(開路)。EPROMの適正な機能は、適正 な電荷量を保持するフローティング・ゲートの性能に依存する。 EPROMの動作中に、湿気と移動イオンが低品質の表面保護層に浸透して、 図8のフローティング・ゲート14の電荷損失(または増加)を来す可能性があ る。電荷損失/増加は、コントロール・ゲートVTを変化させ、EPROMセル の劣化をもたらす。表面保護層の障壁の性能は通常出荷前に滞留ベークと呼ばれ る手順で、テストされるが、その手順ではテストされるEPROMは通常250 ℃の温度で長く焼成され、スレッショールド電圧dVTの変化が一定の時間間隔 で測定される。VTの変化はデバイス劣化の直接の指標である。この保持焼成は ウェーハレベルまたはパッケージ後のダイレベルでも行われる。典型的には標本 規模はダイ数百個であり、各ダイは数百万のメモリーセルを有している。本発明 の表面保護構造のウェーハレベルとダイレベルの滞留ベークテストの結果が、図 9と図10にまとめられている。ここに示されたdVTデータは商業的に満足で きる規格(<1.5V)内に十分入っている。 集積回路(IC)上の表面保護層の主要な機能の一つは、ICをパッケージン グ中とICの使用中の厳しい温度、湿度、および磨耗させる機械的応力による破 損から保護することにある。ICの信頼性は通常、品質確認として知られる様々 な加速テストによってテストされる。提案された表面保護構造の広範な信頼性テ ストが行われた。テストは温度サイクル、プレッシャークックテスト(PCT) 、熱衝撃、静電破壊、低温貯蔵、温度湿度テストを含む。提案された表面保護構 造はこれら全ての信頼性テストに合格した。提案された表面保護構造はPCTテ ストに最も影響することが見出された。PCTテスト中にデバイスは121℃、 湿度100%、ならびに2気圧中に168時間置かれる。標本の機能性について プレッシャークックの前後で、歩留まりの%の比較のため測定がなされた。提案 された表面保護層について、歩留まりの低下は約2%であった。先行技術の表面 保護層はこのテストで壊滅的(90%を超える低下)に不良となった。これは提 案された表面保護構造の重要な利点である。 表面保護構造のUV光透明性は、プログラムされたセルを容易に消去するに十 分な高くなければならない。EPROMセルの消去可能性テストは、下記の過程 からなる。 1)254nmのUV光を照射して、全てのEPROMセルがテスト開始前にフ ローティング・ゲートに残留電荷がないようにする。(UV光はフローティング ・ゲート上の電荷を十分励起して、電荷がフローティング・ゲートから逃げられ るようにする)。 2)各ダイ中の全てのプログラムされていないセルをONするに必要な最小ス レッショールド電圧VT(min)を測定し、かつVT(min)の各値に該当するダイの数 で作表する。(図11参照)。 3)フローティング・ゲートの電荷を印加して全てのセルをプログラムする。 4)表面保護層を通してデバイスに254nmのUV光を照射する。 5)各ダイのVT(min)を再測定して、VT(min)値の分布を過程2で得られたそ れと比較する。表面保護層のUV透過性が低いために、過程4でフローティング ・ゲートの電荷の消去が不完全な場合には、VT(min)値の分布が高い値に向かっ て分散する。 図11と12は本発明に基づく表面保護層のVT(min)値の分布と、UV消去性 の低い表面保護層との比較である。図11は4.0ボルトより大きい値できれいで あるが、先行技術の方法では、VT(min)値の大きい部分で広い分布が見られる。 (図12) 本提案の表面保護層の追加コストは、主として流動性ガラス塗布の追加による 。エッチ・バック・システムは何ら使用されないので、ウェーハ当たりの追加コ ストは比較的低く、かつ提供される優れた信頼性により十分正当化される。生産 性はウェットエッチング過程の追加により、パッドのドライエッチング時間を制 限することと、流動性ガラス上のウェットエッチング停止層の追加により、最適 化される。 前記の本発明の好ましい実施例の記述は、説明と記述のために行われた。それ は発明の全てを網羅することも、発明を開示された形に忠実に限定することをも 意図するものではない。明らかに、この分野の技術を有する当業者には、多くの 修正や変更が明白であろう。発明の範囲は下記の請求の範囲とその均等物により 定義される。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI H01L 21/8247 9635−4M H01L 21/302 J 29/788 29/792 (72)発明者 ワン ウェン イェン 台湾 シン チュ ソン リン ロード レーン 35−100 5エフ (72)発明者 ワン ミン ホン 台湾 トーリュー タットン ロード 237 (72)発明者 ウォン シェン シェン 台湾 タイペイ アン ホー ロード レ ーン 90−31 4エフ (72)発明者 ヒュアン ジノ 台湾 シン チュ パオ シャン ロード ラ チー ヴィレッジ アーリー 7 ライン マンション 5 (72)発明者 チャン ポー シェン 台湾 ナントー チュンシャン ストリー ト 198 (72)発明者 リュー ユ ツァイ 台湾 シン チュ チュン リン サン サン ヴィレッジ リン 5 45−2 (72)発明者 チャン チュン チ 台湾 チュー ツン チュン シン ロー ド セクション 2 レーン 684−6 4エフ (72)発明者 ヤン タ ヒュン 台湾 タイ チュン フェン ユーアン シ シー ロード レーン 47−19

Claims (1)

  1. 【特許請求の範囲】 1.集積回路上に表面保護被覆を形成する方法において、 集積回路は平坦でない形状と、少なくとも一つの、導通パッドを有し、 集積回路を覆って第一の絶縁層を堆積させ、 第一の絶縁層を覆う流動性絶縁材の層を付加して、平坦でない形状を平滑化し 、 流動性絶縁材層を覆う第二の絶縁層を堆積させ、 第二の絶縁皮膜を覆う保護パターン層を形成し、かつ少なくとも一つの導通パ ッド上の保護パターン層に開口部を設定し、 等方性である方法を使用して、開口部により露出された第二の絶縁層の部分を 除去し、 異方性である方法を使用して、開口部を通して露出された、第二の絶縁層の残 存部分と、流動性絶縁材層と、第一の絶縁層を含む、残りの層の部分を導通パッ ドに届くまで除去し、かつ 保護パターン層を除去する過程からなる方法。 2.第一の絶縁層を形成する過程が、移動イオンの浸透に抵抗性を有する絶縁 層を形成するための、プラズマ励起化学蒸着法の使用を含むことを特徴とする請 求の範囲第1項に記載の方法。 3.流動性絶縁材層を付加する過程は、下部の形状を平滑化するために第一の 絶縁層を覆う、流動性ガラスの回転塗布と、硬化を含むことを特徴とする請求の 範囲第1項に記載の方法。 4.流動性絶縁材層を付加する過程は、硬化された流動性ガラスを薄くするた めのエッチバックを含まないことを特徴とする請求の範囲第3項に記載の方法。 5.硬化された流動性ガラスが、導通パッド上に0.1ミクロンより少ない厚さ を有することを特徴とする請求の範囲第3項に記載の方法。 6.第二の絶縁層を堆積する過程が、プラズマ励起化学蒸着法を用いて、保護 用絶縁層を形成し、流動性絶縁材層をそれに続くウェット・エッチング工程から 保護することを特徴とする請求の範囲第1項に記載の方法。 7.保護絶縁層のために使用されたプラズマ励起化学蒸着法が、シリコン酸素 窒化物を付加することを特徴とする請求の範囲第5項に記載の方法。 8.第二の絶縁層を堆積する過程が、応力の緩衝をもたらし且つ移動イオンの 第一の絶縁層への浸入を防ぐ、リンをドープしたシリカ層を形成するために、プ ラズマ励起化学蒸着法を使用することを特徴とする請求の範囲第1項に記載の方 法。 9.リンをドープしたシリカ層のために使用されるプラズマ励起化学蒸着法は 、堆積中のプラズマ形成のために、高周波と低周波出力の両者を用いることを特 徴とする請求の範囲第8項に記載の方法。 10.第二の絶縁層が等方性エッチングについてあるエッチング率特性を有す る上部層と、上部層より遅い等方性エッチング率特性を有する下部層とを含み、 等方性エッチング工程が、流動性絶縁材層を等方性エッチング過程から保護する ために、エッチング材料が下部層を貫通しないように、時間的に調節されている ことを特徴とする請求の範囲第1項に記載の方法。 11.第一の絶縁層、流動性絶縁材層および第二の絶縁層が、紫外線透過性材 料より成ることを特徴とする請求の範囲第1項に記載の方法。 12.異方性エッチング過程が、プラズマエッチングを含むことを特徴とする 請求の範囲第1項に記載の方法。 13.異方性エッチング過程が、少なくとも一つの導通パッドを露出する第一 のプラズマエッチングと、少なくとも一つの導通パッド上の絶縁材料の残滓を最 小にする第二のプラズマエッチングを含んでいることを特徴とする請求の範囲第 1項に記載の方法。 14.集積回路上に表面保護被覆を形成する方法において、集積回路は平坦で ない形状と、少なくとも一つの、導通パッドを有し、 プラズマ励起化学蒸着法を使用して、集積回路上に第一の絶縁層を堆積させ、 第一の絶縁層上に流動性ガラスを回転塗布して、硬化し、 プラズマ励起化学蒸着法を使用して、硬化した流動性ガラスを上にシリコン酸 素窒化物から成る第二の絶縁層を堆積させ、 プラズマ励起化学蒸着法を使用して、第二の絶縁層上にリンをドープしたシリ カから成る第三の絶縁層を堆積させ、 第三の絶縁皮膜上に保護パターン層を形成し、かつ少なくとも一つの導通パッ ド上の保護パターン層に開口部を設定し、 異方性であるエッチング方法を使用して、開口部により露出された第三の絶縁 層の部分を第二の絶縁層に届くまで除去し、 等方性であるエッチング方法を使用して、開口部を通して露出された、第二の 絶縁層と、硬化された流動性ガラス層と、第一の絶縁層を含む、残りの層の部分 を導通パッドに届くまで除去し、かつ 保護パターン層を除去することから成る方法。 15.第三の絶縁層のために使用されるプラズマ励起化学蒸着法が、堆積中の プラズマ形成のために、高周波と低周波出力の両者を用いることを特徴とする請 求の範囲第14項に記載の方法。 16.第三の絶縁層が第二の絶縁層より速い等方性エッチング率特性を有し、 等方性エッチング工程が、硬化した流動性ガラス層を等方性エッチング過程から 保護するために、エッチング材料が第二の絶縁層に貫通しないように、時間的に 調節されていることを特徴とする請求の範囲第14項に記載の方法。 17.集積回路がUV消去可能なEPROMセルを含み、第一の絶縁層と、硬 化された流動性ガラス層と、第二の絶縁層と第三の絶縁層がEPROMセルの消 去に使用される紫外線に透過性を有する材料から成ることを特徴とする請求の範 囲第14項に記載の方法。 18.異方性エッチング工程が、プラズマエッチングを含むことを特徴とする 請求の範囲第14項に記載の方法。 19.異方性エッチング工程が、少なくとも一つの導通パッドを露出する第一 のプラズマエッチングと、少なくとも一つの導通パッド上の絶縁材料の残滓を最 小にする第二のプラズマエッチングを含んでいることを特徴とする請求の範囲第 14項に記載の方法。 20.流動性ガラスを回転塗布し、硬化する過程は、硬化された流動性ガラス を薄くするためのエッチバックを含まないことを特徴とする請求の範囲第14項 に記載の方法。 21.硬化された流動性ガラスが、導通パッド上に0.1ミクロンより少ない厚 さを有することを特徴とする請求の範囲第20項に記載の方法。 22.表面保護構造を有する集積回路において、 移動イオンと湿気の浸透に抵抗性を有する絶縁障壁層と、 絶縁障壁層上にあって、下部の形状を平滑化する平坦化層と、 平坦化層上の応力の緩衝をもたらし且つイオン捕捉を行う層から成ることを特 徴とする集積回路。 23.平坦化層と応力の緩衝をもたらし且つイオン捕捉を行う層との間に保護 層を更に有し、その保護層が対応力保護とイオン捕捉を行う層上に行われるエッ チング工程から平坦化層を保護することを特徴とする請求の範囲第22項に記載 の集積回路。 24.絶縁障壁層がシリコン酸素窒化物から成り、平坦化層がガラスより成り 、保護層がシリコン酸素窒化物から成り、かつ応力の緩衝をもたらし且つイオン 捕捉を行う層がリンをドープされたシリカより成ることを特徴とする請求の範囲 第23項に記載の集積回路。 25.UV消去可能なEPROMセルを含み、表面保護構造を有する集積回路 において、 移動イオンと湿気による浸透に抵抗性を有し、かつEPROMセルの消去に使 用される紫外線に透過性の絶縁障壁層と、 絶縁障壁層上にあって下部の形状を平滑化し、かつEPROMセルの消去に使 用される紫外線に透過性の平坦化層、ならびに 平坦化層上にあって、かつEPROMセルの消去に使用される紫外線に透過性 の、応力の緩衝をもたらし且つイオン捕捉を行う層から成ることを特徴とする集 積回路。 26.平坦化層と応力の緩衝をもたらし且つイオン捕捉を行う層との間にあり 、かつEPROMセルの消去に使用される紫外線に透過性の保護層を更に有し、 その保護層が応力保護とイオン捕捉を行う層上に使用されるエッチング工程から 平坦化層を保護することを特徴とする請求の範囲第25項に記載の集積回路。 27.絶縁障壁層がシリコン酸素窒化物より成り、平坦化層がガラスより成り 、保護層がシリコン酸素窒化物より成り、かつ応力の緩衝をもたらし且つイオン 捕捉を行う層がリンをドープされたシリカより成ることを特徴とする請求の範囲 第 26項に記載の集積回路。
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