JPH0951254A - クロックジェネレータ - Google Patents
クロックジェネレータInfo
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- JPH0951254A JPH0951254A JP7198849A JP19884995A JPH0951254A JP H0951254 A JPH0951254 A JP H0951254A JP 7198849 A JP7198849 A JP 7198849A JP 19884995 A JP19884995 A JP 19884995A JP H0951254 A JPH0951254 A JP H0951254A
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- JP
- Japan
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- input
- circuit
- clock
- output signal
- inverter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 周波数が高い入力クロックを使用すると、入
力クロックに基づいて発生させた出力クロックのデュー
ティが小さくなる。 【解決手段】 入力クロックＡを、順次伝達するインバ
ータＩ1A，Ｉ1B，Ｉ2A、NOR 回路NO1 、インバータＩ3A
及びNOR 回路NO2 …と、入力クロックの伝達途中の異な
る位置の入力クロックをラッチするＤフリップフロップ
DF1 , DF2 , DF3…と、ＤフリップフロップDF1 , DF2 ,
DF3 …のラッチデータ及び入力クロックに基づいて中
間信号Ａ1 , Ａ2 , Ａ3 …を出力するNAND回路Ｎ1 ，Ｎ
2 ，Ｎ3 …と、中間信号Ａ1 , Ａ2 , Ａ3 …が入力され
る多入力AND 回路AN0 とを備え、相隣するＤフリップフ
ロップのラッチデータに基づく夫々の信号をNOR 回路NO
1 ，NO2 …へ入力する構成にする。
力クロックに基づいて発生させた出力クロックのデュー
ティが小さくなる。 【解決手段】 入力クロックＡを、順次伝達するインバ
ータＩ1A，Ｉ1B，Ｉ2A、NOR 回路NO1 、インバータＩ3A
及びNOR 回路NO2 …と、入力クロックの伝達途中の異な
る位置の入力クロックをラッチするＤフリップフロップ
DF1 , DF2 , DF3…と、ＤフリップフロップDF1 , DF2 ,
DF3 …のラッチデータ及び入力クロックに基づいて中
間信号Ａ1 , Ａ2 , Ａ3 …を出力するNAND回路Ｎ1 ，Ｎ
2 ，Ｎ3 …と、中間信号Ａ1 , Ａ2 , Ａ3 …が入力され
る多入力AND 回路AN0 とを備え、相隣するＤフリップフ
ロップのラッチデータに基づく夫々の信号をNOR 回路NO
1 ，NO2 …へ入力する構成にする。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックを発生す
るクロックジェネレータに関するものである。
るクロックジェネレータに関するものである。
【０００２】
【従来の技術】図３はクロックジェネレータの模式図で
ある。クロックジェネレータCGは、それに入力クロック
Ａが入力され、基準信号Ｂが入力されると、クロックジ
ェネレータCGは出力クロックＣを発生するようになって
いる。このクロックジェネレータCGは、図４に示す入力
クロックＡ、基準信号Ｂ及び出力クロックＣのタイミン
グチャートのように基準信号Ｂに対して同期していない
入力クロックＡを、その周期を変えずに基準信号Ｂの立
上り時点 (又は立下り時点) に同期して出力クロックＣ
を発生し出力する。
ある。クロックジェネレータCGは、それに入力クロック
Ａが入力され、基準信号Ｂが入力されると、クロックジ
ェネレータCGは出力クロックＣを発生するようになって
いる。このクロックジェネレータCGは、図４に示す入力
クロックＡ、基準信号Ｂ及び出力クロックＣのタイミン
グチャートのように基準信号Ｂに対して同期していない
入力クロックＡを、その周期を変えずに基準信号Ｂの立
上り時点 (又は立下り時点) に同期して出力クロックＣ
を発生し出力する。
【０００３】図５は従来のこの種のクロックジェネレー
タの構成を示すブロック図である。入力クロックＡはイ
ンバータＩ1A及びＤフリップフロップDF1 の入力端子Ｄ
へ入力される。インバータＩ1Aの出力信号はNAND回路Ｎ
1 の一入力端子及びインバータＩ1Bへ入力される。Ｄフ
リップフロップDF1 の出力端子Ｑの出力信号はAND 回路
AN1 の一入力端子へ入力され、AND 回路AN1 の出力信号
はNAND回路Ｎ1 の他入力端子へ入力される。NAND回路Ｎ
1 の出力信号は、多入力AND 回路AN0 の第１入力端子ａ
1 へ入力される。インバータＩ1Bの出力信号は、インバ
ータＩ2A及びＤフリップフロップDF2 の入力端子Ｄへ入
力される。インバータＩ2Aの出力信号はNAND回路Ｎ2 の
一入力端子及びインバータＩ2Bへ入力される。
タの構成を示すブロック図である。入力クロックＡはイ
ンバータＩ1A及びＤフリップフロップDF1 の入力端子Ｄ
へ入力される。インバータＩ1Aの出力信号はNAND回路Ｎ
1 の一入力端子及びインバータＩ1Bへ入力される。Ｄフ
リップフロップDF1 の出力端子Ｑの出力信号はAND 回路
AN1 の一入力端子へ入力され、AND 回路AN1 の出力信号
はNAND回路Ｎ1 の他入力端子へ入力される。NAND回路Ｎ
1 の出力信号は、多入力AND 回路AN0 の第１入力端子ａ
1 へ入力される。インバータＩ1Bの出力信号は、インバ
ータＩ2A及びＤフリップフロップDF2 の入力端子Ｄへ入
力される。インバータＩ2Aの出力信号はNAND回路Ｎ2 の
一入力端子及びインバータＩ2Bへ入力される。
【０００４】ＤフリップフロップDF2 の出力端子Ｑの出
力信号はAND 回路AN2 の一入力端子へ入力される。AND
回路AN2 の出力信号はNAND回路Ｎ2 の他入力端子へ入力
され、NAND回路Ｎ2 の出力信号は多入力AND 回路AN0 の
第２入力端子ａ2 へ入力される。ＤフリップフロップDF
2 の反転出力端子＃Ｑの反転出力信号はAND 回路AN1の
他入力端子へ入力される。インバータＩ2Bの入力信号は
インバータＩ3A及びＤフリップフロップDF3 の入力端子
Ｄへ入力される。インバータＩ3Aの出力信号は、インバ
ータＩ3B及びNAND回路Ｎ3 の一入力端子へ入力される。
NAND回路Ｎ3 の出力信号は多入力AND 回路AN0 の第３入
力端子ａ3 へ入力される。ＤフリップフロップDF3 の出
力端子Ｑの出力信号はAND 回路AN3 の一入力端子へ入力
される。AND 回路AN3 の出力信号はNAND回路Ｎ3 の他入
力端子へ入力される。NAND回路Ｎ 3 の出力信号は多入力
AND 回路AN0 の第３入力端子ａ3 へ入力される。Ｄフリ
ップフロップDF3 の反転出力端子＃Ｑの反転出力信号は
AND 回路AN2 の他入力端子へ入力される。Ｄフリップフ
ロップDF1 , DF2 , DF3 の各トリガ端子Ｔには共通に基
準信号Ｂが入力される。
力信号はAND 回路AN2 の一入力端子へ入力される。AND
回路AN2 の出力信号はNAND回路Ｎ2 の他入力端子へ入力
され、NAND回路Ｎ2 の出力信号は多入力AND 回路AN0 の
第２入力端子ａ2 へ入力される。ＤフリップフロップDF
2 の反転出力端子＃Ｑの反転出力信号はAND 回路AN1の
他入力端子へ入力される。インバータＩ2Bの入力信号は
インバータＩ3A及びＤフリップフロップDF3 の入力端子
Ｄへ入力される。インバータＩ3Aの出力信号は、インバ
ータＩ3B及びNAND回路Ｎ3 の一入力端子へ入力される。
NAND回路Ｎ3 の出力信号は多入力AND 回路AN0 の第３入
力端子ａ3 へ入力される。ＤフリップフロップDF3 の出
力端子Ｑの出力信号はAND 回路AN3 の一入力端子へ入力
される。AND 回路AN3 の出力信号はNAND回路Ｎ3 の他入
力端子へ入力される。NAND回路Ｎ 3 の出力信号は多入力
AND 回路AN0 の第３入力端子ａ3 へ入力される。Ｄフリ
ップフロップDF3 の反転出力端子＃Ｑの反転出力信号は
AND 回路AN2 の他入力端子へ入力される。Ｄフリップフ
ロップDF1 , DF2 , DF3 の各トリガ端子Ｔには共通に基
準信号Ｂが入力される。
【０００５】そしてAND 回路AN0 から出力クロックＣが
出力される。インバータＩ1A (Ｉ2A, Ｉ3A) 、インバー
タＩ1B (Ｉ2B, Ｉ3B）、ＤフリップフロップDF1 (D
F2 , DF 3 ）、AND 回路AN1 (AN2 , AN3）、NAND回路Ｎ
1 （Ｎ2 ，Ｎ3 ）により単位回路Ｕ1 （Ｕ2 ，Ｕ3 ）が
夫々構成される。そして単位回路Ｕ1 ，Ｕ2 ，Ｕ3 が縦
続接続されているが、このような単位回路Ｕ1 ，Ｕ2 ，
Ｕ3 と同様の単位回路が更に多数同様に縦続接続されて
いるが、それらは図示していない。
出力される。インバータＩ1A (Ｉ2A, Ｉ3A) 、インバー
タＩ1B (Ｉ2B, Ｉ3B）、ＤフリップフロップDF1 (D
F2 , DF 3 ）、AND 回路AN1 (AN2 , AN3）、NAND回路Ｎ
1 （Ｎ2 ，Ｎ3 ）により単位回路Ｕ1 （Ｕ2 ，Ｕ3 ）が
夫々構成される。そして単位回路Ｕ1 ，Ｕ2 ，Ｕ3 が縦
続接続されているが、このような単位回路Ｕ1 ，Ｕ2 ，
Ｕ3 と同様の単位回路が更に多数同様に縦続接続されて
いるが、それらは図示していない。
【０００６】次にこのクロックジェネレータの動作を図
６に示す各部信号のタイミングチャートとともに説明す
る。いま、入力クロックＡが発生すると、入力クロック
ＡはインバータＩ1A，Ｉ1B，Ｉ2A，Ｉ2B，Ｉ3A，Ｉ3B…
を順次通って伝達されていく。ところで入力クロックＡ
をインバータに入力した場合、インバータのゲート動作
の遅延により僅かな時間遅延してインバータはクロック
を出力することになる。
６に示す各部信号のタイミングチャートとともに説明す
る。いま、入力クロックＡが発生すると、入力クロック
ＡはインバータＩ1A，Ｉ1B，Ｉ2A，Ｉ2B，Ｉ3A，Ｉ3B…
を順次通って伝達されていく。ところで入力クロックＡ
をインバータに入力した場合、インバータのゲート動作
の遅延により僅かな時間遅延してインバータはクロック
を出力することになる。
【０００７】そのため入力クロックＡの位相はインバー
タを通るたびに僅かづつ遅延していき、ノードＭ1 ，Ｍ
2 ，Ｍ3 …のクロックの位相は順次遅延したものにな
る。ここで、いま基準信号Ｂが立上ると、各Ｄフリップ
フロップDF1 ，DF2 ，DF3 …は、ノードＭ1 ，Ｍ2 ，Ｍ
3 …における位相が僅かづつ遅れている入力クロックＡ
の値を一斉にラッチする。これにより、各Ｄフリップフ
ロップは“Ｈ”又は“Ｌ”のデータをラッチする。その
ため相隣の２つのＤフリップフロップのうち、入力クロ
ックＡの上流側に位置しているＤフリップフロップのラ
ッチデータが“Ｈ”下流側に位置しているＤフリップフ
ロップのラッチデータが“Ｌ”になる状態が生じる。例
えばＤフリップフロップDF2 が“Ｈ”、Ｄフリップフロ
ップDF3 が“Ｌ”のデータをラッチするとAND 回路AN2
には“Ｈ”の反転出力信号が入力されてAND 回路AN
2 の、出力信号は“Ｈ”となり、その出力信号が入力さ
れるNAND回路Ｎ2 はクロック伝達可能な状態になる。
タを通るたびに僅かづつ遅延していき、ノードＭ1 ，Ｍ
2 ，Ｍ3 …のクロックの位相は順次遅延したものにな
る。ここで、いま基準信号Ｂが立上ると、各Ｄフリップ
フロップDF1 ，DF2 ，DF3 …は、ノードＭ1 ，Ｍ2 ，Ｍ
3 …における位相が僅かづつ遅れている入力クロックＡ
の値を一斉にラッチする。これにより、各Ｄフリップフ
ロップは“Ｈ”又は“Ｌ”のデータをラッチする。その
ため相隣の２つのＤフリップフロップのうち、入力クロ
ックＡの上流側に位置しているＤフリップフロップのラ
ッチデータが“Ｈ”下流側に位置しているＤフリップフ
ロップのラッチデータが“Ｌ”になる状態が生じる。例
えばＤフリップフロップDF2 が“Ｈ”、Ｄフリップフロ
ップDF3 が“Ｌ”のデータをラッチするとAND 回路AN2
には“Ｈ”の反転出力信号が入力されてAND 回路AN
2 の、出力信号は“Ｈ”となり、その出力信号が入力さ
れるNAND回路Ｎ2 はクロック伝達可能な状態になる。
【０００８】そして前述したように上流側のＤフリップ
フロップのラッチデータが“Ｈ”、下流側のＤフリップ
フロップのラッチデータが“Ｌ”になる状態は、入力ク
ロックがインバータを通るごとに僅かづつ遅延するため
に複数の位置で生じる。それにより、クロック伝達可能
な状態になるNAND回路が複数になる。また、同様に位置
しているＤフリップフロップのラッチデータがともに
“Ｈ”の場合は、それらのラッチデータが入力されたAN
D 回路の出力信号は“Ｌ”となり、その出力信号が入力
されるNAND回路の出力信号は“Ｈ”に固定され、このよ
うに出力信号が“Ｈ”に固定されるNAND回路も複数にな
る。そして、それらのNAND回路の出力信号たる中間信号
Ａ1 ，Ａ2 ，Ａ3 …が多入力AND 回路AN0 へ入力される
結果、入力クロックＡの伝達が可能な複数のNAND回路か
らの中間信号の論理が成立した時点で出力クロックＣが
立上り、論理が不成立になった時点で出力クロックＣが
立下って、基準信号Ｂに同期した出力クロックＣが発生
する。
フロップのラッチデータが“Ｈ”、下流側のＤフリップ
フロップのラッチデータが“Ｌ”になる状態は、入力ク
ロックがインバータを通るごとに僅かづつ遅延するため
に複数の位置で生じる。それにより、クロック伝達可能
な状態になるNAND回路が複数になる。また、同様に位置
しているＤフリップフロップのラッチデータがともに
“Ｈ”の場合は、それらのラッチデータが入力されたAN
D 回路の出力信号は“Ｌ”となり、その出力信号が入力
されるNAND回路の出力信号は“Ｈ”に固定され、このよ
うに出力信号が“Ｈ”に固定されるNAND回路も複数にな
る。そして、それらのNAND回路の出力信号たる中間信号
Ａ1 ，Ａ2 ，Ａ3 …が多入力AND 回路AN0 へ入力される
結果、入力クロックＡの伝達が可能な複数のNAND回路か
らの中間信号の論理が成立した時点で出力クロックＣが
立上り、論理が不成立になった時点で出力クロックＣが
立下って、基準信号Ｂに同期した出力クロックＣが発生
する。
【０００９】
【発明が解決しようとする課題】ところで、前述した従
来のクロックジェネレータはクロック伝達可能になって
入力クロックに応じて出力される複数の中間信号の論理
が成立した時点で、出力クロックが立上るので、入力ク
ロックに応じて出力される中間信号の数が多い程、論理
が成立する時点が遅延することになる。しかし、前述し
たように入力クロックの周波数が高い程、相隣のＤフリ
ップフロップのうち、クロック上流側のＤフリップフロ
ップが“Ｈ”のデータ、下流側のＤフリップフロップが
“Ｌ”のデータをラッチする位置が多くなって、それら
のラッチデータに基づいて単位回路から出力する中間信
号の数が多くなる。したがって、入力クロックの周波数
が高い程、クロックの立上り時点がより遅れることにな
り、出力クロックの周期に対するデューティが小さくな
る。そのため発生させた出力クロックでCPU を駆動する
と、入力クロックの周波数によってはCPU の動作マージ
ンが不足してCPU を誤動作させる虞れがあるという問題
がある。
来のクロックジェネレータはクロック伝達可能になって
入力クロックに応じて出力される複数の中間信号の論理
が成立した時点で、出力クロックが立上るので、入力ク
ロックに応じて出力される中間信号の数が多い程、論理
が成立する時点が遅延することになる。しかし、前述し
たように入力クロックの周波数が高い程、相隣のＤフリ
ップフロップのうち、クロック上流側のＤフリップフロ
ップが“Ｈ”のデータ、下流側のＤフリップフロップが
“Ｌ”のデータをラッチする位置が多くなって、それら
のラッチデータに基づいて単位回路から出力する中間信
号の数が多くなる。したがって、入力クロックの周波数
が高い程、クロックの立上り時点がより遅れることにな
り、出力クロックの周期に対するデューティが小さくな
る。そのため発生させた出力クロックでCPU を駆動する
と、入力クロックの周波数によってはCPU の動作マージ
ンが不足してCPU を誤動作させる虞れがあるという問題
がある。
【００１０】本発明は斯かる問題に鑑み、入力クロック
の周波数が高い場合でも、クロックのデューティが大き
い出力クロックを発生するクロックジェネレータを提供
することを目的とする。
の周波数が高い場合でも、クロックのデューティが大き
い出力クロックを発生するクロックジェネレータを提供
することを目的とする。
【００１１】
【課題を解決するための手段】第１発明に係るクロック
ジェネレータは、クロックを入力すべき第１インバータ
と、該第１インバータに直列接続された第２インバータ
と、前記クロック及び基準信号を入力すべき第１ラッチ
回路と、該第１ラッチ回路の出力信号を入力すべき第１
論理回路と、該第１論理回路の出力信号及び前記第１イ
ンバータの出力信号を入力すべき第２論理回路とにより
第１単位回路を構成し、クロックを入力すべき第３イン
バータと、該第３インバータの出力信号を入力すべき第
３論理回路と、第３インバータに入力されるクロック及
び基準信号を入力すべき第２ラッチ回路と、該第２ラッ
チ回路の出力信号を入力すべき第４論理回路と、該第４
論理回路の出力信号及び前記第３インバータの出力信号
を入力すべき第５論理回路とからなる第２単位回路を複
数構成し、第２単位回路夫々は一の第２単位回路の第３
論理回路の出力信号を、他の第２単位回路の第３インバ
ータへ入力すべく縦続接続するとともに、第１単位回路
の第２インバータの出力信号を最前段の第２単位回路の
第３インバータへ入力すべく接続しており、最前段の第
２単位回路の第２ラッチ回路の反転出力信号を第１単位
回路の第１論理回路へ入力し、次段の第２単位回路の第
２ラッチ回路の反転出力信号を前段の第２単位回路の第
４論理回路へ入力しており、第１単位回路の出力信号を
次段の第２単位回路の第３論理回路へ、各第２単位回路
の第４論理回路の出力信号を次段の第２単位回路の第３
論理回路へ入力し、前記第２論理回路及び複数の第５論
理回路の各出力信号を多入力第６論理回路へ入力する構
成にする。
ジェネレータは、クロックを入力すべき第１インバータ
と、該第１インバータに直列接続された第２インバータ
と、前記クロック及び基準信号を入力すべき第１ラッチ
回路と、該第１ラッチ回路の出力信号を入力すべき第１
論理回路と、該第１論理回路の出力信号及び前記第１イ
ンバータの出力信号を入力すべき第２論理回路とにより
第１単位回路を構成し、クロックを入力すべき第３イン
バータと、該第３インバータの出力信号を入力すべき第
３論理回路と、第３インバータに入力されるクロック及
び基準信号を入力すべき第２ラッチ回路と、該第２ラッ
チ回路の出力信号を入力すべき第４論理回路と、該第４
論理回路の出力信号及び前記第３インバータの出力信号
を入力すべき第５論理回路とからなる第２単位回路を複
数構成し、第２単位回路夫々は一の第２単位回路の第３
論理回路の出力信号を、他の第２単位回路の第３インバ
ータへ入力すべく縦続接続するとともに、第１単位回路
の第２インバータの出力信号を最前段の第２単位回路の
第３インバータへ入力すべく接続しており、最前段の第
２単位回路の第２ラッチ回路の反転出力信号を第１単位
回路の第１論理回路へ入力し、次段の第２単位回路の第
２ラッチ回路の反転出力信号を前段の第２単位回路の第
４論理回路へ入力しており、第１単位回路の出力信号を
次段の第２単位回路の第３論理回路へ、各第２単位回路
の第４論理回路の出力信号を次段の第２単位回路の第３
論理回路へ入力し、前記第２論理回路及び複数の第５論
理回路の各出力信号を多入力第６論理回路へ入力する構
成にする。
【００１２】第２発明に係るクロックジェネレータは、
入力されるクロックの周波数範囲に対応づけたデータを
格納するレジスタと、該レジスタのデータに基づいて制
御信号を発生する信号発生回路と、該信号発生回路から
出力される制御信号及び各単位回路の第２論理回路の出
力信号を入力すべき論理回路とを備える構成にする。
入力されるクロックの周波数範囲に対応づけたデータを
格納するレジスタと、該レジスタのデータに基づいて制
御信号を発生する信号発生回路と、該信号発生回路から
出力される制御信号及び各単位回路の第２論理回路の出
力信号を入力すべき論理回路とを備える構成にする。
【００１３】
【発明の実施の形態】以下本発明をその実施の形態を示
す図面により詳述する。図１は本発明に係るクロックジ
ェネレータの構成を示すブロック図である。入力クロッ
クＡはインバータＩ1A及びＤフリップフロップDF1 の入
力端子Ｄへ入力される。インバータＩ1Aの出力信号はイ
ンバータＩ1B及びNAND回路Ｎ1 の一入力端子へ入力され
る。ＤフリップフロップDF1 の出力端子Ｑの出力信号は
AND 回路AN1 の一入力端子へ入力される。NAND回路AN1
の出力信号はNAND回路AN1 の他入力端子及びNOR 回路NO
1 の一入力端子へ入力される。
す図面により詳述する。図１は本発明に係るクロックジ
ェネレータの構成を示すブロック図である。入力クロッ
クＡはインバータＩ1A及びＤフリップフロップDF1 の入
力端子Ｄへ入力される。インバータＩ1Aの出力信号はイ
ンバータＩ1B及びNAND回路Ｎ1 の一入力端子へ入力され
る。ＤフリップフロップDF1 の出力端子Ｑの出力信号は
AND 回路AN1 の一入力端子へ入力される。NAND回路AN1
の出力信号はNAND回路AN1 の他入力端子及びNOR 回路NO
1 の一入力端子へ入力される。
【００１４】インバータＩ1Bの出力信号はインバータＩ
2A及びＤフリップフロップDF2 の入力端子Ｄへ入力され
る。インバータＩ2Aの出力信号はNAND回路Ｎ2 の一入力
端子及びNOR 回路NO1 の他入力端子へ入力される。Ｄフ
リップフロップDF2 の反転出力端子＃Ｑの反転出力信号
はAND 回路AN1 の他入力端子へ入力され、出力端子Ｑの
出力信号はAND 回路AN2 の一入力端子へ入力される。AN
D 回路AN2 の出力信号はNAND回路Ｎ2 の他入力端子及び
NOR 回路NO2 の一入力端子へ入力される。NOR回路NO1
の出力信号はインバータＩ3A及びＤフリップフロップDF
3 の入力端子Ｄへ入力される。インバータＩ3Aの出力信
号はNAND回路Ｎ3 の一入力端子及びNOR回路NO2 の他入
力端子へ入力される。ＤフリップフロップDF3 の反転出
力端子＃Ｑの反転出力信号はAND 回路AN2 の他入力端子
へ入力され、出力端子Ｑの出力信号はAND 回路AN3 の一
入力端子へ入力される。AND 回路AN3 の出力信号はNAND
回路Ｎ3 の他入力端子へ入力される。
2A及びＤフリップフロップDF2 の入力端子Ｄへ入力され
る。インバータＩ2Aの出力信号はNAND回路Ｎ2 の一入力
端子及びNOR 回路NO1 の他入力端子へ入力される。Ｄフ
リップフロップDF2 の反転出力端子＃Ｑの反転出力信号
はAND 回路AN1 の他入力端子へ入力され、出力端子Ｑの
出力信号はAND 回路AN2 の一入力端子へ入力される。AN
D 回路AN2 の出力信号はNAND回路Ｎ2 の他入力端子及び
NOR 回路NO2 の一入力端子へ入力される。NOR回路NO1
の出力信号はインバータＩ3A及びＤフリップフロップDF
3 の入力端子Ｄへ入力される。インバータＩ3Aの出力信
号はNAND回路Ｎ3 の一入力端子及びNOR回路NO2 の他入
力端子へ入力される。ＤフリップフロップDF3 の反転出
力端子＃Ｑの反転出力信号はAND 回路AN2 の他入力端子
へ入力され、出力端子Ｑの出力信号はAND 回路AN3 の一
入力端子へ入力される。AND 回路AN3 の出力信号はNAND
回路Ｎ3 の他入力端子へ入力される。
【００１５】NAND回路Ｎ1 ，Ｎ2 ，Ｎ3 の出力信号たる
中間信号Ａ1 ，Ａ2 ，Ａ3 …は多入力AND 回路AN0 の各
入力端子へ各別に入力され、多入力AND 回路AN0 から出
力クロックＣを出力する。またＤフリップフロップD
F1 ，DF2 ，DF3 のトリガ端子Ｔ夫々には基準信号Ｂが
共通に入力される。
中間信号Ａ1 ，Ａ2 ，Ａ3 …は多入力AND 回路AN0 の各
入力端子へ各別に入力され、多入力AND 回路AN0 から出
力クロックＣを出力する。またＤフリップフロップD
F1 ，DF2 ，DF3 のトリガ端子Ｔ夫々には基準信号Ｂが
共通に入力される。
【００１６】そして、ＤフリップフロップDF1 、インバ
ータＩ1A、インバータＩ1B、AND 回路AN1 及びNAND回路
Ｎ1 により単一回路Ｕ1 が構成される。またＤフリップ
フロップDF2 （DF3 ）、インバータＩ2A（Ｉ3A）、NOR
回路NO1 （NO2 ）、AND 回路AN2 （AN3 ）及びNAND回路
Ｎ2 （Ｎ3 ）により単一回路Ｕ2 （Ｕ3 ）が構成され
る。単一回路Ｕ2 , Ｕ3 は同一構成であり、このような
単位回路が複数個、例えば50個程度が同様に縦続接続さ
れるが、その単位回路については省略し図示していな
い。
ータＩ1A、インバータＩ1B、AND 回路AN1 及びNAND回路
Ｎ1 により単一回路Ｕ1 が構成される。またＤフリップ
フロップDF2 （DF3 ）、インバータＩ2A（Ｉ3A）、NOR
回路NO1 （NO2 ）、AND 回路AN2 （AN3 ）及びNAND回路
Ｎ2 （Ｎ3 ）により単一回路Ｕ2 （Ｕ3 ）が構成され
る。単一回路Ｕ2 , Ｕ3 は同一構成であり、このような
単位回路が複数個、例えば50個程度が同様に縦続接続さ
れるが、その単位回路については省略し図示していな
い。
【００１７】次にこのように構成したクロックジェネレ
ータの動作を説明する。入力クロックが発生すると、入
力クロックＡはインバータＩ1A，Ｉ1B，Ｉ2A、NOR 回路
NO1 、インバータＩ3A及びNOR 回路NO2 …を順次通って
伝達されていく。ところで、クロックをインバータに入
力すると、インバータのゲート動作の遅延により僅かな
時間遅れて、インバータはクロックを出力する。そのた
め入力クロックＡの位相はインバータを通るたびに僅か
づつ遅延していき、ノードＭ1 ，Ｍ2 ，Ｍ3 …のクロッ
クの位相は順次遅延したものになる。ここで、いま基準
信号Ｂが立上ると、その立上り時点でＤフリップフロッ
プDF1 ，DF2 ，DF3 …はノードＭ1 ，Ｍ2 ，Ｍ3 …にお
ける位相が僅かづつ遅れている入力クロックＡの値を一
斉にラッチする。ところで、ノードＭ1 ，Ｍ2 ，Ｍ3 …
の数が多数であり、しかも各ノードで入力クロックが順
次僅かづつ遅延しているためにノードが“Ｈ”又は
“Ｌ”の状態にあり、各Ｄフリップフロップがラッチし
たデータは“Ｈ”又は“Ｌ”になる。
ータの動作を説明する。入力クロックが発生すると、入
力クロックＡはインバータＩ1A，Ｉ1B，Ｉ2A、NOR 回路
NO1 、インバータＩ3A及びNOR 回路NO2 …を順次通って
伝達されていく。ところで、クロックをインバータに入
力すると、インバータのゲート動作の遅延により僅かな
時間遅れて、インバータはクロックを出力する。そのた
め入力クロックＡの位相はインバータを通るたびに僅か
づつ遅延していき、ノードＭ1 ，Ｍ2 ，Ｍ3 …のクロッ
クの位相は順次遅延したものになる。ここで、いま基準
信号Ｂが立上ると、その立上り時点でＤフリップフロッ
プDF1 ，DF2 ，DF3 …はノードＭ1 ，Ｍ2 ，Ｍ3 …にお
ける位相が僅かづつ遅れている入力クロックＡの値を一
斉にラッチする。ところで、ノードＭ1 ，Ｍ2 ，Ｍ3 …
の数が多数であり、しかも各ノードで入力クロックが順
次僅かづつ遅延しているためにノードが“Ｈ”又は
“Ｌ”の状態にあり、各Ｄフリップフロップがラッチし
たデータは“Ｈ”又は“Ｌ”になる。
【００１８】また、相隣の２つのＤフリップフロップの
うち、入力クロックＡの上流側に位置しているＤフリッ
プフロップが“Ｈ”のデータをラッチし、下流側に位置
しているＤフリップフロップが“Ｌ”のデータをラッチ
した状態が複数生じる。ここで、例えばＤフリップフロ
ップDF2 が“Ｈ”のデータをラッチし、Ｄフリップフロ
ップDF3 が“Ｌ”のデータをラッチした場合、AND 回路
AN2 の出力信号は“Ｈ”になり、その出力信号が入力さ
れるNAND回路Ｎ2 はクロック伝達可能な状態になり、入
力クロックＡに応じて変化する中間信号Ａ2 を多入力AN
D 回路AN0 へ入力する。一方、AND 回路AN2 の出力信号
が“Ｈ”のためNOR 回路NO2 はクロック伝達不可能な状
態になって、単位回路Ｕ3 以降の単位回路への入力クロ
ックＡの伝達を遮断し、単位回路Ｕ3 以降の単位回路の
NAND回路から出力される中間信号は“Ｈ”に固定され
る。即ち、相隣するＤフリップフロップのラッチデータ
がともに“Ｈ”の状態にあると、これらのデータが入力
されるAND 回路の出力信号が“Ｌ”になり、その出力信
号が入力されるNAND回路の出力信号が“Ｈ”に固定され
ることになる。
うち、入力クロックＡの上流側に位置しているＤフリッ
プフロップが“Ｈ”のデータをラッチし、下流側に位置
しているＤフリップフロップが“Ｌ”のデータをラッチ
した状態が複数生じる。ここで、例えばＤフリップフロ
ップDF2 が“Ｈ”のデータをラッチし、Ｄフリップフロ
ップDF3 が“Ｌ”のデータをラッチした場合、AND 回路
AN2 の出力信号は“Ｈ”になり、その出力信号が入力さ
れるNAND回路Ｎ2 はクロック伝達可能な状態になり、入
力クロックＡに応じて変化する中間信号Ａ2 を多入力AN
D 回路AN0 へ入力する。一方、AND 回路AN2 の出力信号
が“Ｈ”のためNOR 回路NO2 はクロック伝達不可能な状
態になって、単位回路Ｕ3 以降の単位回路への入力クロ
ックＡの伝達を遮断し、単位回路Ｕ3 以降の単位回路の
NAND回路から出力される中間信号は“Ｈ”に固定され
る。即ち、相隣するＤフリップフロップのラッチデータ
がともに“Ｈ”の状態にあると、これらのデータが入力
されるAND 回路の出力信号が“Ｌ”になり、その出力信
号が入力されるNAND回路の出力信号が“Ｈ”に固定され
ることになる。
【００１９】これにより、入力クロックに応じて変化す
る単一の中間信号に応じて、多入力AND 回路AN0 の論理
が成立、不成立になって出力クロックＣが発生し多入力
AND回路AN0 から基準信号Ｂに同期し入力クロックＡと
同周期の出力クロックＣを出力する。このようにして出
力クロックＣの立上り時点は、入力クロックに応じて変
化する複数の中間信号の論理の成立時点によらず、入力
クロックに応じて変化する単一の中間信号で決定される
から、入力クロックＡの周波数が高い場合であっても出
力クロックの立上り時点が遅延せず、出力クロックのデ
ューティは、入力クロックの周波数が異なっても変わる
ことがなく、デューティが安定したクロックを発生する
ことができる。
る単一の中間信号に応じて、多入力AND 回路AN0 の論理
が成立、不成立になって出力クロックＣが発生し多入力
AND回路AN0 から基準信号Ｂに同期し入力クロックＡと
同周期の出力クロックＣを出力する。このようにして出
力クロックＣの立上り時点は、入力クロックに応じて変
化する複数の中間信号の論理の成立時点によらず、入力
クロックに応じて変化する単一の中間信号で決定される
から、入力クロックＡの周波数が高い場合であっても出
力クロックの立上り時点が遅延せず、出力クロックのデ
ューティは、入力クロックの周波数が異なっても変わる
ことがなく、デューティが安定したクロックを発生する
ことができる。
【００２０】図２は本発明に係るクロックジェネレータ
の他の構成を示すブロック図である。入力クロックの所
定周波数範囲ごとに対応づけたデータが書き込まれるレ
ジスタREを備え、そのラッチデータは制御信号発生回路
CSへ入力される。制御信号発生回路CSは、それに入力さ
れたラッチデータをデコードして“Ｌ”の制御信号を発
生するようになっている。多入力AND 回路AN01には単位
回路Ｕ1 ，Ｕ2 ，Ｕ3を含む例えば４つの単位回路から
なる第１ブロックの４つの中間信号Ａ1 ，Ａ2，Ａ3 …
が入力される。また多入力AND 回路AN02には、第１ブロ
ックの次の第２ブロックの図示していない４つの単位回
路の４つの中間信号が同様に入力される。更に多入力AN
D 回路AN03には第２ブロックの次の第３ブロックの図示
していない４つの単位回路の４つの中間信号が入力され
る。多入力AND 回路AN01, AN02，AN03の各出力信号は３
入力OR回路Ｏの各入力端子へ各別に入力される。また多
入力AND 回路AN02，AN03には、制御信号発生回路CSから
の制御信号が入力される。それ以外の構成は図５に示す
構成と同様であり、同一構成部分には同一符号を付して
いる。
の他の構成を示すブロック図である。入力クロックの所
定周波数範囲ごとに対応づけたデータが書き込まれるレ
ジスタREを備え、そのラッチデータは制御信号発生回路
CSへ入力される。制御信号発生回路CSは、それに入力さ
れたラッチデータをデコードして“Ｌ”の制御信号を発
生するようになっている。多入力AND 回路AN01には単位
回路Ｕ1 ，Ｕ2 ，Ｕ3を含む例えば４つの単位回路から
なる第１ブロックの４つの中間信号Ａ1 ，Ａ2，Ａ3 …
が入力される。また多入力AND 回路AN02には、第１ブロ
ックの次の第２ブロックの図示していない４つの単位回
路の４つの中間信号が同様に入力される。更に多入力AN
D 回路AN03には第２ブロックの次の第３ブロックの図示
していない４つの単位回路の４つの中間信号が入力され
る。多入力AND 回路AN01, AN02，AN03の各出力信号は３
入力OR回路Ｏの各入力端子へ各別に入力される。また多
入力AND 回路AN02，AN03には、制御信号発生回路CSから
の制御信号が入力される。それ以外の構成は図５に示す
構成と同様であり、同一構成部分には同一符号を付して
いる。
【００２１】次にこのように構成したクロックジェネレ
ータの動作を説明する。レジスタREには、入力クロック
の所定周波数範囲ごとに周波数範囲に対応づけたデータ
を書き込んでおく。即ち、入力クロックの周波数が高く
なる程、前述したように相隣のＤフリップフロップのう
ち、入力クロック上流側のＤフリップフロップが“Ｈ”
をラッチし、入力クロック下流側のＤフリップフロップ
が“Ｌ”をラッチする状態の数が増加するから、入力ク
ロックの周波数が第１周波数範囲では制御信号データＤ
1 を、第２周波数範囲では制御信号データＤ2 を、第３
周波数範囲では制御信号データＤ3 を予め書き込んでお
く。
ータの動作を説明する。レジスタREには、入力クロック
の所定周波数範囲ごとに周波数範囲に対応づけたデータ
を書き込んでおく。即ち、入力クロックの周波数が高く
なる程、前述したように相隣のＤフリップフロップのう
ち、入力クロック上流側のＤフリップフロップが“Ｈ”
をラッチし、入力クロック下流側のＤフリップフロップ
が“Ｌ”をラッチする状態の数が増加するから、入力ク
ロックの周波数が第１周波数範囲では制御信号データＤ
1 を、第２周波数範囲では制御信号データＤ2 を、第３
周波数範囲では制御信号データＤ3 を予め書き込んでお
く。
【００２２】さて、入力クロックＡが発生すると、入力
クロックＡはインバータＩ1A, Ｉ1B, Ｉ2A, Ｉ2B,
Ｉ3A, Ｉ3B…を順次通って伝達されていく。そして、前
述したインバータによる時間遅れにより、入力クロック
Ａの位相はインバータを通るたびに僅かづつ遅延し、ノ
ードＭ1 ，Ｍ2 ，Ｍ3 …のクロックの位相は順次遅延し
たものになる。ここで、いま基準信号Ｂが立上ると、そ
の立上り時点でＤフリップフロップDF1 ，DF2 ，DF3 …
はノードＭ1 ，Ｍ2 ，Ｍ3 …における位相が僅かづつ遅
れている入力クロックＡの値を一斉にラッチする。とこ
ろで、ノードＭ1 ，Ｍ2 ，Ｍ3 …の数が多数であり、し
かも入力クロックが順次僅かづつ遅延しているために、
ノードが“Ｈ”又は“Ｌ”の状態にあり、各Ｄフリップ
フロップがラッチしたデータは“Ｈ”又は“Ｌ”にな
る。また相隣の２つのＤフリップフロップのうち、入力
クロックＡの上流側に位置しているＤフリップフロップ
が“Ｈ”のデータをラッチし、下流側に位置しているＤ
フリップフロップが“Ｌ”のデータをラッチした状態が
複数生じる。
クロックＡはインバータＩ1A, Ｉ1B, Ｉ2A, Ｉ2B,
Ｉ3A, Ｉ3B…を順次通って伝達されていく。そして、前
述したインバータによる時間遅れにより、入力クロック
Ａの位相はインバータを通るたびに僅かづつ遅延し、ノ
ードＭ1 ，Ｍ2 ，Ｍ3 …のクロックの位相は順次遅延し
たものになる。ここで、いま基準信号Ｂが立上ると、そ
の立上り時点でＤフリップフロップDF1 ，DF2 ，DF3 …
はノードＭ1 ，Ｍ2 ，Ｍ3 …における位相が僅かづつ遅
れている入力クロックＡの値を一斉にラッチする。とこ
ろで、ノードＭ1 ，Ｍ2 ，Ｍ3 …の数が多数であり、し
かも入力クロックが順次僅かづつ遅延しているために、
ノードが“Ｈ”又は“Ｌ”の状態にあり、各Ｄフリップ
フロップがラッチしたデータは“Ｈ”又は“Ｌ”にな
る。また相隣の２つのＤフリップフロップのうち、入力
クロックＡの上流側に位置しているＤフリップフロップ
が“Ｈ”のデータをラッチし、下流側に位置しているＤ
フリップフロップが“Ｌ”のデータをラッチした状態が
複数生じる。
【００２３】そして入力クロックＡの周波数が高い程、
その状態の数が多くなる。そして、そのような“Ｈ”,
“Ｌ”のラッチデータが入力されたAND 回路の“Ｈ”の
出力信号が入力されるNAND回路の出力信号たる中間信号
が複数になって、それらの中間信号の論理が成立した時
点で出力クロックＣが立上り、不成立になった時点で立
下ることになる。したがって、入力クロックの周波数が
高い場合は、出力クロックＣの立上り時点が遅延して前
述したように出力クロックの周期に対するデューティの
割合、つまりデューティが小さくなる。
その状態の数が多くなる。そして、そのような“Ｈ”,
“Ｌ”のラッチデータが入力されたAND 回路の“Ｈ”の
出力信号が入力されるNAND回路の出力信号たる中間信号
が複数になって、それらの中間信号の論理が成立した時
点で出力クロックＣが立上り、不成立になった時点で立
下ることになる。したがって、入力クロックの周波数が
高い場合は、出力クロックＣの立上り時点が遅延して前
述したように出力クロックの周期に対するデューティの
割合、つまりデューティが小さくなる。
【００２４】しかし、ここでは入力クロックの周波数が
検出され、その周波数が極めて高い第１周波数範囲にあ
ると、第１周波数範囲に対応づけた制御信号データをレ
ジスタREから読み出し、制御信号発生回路CSへ入力す
る。そうすると制御信号発生回路CSは、入力された制御
信号データをデコードしてこの場合は“Ｌ”の制御信号
SC1 ，SC2 を出力する。そして、この“Ｌ”の制御信号
SC1 ，SC2 を多入力AND回路AN02，AN03へ入力する。そ
れにより多入力AND 回路AN02，AN03の出力信号がともに
“Ｌ”に固定される。つまり、入力クロックＡに応じて
変化する中間信号が入力されてもそれに応じないことに
なる。一方、入力クロックＡの最上流側の第１ブロック
の単位回路から出力される、入力クロックに応じて変化
する中間信号が多入力AND 回路AN01に入力された場合
は、その中間信号に応じて多入力AND回路AN01の出力信
号が変化する。そして多入力AND 回路AN01，AN02，AN03
の各出力信号が３入力OR回路Ｏへ入力されて、３入力OR
回路Ｏから多入力AND 回路AN01の出力信号に基づいた出
力クロックＣを出力する。
検出され、その周波数が極めて高い第１周波数範囲にあ
ると、第１周波数範囲に対応づけた制御信号データをレ
ジスタREから読み出し、制御信号発生回路CSへ入力す
る。そうすると制御信号発生回路CSは、入力された制御
信号データをデコードしてこの場合は“Ｌ”の制御信号
SC1 ，SC2 を出力する。そして、この“Ｌ”の制御信号
SC1 ，SC2 を多入力AND回路AN02，AN03へ入力する。そ
れにより多入力AND 回路AN02，AN03の出力信号がともに
“Ｌ”に固定される。つまり、入力クロックＡに応じて
変化する中間信号が入力されてもそれに応じないことに
なる。一方、入力クロックＡの最上流側の第１ブロック
の単位回路から出力される、入力クロックに応じて変化
する中間信号が多入力AND 回路AN01に入力された場合
は、その中間信号に応じて多入力AND回路AN01の出力信
号が変化する。そして多入力AND 回路AN01，AN02，AN03
の各出力信号が３入力OR回路Ｏへ入力されて、３入力OR
回路Ｏから多入力AND 回路AN01の出力信号に基づいた出
力クロックＣを出力する。
【００２５】一方、入力クロックの周波数が前述した第
１周波数範囲より低い第２周波数範囲であった場合は、
レジスタREから読み出したデータに基づいて多入力AND
回路AN03にのみ制御信号SC2 を入力し、多入力AND 回路
AN03の出力信号を“Ｌ”に固定する。つまり、入力クロ
ックＡに応じて変化する中間信号が多入力AND 回路AN 03
に入力されても、それに応じないことになる。そして入
力クロックＡの上流側の単位回路の２つのブロックから
出力される、入力クロックに応じて変化する中間信号が
入力された場合は、その中間信号に応じて多入力AND 回
路AN01，AN02の出力信号が変化し、それらの出力信号が
３入力OR回路Ｏへ入力されて多入力AND回路AN01，AN02
の出力信号の論理の成立により出力クロックＣが立上
り、論理の不成立により立下って、基準信号Ｂに同期し
た入力クロックＡと同周期の出力クロックＣを出力す
る。
１周波数範囲より低い第２周波数範囲であった場合は、
レジスタREから読み出したデータに基づいて多入力AND
回路AN03にのみ制御信号SC2 を入力し、多入力AND 回路
AN03の出力信号を“Ｌ”に固定する。つまり、入力クロ
ックＡに応じて変化する中間信号が多入力AND 回路AN 03
に入力されても、それに応じないことになる。そして入
力クロックＡの上流側の単位回路の２つのブロックから
出力される、入力クロックに応じて変化する中間信号が
入力された場合は、その中間信号に応じて多入力AND 回
路AN01，AN02の出力信号が変化し、それらの出力信号が
３入力OR回路Ｏへ入力されて多入力AND回路AN01，AN02
の出力信号の論理の成立により出力クロックＣが立上
り、論理の不成立により立下って、基準信号Ｂに同期し
た入力クロックＡと同周期の出力クロックＣを出力す
る。
【００２６】つまり、入力クロックの周波数に応じてブ
ロック単位に特定のブロックの単位回路から出力される
中間信号を変化させないようにするから、入力クロック
に応じて変化する中間信号を単一に制限できる。そのた
め入力クロックの周波数が異なっても、出力クロックＣ
の立上り時点が変わらず出力クロックＣの周期に対する
デューティが小さくなることがなく、デューティが常に
安定したクロックを発生することができる。
ロック単位に特定のブロックの単位回路から出力される
中間信号を変化させないようにするから、入力クロック
に応じて変化する中間信号を単一に制限できる。そのた
め入力クロックの周波数が異なっても、出力クロックＣ
の立上り時点が変わらず出力クロックＣの周期に対する
デューティが小さくなることがなく、デューティが常に
安定したクロックを発生することができる。
【００２７】なお、本実施の形態では中間信号を入力す
る多入力AND 回路を３個とし、それらの出力信号を入力
するOR回路を１個としたが、それらの数は例示であるの
は言うまでもない。
る多入力AND 回路を３個とし、それらの出力信号を入力
するOR回路を１個としたが、それらの数は例示であるの
は言うまでもない。
【００２８】
【発明の効果】以上詳述したように、第１発明によれ
ば、入力クロックを伝達する回路の途中に論理回路を介
装し、入力クロックに応じて変化する信号の数を制限す
るようにしたので、入力クロックの周波数が異なった場
合でも、発生させるクロックのデューティが変わること
がない。
ば、入力クロックを伝達する回路の途中に論理回路を介
装し、入力クロックに応じて変化する信号の数を制限す
るようにしたので、入力クロックの周波数が異なった場
合でも、発生させるクロックのデューティが変わること
がない。
【００２９】第２発明によれば、入力クロックに応じて
変化する信号を単一になすよう入力クロックの周波数範
囲に対応づけて予め定めたデータにより制限するように
したので、入力クロックの周波数が異なった場合でも、
発生させるクロックのデューティが変わることがない。
そのため、本発明は、発生させたクロックにより駆動す
る駆動対象の動作マージンが不足する虞れがなく、常に
安定に駆動できるクロックを発生するクロックジェネレ
ータを提供できる優れた効果を奏する。
変化する信号を単一になすよう入力クロックの周波数範
囲に対応づけて予め定めたデータにより制限するように
したので、入力クロックの周波数が異なった場合でも、
発生させるクロックのデューティが変わることがない。
そのため、本発明は、発生させたクロックにより駆動す
る駆動対象の動作マージンが不足する虞れがなく、常に
安定に駆動できるクロックを発生するクロックジェネレ
ータを提供できる優れた効果を奏する。
【図１】 本発明に係るクロックジェネレータの構成を
示すブロック図である。
示すブロック図である。
【図２】 本発明に係るクロックジェネレータの他の構
成を示すブロック図である。
成を示すブロック図である。
【図３】 クロックジェネレータの模式図である。
【図４】 クロック及び信号のタイミングチャートであ
る。
る。
【図５】 従来のクロックジェネレータの構成を示すブ
ロック図である。
ロック図である。
【図６】 クロック及び信号のタイミングチャートであ
る。
る。
DF1 〜DF3 Ｄフリップフロップ、Ｉ1A，Ｉ1B，Ｉ2A，
Ｉ2B，Ｉ3A インバータ、AN1 〜AN3 AND 回路、Ｎ1
〜Ｎ3 NAND回路、NO1 ，NO2 NOR 回路、AN0 多入
力AND 回路、Ｕ1 〜Ｕ3 単位回路。
Ｉ2B，Ｉ3A インバータ、AN1 〜AN3 AND 回路、Ｎ1
〜Ｎ3 NAND回路、NO1 ，NO2 NOR 回路、AN0 多入
力AND 回路、Ｕ1 〜Ｕ3 単位回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年６月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】ＤフリップフロップDF2 の出力端子Ｑの出
力信号は AND回路AN2 の一入力端子へ入力される。 AND
回路AN2 の出力信号はNAND回路Ｎ2 の他入力端子へ入力
され、NAND回路Ｎ2 の出力信号は多入力 AND回路AN0 の
第２入力端子ａ2 へ入力される。ＤフリップフロップDF
2 の反転出力端子＃Ｑの反転出力信号は AND回路AN1の
他入力端子へ入力される。インバータＩ2Bの出力信号は
インバータＩ3A及びＤフリップフロップDF3 の入力端子
Ｄへ入力される。インバータＩ3Aの出力信号は、インバ
ータＩ3B及びNAND回路Ｎ3 の一入力端子へ入力される。
NAND回路Ｎ3 の出力信号は多入力 AND回路AN0 の第３入
力端子ａ3 へ入力される。ＤフリップフロップDF3 の出
力端子Ｑの出力信号は AND回路AN3 の一入力端子へ入力
される。AND回路AN3 の出力信号はNAND回路Ｎ3 の他入
力端子へ入力される。ＤフリップフロップDF3 の反転出
力端子＃Ｑの反転出力信号はAND 回路AN2 の他入力端子
へ入力される。ＤフリップフロップDF1 , DF2 , DF3 の
各トリガ端子Ｔには共通に基準信号Ｂが入力される。
力信号は AND回路AN2 の一入力端子へ入力される。 AND
回路AN2 の出力信号はNAND回路Ｎ2 の他入力端子へ入力
され、NAND回路Ｎ2 の出力信号は多入力 AND回路AN0 の
第２入力端子ａ2 へ入力される。ＤフリップフロップDF
2 の反転出力端子＃Ｑの反転出力信号は AND回路AN1の
他入力端子へ入力される。インバータＩ2Bの出力信号は
インバータＩ3A及びＤフリップフロップDF3 の入力端子
Ｄへ入力される。インバータＩ3Aの出力信号は、インバ
ータＩ3B及びNAND回路Ｎ3 の一入力端子へ入力される。
NAND回路Ｎ3 の出力信号は多入力 AND回路AN0 の第３入
力端子ａ3 へ入力される。ＤフリップフロップDF3 の出
力端子Ｑの出力信号は AND回路AN3 の一入力端子へ入力
される。AND回路AN3 の出力信号はNAND回路Ｎ3 の他入
力端子へ入力される。ＤフリップフロップDF3 の反転出
力端子＃Ｑの反転出力信号はAND 回路AN2 の他入力端子
へ入力される。ＤフリップフロップDF1 , DF2 , DF3 の
各トリガ端子Ｔには共通に基準信号Ｂが入力される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】
【発明の実施の形態】以下、本発明をその実施例を示す
図面により詳述する。図１は本発明に係るクロックジェ
ネレータの構成を示すブロック図である。入力クロック
ＡはインバータＩ1A及びＤフリップフロップDF1 の入力
端子Ｄへ入力される。インバータＩ1Aの出力信号はイン
バータＩ1B及びNAND回路Ｎ1 の一入力端子へ入力され
る。ＤフリップフロップDF1 の出力端子Ｑからの出力信
号は AND回路AN1 の一入力端子に入力される。 AND回路
AN1 の出力信号はNAND回路N1 の他入力端子及び NOR回路
NO1 の一入力端子へ入力される。
図面により詳述する。図１は本発明に係るクロックジェ
ネレータの構成を示すブロック図である。入力クロック
ＡはインバータＩ1A及びＤフリップフロップDF1 の入力
端子Ｄへ入力される。インバータＩ1Aの出力信号はイン
バータＩ1B及びNAND回路Ｎ1 の一入力端子へ入力され
る。ＤフリップフロップDF1 の出力端子Ｑからの出力信
号は AND回路AN1 の一入力端子に入力される。 AND回路
AN1 の出力信号はNAND回路N1 の他入力端子及び NOR回路
NO1 の一入力端子へ入力される。
Claims (2)
- 【請求項１】 クロックを入力すべき第１インバータ
と、該第１インバータに直列接続された第２インバータ
と、前記クロック及び基準信号を入力すべき第１ラッチ
回路と、該第１ラッチ回路の出力信号を入力すべき第１
論理回路と、該第１論理回路の出力信号及び前記第１イ
ンバータの出力信号を入力すべき第２論理回路とからな
る第１単位回路と、 クロックを入力すべき第３インバータと、該第３インバ
ータの出力信号を入力すべき第３論理回路と、第３イン
バータに入力されるクロック及び基準信号を入力すべき
第２ラッチ回路と、該第２ラッチ回路の出力信号を入力
すべき第４論理回路と、該第４論理回路の出力信号及び
前記第３インバータの出力信号を入力すべき第５論理回
路とからなる第２単位回路を複数備え、 前記第２単位回路夫々は、一の第２単位回路の第３論理
回路の出力信号を、他の第２単位回路の第３インバータ
へ入力すべく縦続接続するとともに、第１単位回路の第
２インバータの出力信号を最前段の第２単位回路の第３
インバータへ入力すべく接続しており、最前段の第２単
位回路の第２ラッチ回路の反転出力信号を第１単位回路
の第１論理回路へ入力し、次段の第２単位回路の第２ラ
ッチ回路の反転出力信号を前段の第２単位回路の第４論
理回路へ入力しており、第１単位回路の出力信号を次段
の第２単位回路の第３論理回路へ、各第２単位回路の第
４論理回路の出力信号を次段の第２単位回路の第３論理
回路へ入力し、前記第２論理回路及び複数の第５論理回
路の各出力信号を多入力第６論理回路へ入力すべく構成
してあることを特徴とするクロックジェネレータ。 - 【請求項２】 クロックを入力すべき第１インバータ
と、該第１インバータに直列接続された第２インバータ
と、前記クロック及び基準信号を入力すべきラッチ回路
と、該ラッチ回路の出力信号が入力される第１論理回路
と、該第１論理回路の出力信号及び前記第１インバータ
の出力信号が入力される第２論理回路とからなる単位回
路を複数備え、一単位回路の第２インバータの出力信号
を他単位回路の第１インバータへ入力しており、他単位
回路のラッチ回路のラッチデータを一単位回路の第１論
理回路へ入力して各単位回路を縦続接続して、前記第２
論理回路夫々の出力信号を第３論理回路へ入力するクロ
ックジェネレータにおいて、 前記クロックの周波数範囲に対応づけたデータを格納す
るレジスタと、該レジスタのデータに基づいて制御信号
を発生する信号発生回路と、該信号発生回路から出力さ
れる制御信号及び各単位回路の第２論理回路の出力信号
を入力すべき論理回路とを備えることを特徴とするクロ
ックジェネレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7198849A JPH0951254A (ja) | 1995-08-03 | 1995-08-03 | クロックジェネレータ |
| US08/604,432 US5642060A (en) | 1995-08-03 | 1996-02-21 | Clock generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7198849A JPH0951254A (ja) | 1995-08-03 | 1995-08-03 | クロックジェネレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0951254A true JPH0951254A (ja) | 1997-02-18 |
Family
ID=16397934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7198849A Pending JPH0951254A (ja) | 1995-08-03 | 1995-08-03 | クロックジェネレータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5642060A (ja) |
| JP (1) | JPH0951254A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507230B1 (en) * | 2000-06-16 | 2003-01-14 | International Business Machines Corporation | Clock generator having a deskewer |
| KR102432457B1 (ko) | 2015-10-21 | 2022-08-12 | 삼성전자주식회사 | 디스큐 기능을 갖는 클락 발생 회로 및 상기 회로를 포함하는 반도체 집적회로 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2234371A (en) * | 1989-07-07 | 1991-01-30 | Inmos Ltd | Clock generation |
| US5289050A (en) * | 1991-03-29 | 1994-02-22 | Victor Company Of Japan, Ltd. | Clock signal selection circuit |
| US5420467A (en) * | 1992-01-31 | 1995-05-30 | International Business Machines Corporation | Programmable delay clock chopper/stretcher with fast recovery |
| US5475322A (en) * | 1993-10-12 | 1995-12-12 | Wang Laboratories, Inc. | Clock frequency multiplying and squaring circuit and method |
-
1995
- 1995-08-03 JP JP7198849A patent/JPH0951254A/ja active Pending
-
1996
- 1996-02-21 US US08/604,432 patent/US5642060A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5642060A (en) | 1997-06-24 |
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