JPH09512667A

JPH09512667A - 薄膜半導体部品の側面をパッシベーション処理する方法

Info

Publication number: JPH09512667A
Application number: JP7528040A
Authority: JP
Inventors: ヴィニョル，ジャン−ミシェル; ショド，ルネ; ヴナン，クロード
Original assignee: トムソン−エルセデ
Priority date: 1994-04-29
Filing date: 1995-05-02
Publication date: 1997-12-16
Also published as: WO1995030241A1; KR970703043A; FR2719416A1; EP0757845A1; FR2719416B1

Abstract

(57)【要約】本発明は、オフ状態における導電性を低下させるため半導体部品、特に、薄膜抵抗の側面をパッシベーション処理する方法である。本発明の方法は、メサ（４，５，９）の半導体層（４，１２，２１）のエッチングされた側面（４１，４２；１５，１６；２７，２８）かエッチング中に使用されたマスク（９）を除去する前にパッシベーション処理されることを特徴とする。本発明は、フラット液晶スクリーンに使用される薄膜トランジスタのあらゆる製造方法に適用される。

Description

【発明の詳細な説明】薄膜半導体部品の側面をパッシベーション処理する方法本発明の課題は、半導体部品、特に、薄膜トランジスタ（ＴＦＴ）の側面をパッシベーション処理し、オフ状態の導電性を低下させることができる方法である。このパッシベーション処理は、特に、ドライブ回路（ドライバ）が選択的に集積化された液晶フラットスクリーンに使用されるＴＦＴの製造工程に好適である。本発明の他の課題は、かかる製造工程を用いて得られるスクリーンである。液晶フラットスクリーンは、行と列の形に配置され、各々がスイッチングデバイスにより制御され、光学特性がその両端に亘る電界の値の関数として変えられる液晶を閉じ込める２個の電極を有する多数の電気光学セル（画素又はピクチャー素子）により構成される。上記の画素は、スイッチングデバイスのオンとオフを切り換える行（選択線）と、スイッチングデバイスがオン状態であるときに、表示されるべきデータ信号に対応する電極の端子に印加される電圧を伝達する列（データ線）とを用いる周辺ドライブ電子部品を使用してアドルス指定される。電極、スイッチングデバイス、行及び列は、同一の基板プレート上に堆積させられ、エッチング処理される。これらは、スクリーンの能動性マトリックスを構成する。周辺ドライブ回路は、それ自体を反応性マトリックスを収容する基板上に集積化させる方が有利である。上記のスクリーンは一般的に以下の如く製造される。集積されたドライブ回路技術の場合に、能動性マトリックス（電極、電極ドライブトランジスタ、周辺アドレス指定回路への接続線）と、周辺アドレス指定回路は、非導電性又はパッシベーション処理された（例えば、投写型スクリーンの場合にガラス製の）基板プレート上に堆積、エッチングされる。次いで、較正された厚さのスペーサが、能動性マトリックスを収容する基板プレートと補助電極を収容する受板との間に、スクリーンの全体に亘って固定された一定の厚さを維持すべく生成される。液晶がかくして得られた容積中に真空下で採り入れられ、組立体は接着性接合により封止される。ある種の液晶スクリーンの場合に、画素電極を制御するため、及び／又は、周辺ドライブ回路用のスイッチングデバイスとして利用されるスイッチングデバイスは、逆向きに設けられたＴＦＴトランジスタ、即ち、ソース及びドレインの下で基板上にゲートを直に有するＴＦＴトランジスタである。上記のＴＦＴトランジスタのタイプの中の一つを製造する工程は、図１ａ乃至１ｄに示される。ＴＦＴトランジスタを生成する金属２のレベルが、絶縁性基板プレート１の上に堆積させられ、エッチングされる（図１ａ）。例えば、シリコン窒化物（ＳｉＮ）のような絶縁体層３が基板プレート１の全体に堆積させられ、次いで、アモルファスシリコンα−Ｓｉの半導体レベル４及びｎ＋型ドープ半導体レベル５（α−Ｓｉ−ｎ＋）が堆積、エッチングされる。これにより、この工程の同一段階中にエッチングされた層４及び５により形成された半導体メサが生成される（図１ｂ）。ＴＦＴトランジスタのソース６及びドレイン７を生成するため、金属層が堆積、エッチングされる（図１ｃ）。ソース６及びドレイン７により被覆されていないドープされた半導体レベル５（α−Ｓｉ−ｎ＋）の部分は除去される（図１ｄ）。オフの状態で、ＴＦＴトランジスタが逆向きにバイアスされたとき、ドープされた半導体層５が担体注入を阻止し得るので、ソース６とドレイン７の間のリーク電流Ｉｏｆｆはできる限り小さくされる。しかし、かかる構造を用いる場合に、メサの側面４１及び４２は、ドープされた半導体層５により被覆されず、担体がその側面を通過して半導体レベル４の中に注入され、その結果として、リーク電流Ｉｏｆｆが非常に負側のゲート電圧Ｖｇに対し増加する。ゲート電圧Ｖｇの関数としてソース／トルイン電流Ｉｓｄの曲線８を表わす図２は、図１の例に適用された原理を示す。この例の場合、電流Ｉｓｄ（縦軸）は、ゲート電圧Ｖｇ（横軸）が最大２０ボルトに達する正であるとき、１０^-6Ａのオーダー（オン状態）であり、ゲート電圧Ｖｇが負であるとき、１０^-12乃至１０^-1Ａのオーダーである。曲線の一部分８’は、図１ｄの場合の電流Ｉｄｓの値を表わす。半導体４の側面４２上にドープされた半導体が無いので、電流Ｉｓｄの値は増加し、部分８”は、ドープされた半導体レベル５がある場合の電流Ｉｓｄの所望の値を表わす。上記の欠点を解決するため、従来幾つかの解決方法が提案されている。第１の方法は、ドープされた半導体層５が半導体レベル４だけにより形成されたメサを完全に覆うように、ドープされた半導体層５を堆積、エッチングすることからなる。この解決方法は、堆積、ホトリソグラフィ、及び、エッチングを製造工程に追加する。同様に、第２の解決方法は、図１の製造工程においてメサのエッチング後に、半導体４／ドープされた半導体５のメサの側面４１及び４２上のＳｉＯ₂ 、ＳｉＮ、又は、ＳｉＯ_xＮ_yタイプの絶縁体の堆積、ホトリソグラフィ、及び、エッチングの中間段階を組み込む。この解決方法は、絶縁体をエッチングするため監視されるべき重大なアライメントのため、複雑な付加的段階を工程に追加する。本発明の解決方法によれば、従来技術の解決方法により提案されているような複雑な付加的段階を必要とすることなく、簡単、かつ、経済的な製造工程により、上記の従来技術の工程により得られるリーク電流と同じ、或いは、少なくとも使用される電圧範囲が十分に小さい非常に小さいリーク電流を得ることが可能になる。特に、本発明は、少なくとも一つの半導体レベルを含むメサが生成される間に、例えば、順方向又は逆方向に設けられたトランジスタ、或いは、ダイオードのような薄膜半導体部品を製造する方法に係り、エッチング処理中に使用されたマスクを除去する前に、メサの半導体レベルのエッチング処理された面をパッシベーション処理する段階を含むことを特徴とする。このマスクは、酸化されるべきではない上記半導体の一部分を保護し、メサのホトエッチング中に生成される（例えば、メサをエッチングするため使用される樹脂である）。本発明の他の重要な特徴は、面を酸化させるパッシベーション技術が樹脂に破壊作用を及ぼす付加的な特性を有するので、メサの半導体レベルの面のパッシベーション処理と同じ段階の間に、メサをエッチングするため使用される樹脂を除去してもよい点である。本発明は、更に、上記の特徴の中の一つが製造工程に組み込まれた液晶スクリーンに関する。添付図面によって示された以下の説明を読むことにより、本発明がより明瞭に理解され、かつ、他の利点が明らかになる。上記の図１ａ乃至１ｄは、逆向きに設けられたＴＦＴトランジスタを製造する従来技術の工程を表わす図である。上記の図２は、図１の例に従って製造されたＴＦＴトランジスタの場合に、ソース／ドルイン電流Ｉｄｓの曲線をゲート電圧Ｖｇの値の関数として表わす図である。図３ａ乃至３ｄは、本発明による逆向きに設けられたＴＦＴトランジスタを製造する工程の段階を表わす図である。図４は、本発明による順方向に設けられたＴＦＴトランジスタを製造する工程の段階を表わす図である。図５ａは、従来技術に従って製造されたデバイスの断面図である。図５ｂは、図５ａに示されたデバイスと同一タイプの本発明に従って製造されたダイオードの断面図である。明瞭さのため、種々の図において同一の構成要素には同一の参照番号が付けられる。図３ａは、製造段階の最初で、図１ａ乃至１ｄの例により製造されたタイプの逆向きに設けられたＴＦＴトランジスタの断面を表わす。ゲートレベル２は、基板１上に堆積させられ、エッチングされ（図３ａ）、絶縁体レベル３が、絶縁体上に堆積させられ、半導体レベル４／ドープされた半導体レベル５のメサがエッチングされる（図３ｂ）。メサをエッチングするため使用された樹脂の部分９を除去する前に、メサの側面４１及び４２が、例えば、プラズマ装置内でＯ₂、Ｎ₂ 又はＮＯ₂タイプのガスを用いてエッチングされた基板プレートに破壊作用を及ぼすことにより、酸化、窒化、又は、オキシナイトライド処理によってパッシベーション処理される。樹脂９により保護されない半導体レベル４の側壁は、かくして、ＳｉＯ_x、ＳｉＮ_x又はＳｉＯ_xＯ_yを夫々に用いて、所望の厚さ、典型的に１００乃至５００Åにパッシベーション処理される。このパッシベーションの後、樹脂（図３ｃ）が除去され、完全なＴＦＴトランジスタを生成するため、導電性材料からなるソース６及びドレイン７が、堆積、エッチングされる（図３ｄ）。かくして、高価又は冗長な段階を工程に追加することなく、リーク電流Ｉｏｆｆがこの絶縁性層により非常に多量に低減される。パッシベーションと樹脂除去の段階が同時に行われることにより時間が節約される利点が得られる。この例の場合、樹脂エッチングの最後に、樹脂の上面は表面酸化処理が施され、ＢＨＦタイプの標準的なクリーニングが必要である。上記の操作は、何れにしても、プレートを清浄するため工程の最後に行われるべきであり、付加的な段階は追加されない。シリコン酸化物のバンドギャップは９ｅＶのオーダーであり、一方、窒化物のバンドギャップは５ｅＶのオーダーであるため、ＴＦＴトランジスタの側面をパッシベーション処理する層は、酸化物障壁である方が好ましい。しかし、オキシナイトライド層は、半導体との非常に良好な境界をなし、かつ、半導体をＯ₂で酸化することにより得られた層の質よりも良質の層が得られるため、オキシナイトライド層が有利である。マツダアツシ他による論文“一酸化二窒素プラズマを利用した水素含有アモルファスシリコンの新しい酸化処理”（１９９２年８月１７日の応用物理学レター６１）には、かかる処理がその利点と共に記載されている。半導体の側面をパッシベーション処理するため種々の方法が使用される。例えば、樹脂を除去するため使用されるタイプの従来の“アッシャー(asher)”プラズマを利用してもよい。好ましくは、使用ガスは流量が５ｓｃｃｍのＯ₂又はＮ₂ Ｏであり、各ガスに対し、電力が６００乃至１２００Ｗ、圧力が７００乃至１５００ｍＴ、間隔が２０乃至６０分、温度が８０乃至１２０℃である。別の実現可能な方法は、電力が０．２乃至０．３Ｗｃｍ^-2に対応した６００乃至８００Ｗ、圧力が１０ｍＴのオーダー、間隔が５乃至２０分のＯ₂による反応性イオンエッチング（ＲＩＥ）である。メサの側面は、２００°Ｃを超える温度、１００ｍＴのオーダーの圧力、６００秒までのオーダーの間隔、及び、Ｎ₂Ｏガスによりドライプラズマエッチング反応部（ホットウォール形ドライエッチャー）内でパッシベーション処理がされてもよい。上記の本発明による工程は、順方向に設けられたＴＦＴトランジスタ、即ち、基板プレートとグリッドの間にソース及びトルインを有するＴＦＴトランジスタの製造にも適用される。図４は、順方向に設けられたＴＦＴトランジスタの断面図である。かかるトランジスタは、三つのマスキングレベルだけを用いて得られる。ソース１０及びドルイン１１が基板プレート１上で堆積、エッチングされ（第１のマスク）、第１の半導体レベル及び第２の絶縁体レベル１３を含むメサが生成され（第２のマスク）、ゲート導電体レベル１４が堆積、エッチングされる（第３のマスク）。ゲート導電体レベル１４と直に接触した半導体レベル１２の側壁１５及び１６からなる臨界領域が現れる。あらゆる短絡の危険性は、上記の領域をパッシベーション処理し、製造工程において本発明に従ってメサのエッチング処理の後に付加的な段階を追加することにより除去される。この段階は、上記の如く、図４のＴＦＴトランジスタの側面を酸化、窒化又はオキシナイトライド処理するため、メサのエッチング処理中に利用された樹脂を使用する。本発明の方法は、ダイオードの製造にも適用される。図５ａは従来のピンダイオードの断面図である。ｎ形ドープされた半導体層２０上の半導体層２１（例えば、α−Ｓｉ又はＳｉＧｅ）及びｐ形ドープされた半導体層２２の上に重なるメサが絶縁性基板プレート１上に生成される。絶縁体レベル２３が堆積、エッチングされ、次いで、導電性接点２４が最後のｐ形ドープされた半導体レベル２２と接触するよう堆積、エッチングされる。メサの側面と導電性レベル２４の間の絶縁が不足する問題が生じ、真性半導体側で、不所望の電流が二つの電極の間に供給される。上記の如く、ダイオードの製造工程の間に、メサのエッチング処理中に使用され、その上部に残された樹脂が、本発明の上記の段階に従って酸化、窒化又はオキシナイトライド処理による側面２５及び２６のパッシベーション処理のため使用される。かくして、パッシベーション層２７及び２８を表わす図５ｂに示されているように、複雑な付加的な段階を追加することなく、２重の絶縁体が生成され、或いは、側面をパッシベーション処理することにより、絶縁体レベル２３を堆積、エッチングすることからなる製造工程の段階を削除したままで単一の絶縁体が生成される。本発明は、薄膜半導体タイプの部品、特に、液晶スクリーンを使用するフラットスクリーン用の同一の基板プレート上に選択的に集積された順方向又は逆方向に設けられたトランジスタと、画素電極の制御装置及び周辺ドライブ回路を構成するダイオードを製造するあらゆる工程に適用される。

【手続補正書】特許法第１８４条の８【提出日】１９９６年４月１１日【補正内容】明細書薄膜半導体部品の側面をパッシベーション処理する方法本発明の課題は、半導体部品、特に、薄膜トランジスタ（ＴＦＴ）の側面をパッシベーション処理し、オフ状態の導電性を低下させることができる方法である。このパッシベーション処理は、特に、ドライブ回路（ドライバ）が選択的に集積化された液晶フラットスクリーンに使用されるＴＦＴの製造工程に好適である。本発明の他の課題は、かかる製造工程を用いて得られるスクリーンである。液晶フラットスクリーンは、行と列の形に配置され、各々がスイッチングデバイスにより制御され、光学特性がその両端に亘る電界の値の関数として変えられる液晶を閉じ込める２個の電極を有する多数の電気光学セル（画素又はピクチャー素子）により構成される。上記の画素は、スイッチングデバイスのオンとオフを切り換える行（選択線）と、スイッチングデバイスがオン状態であるときに、表示されるべきデータ信号に対応する電極の端子に印加される電圧を伝達する列（データ線）とを用いる周辺ドライブ電子部品を使用してアドレス指定される。電極、スイッチングデバイス、行及び列は、同一の基板プレート上に堆積させられ、エッチング処理される。これらは、スクリーンの能動性マトリックスを構成する。周辺ドライブ回路は、それ自体を反応性マトリックスを収容する基板上に集積化させる方が有利である。上記のスクリーンは一般的に以下の如く製造される。集積されたドライブ回路技術の場合に、能動性マトリックス（電極、電極ドライブトランジスタ、周辺アドレス指定回路への接続線）と、周辺アドレス指定回路は、非導電性又はパッシベーション処理された（例えば、投写型スクリーンの場合にガラス製の）基板プレート上に堆積、エッチングされる。次いで、較正された厚さのスペーサが、能動性マトリックスを収容する基板プレートと補助電極を収容する受板との間に、スクリーンの全体に亘って固定された一定の厚さを維持すべく生成される。液晶がかくして得られた容積中に真空下で採り入れられ、組立体は接着性接合により封止される。ある種の液晶スクリーンの場合に、画素電極を制御するため、及び／又は、周辺ドライブ回路用のスイッチングデバイスとして利用されるスイッチングデバイスは、逆向きに設けられたＴＦＴトランジスタ、即ち、ソース及びドレインの下で基板上にゲートを直に有するＴＦＴトランジスタである。上記のＴＦＴトランジスタのタイプの中の一つを製造する工程は、図１ａ乃至１ｄに示される。ＴＦＴトランジスタを生成する金属２のレベルが、絶縁性基板プレート１の上に堆積させられ、エッチングされる（図１ａ）。例えば、シリコン窒化物（ＳｉＮ）のような絶縁体層３が基板プレート１の全体に堆積させられ、次いで、アモルファスシリコンα−Ｓｉの半導体レベル４及びｎ＋型ドープ半導体レベル５（α−Ｓｉ−ｎ＋）が堆積、エッチングされる。これにより、この工程の同一段階中にエッチングされた層４及び５により形成された半導体メサが生成される（図１ｂ）。ＴＦＴトランジスタのソース６及びドレイン７を生成するため、金属層が堆積、エッチングされる（図１ｃ）。ソース６及びトルイン７により被覆されていないドープされた半導体レベル５（α−Ｓｉ−ｎ＋）の部分は除去される（図１ｄ）。オフの状態で、ＴＦＴトランジスタが逆向きにバイアスされたとき、ドープされた半導体層５が担体注入を阻止し得るので、ソース６とドレイン７の間のリーク電流Ｉｏｆｆはできる限り小さくされる。しかし、かかる構造を用いる場合に、メサの側面４１及び４２は、ドープされた半導体層５により被覆されず、担体がその側面を通過して半導体レベル４の中に注入され、その結果として、リーク電流Ｉｏｆｆが非常に負側のゲート電圧Ｖｇに対し増加する。ゲート電圧Ｖｇの関数としてソース／トルイン電流Ｉｓｄの曲線８を表わす図２は、図１の例に適用された原理を示す。この例の場合、電流Ｉｓｄ（縦軸）は、ゲート電圧Ｖｇ（横軸）が最大２０ボルトに達する正であるとき、１０^-6Ａのオーダー（オン状態）であり、ゲート電圧Ｖｇが負であるとき、１０^-12乃至１０^-1Ａのオーダーである。曲線の一部分８’は、図１ｄの場合の電流Ｉｄｓの値を表わす。半導体４の側面４２上にドープされた半導体が無いので、電流Ｉｓｄの値は増加し、部分８”は、ドープされた半導体レベル５がある場合の電流Ｉｓｄの所望の値を表わす。上記の欠点を解決するため、従来幾つかの解決方法が提案されている。第１の方法は、ドープされた半導体層５が半導体レベル４だけにより形成されたメサを完全に覆うように、ドープされた半導体層５を堆積、エッチングすることからなる。この解決方法は、堆積、ホトリソグラフィ、及び、エッチングを製造工程に追加する。同様に、第２の解決方法は、図１の製造工程においてメサのエッチング後に、半導体４／ドープされた半導体５のメサの側面４１及び４２上のＳｉＯ₂ 、ＳｉＮ、又は、ＳｉＯ_xＮ_yタイプの絶縁体の堆積、ホトリソグラフィ、及び、エッチングの中間段階を組み込む。この解決方法は、絶縁体をエッチングするため監視されるべき重大なアライメントのため、複雑な付加的段階を工程に追加する。同じタイプの解決方法が、日本国特許抄録の第１７巻、第１５６号（Ｅ− １３４１）の特許出願第４３２１２３６号と、日本国特許抄録の第１２巻、第１８７号（Ｅ−６１５）の特許出願第６２２９１０５７号に記載されている。本発明の解決方法によれば、従来技術の解決方法により提案されているような複雑な付加的段階を必要とすることなく、簡単、かつ、経済的な製造工程により、上記の従来技術の工程により得られるリーク電流と同じ、或いは、少なくとも使用される電圧範囲が十分に小さい非常に小さいリーク電流を得ることが可能になる。特に、本発明は、薄膜トランジスタ又はダイオードのような半導体部品の製造方法に係り、少なくとも、少なくとも一つの半導体層を含む複数の層を基板に堆積させる段階と、樹脂マスクを堆積させ、メサを生成するため必要とされる層をエッチングする段階と、低温の酸化、窒化又はオキシナイトライド処理によりメサの半導体レベルの側面をパッシベーション処理する段階と、従来の手段により樹脂マスクを除去する段階とからなる。このマスクは、酸化されるべきではない上記半導体の一部分を保護し、メサのホトエッチング中に生成される（例えば、メサをエッチングするため使用される樹脂である）。本発明の他の重要な特徴は、面を酸化させるパッシベーション技術が樹脂に破壊作用を及ぼす付加的な特性を有するので、メサの半導体レベルの面のパッシベーション処理と同じ段階の間に、メサをエッチングするため使用される樹脂を除去してもよい点である。本発明は、更に、上記の特徴の中の一つが製造工程に組み込まれた液晶スクリーンに関する。添付図面によって示された以下の説明を読むことにより、本発明かより明瞭に理解され、かつ、他の利点が明らかになる。上記の図１ａ乃至１ｄは、逆向きに設けられたＴＦＴトランジスタを製造する従来技術の工程を表わす図である。上記の図２は、図１の例に従って製造されたＴＦＴトランジスタの場合に、ソース／ドレイン電流Ｉｄｓの曲線をゲート電圧Ｖｇの値の関数として表わす図である。図３ａ乃至３ｄは、本発明による逆向きに設けられたＴＦＴトランジスタを製造する工程の段階を表わす図である。図４は、本発明による順方向に設けられたＴＦＴトランジスタを製造する工程の段階を表わす図である。図５ａは、従来技術に従って製造されたデバイスの断面図である。図５ｂは、図５ａに示されたデバイスと同一タイプの本発明に従って製造されたダイオードの断面図である。明瞭さのため、種々の図において同一の構成要素には同一の参照番号が付けられる。図３ａは、製造段階の最初で、図１ａ乃至１ｄの例により製造されたタイプの逆向きに設けられたＴＦＴトランジスタの断面を表わす。ゲートレベル２は、基板１上に堆積させられ、エッチングされ（図３ａ）、絶縁体レベル３が、絶縁体上に堆積させられ、半導体レベル４／ドープされた半導体レベル５のメサがエッチングされる（図３ｂ）。メサをエッチングするため使用された樹脂の部分９を除去する前に、メサの側面４１及び４２が、例えば、プラズマ装置内でＯ₂、Ｎ₂ 又はＮＯ₂タイプのガスを用いてエッチングされた基板プレートに破壊作用を及ぼすことにより、酸化、窒化、又は、オキシナイトライド処理によってパッシベーション処理される。樹脂９により保護されない半導体レベル４の側面は、かくして、ＳｉＯ_x、ＳｉＮ_x又はＳｉＯ_xＯ_yを夫々に用いて、所望の厚さ、典型的に１００乃至５００Åにパッシベーション処理される。このパッシベーションの後、樹脂（図３ｃ）が除去され、完全なＴＦＴトランジスタを生成するため、導電性材料からなるソース６及びドレイン７が、堆積、エッチングされる（図３ｄ）。かくして、高価又は冗長な段階を工程に追加することなく、リーク電流Ｉｏｆｆがこの絶縁性層により非常に多量に低減される。パッシベーションと樹脂除去の段階が同時に行われることにより時間が節約される利点が得られる。この例の場合、樹脂エッチングの最後に、樹脂の上面は表面酸化処理が施され、ＢＨＦタイプの標準的なクリーニングが必要である。上記の操作は、何れにしても、プレートを清浄するため工程の最後に行われるべきであり、付加的な段階は追加されない。シリコン酸化物のバンドギャップは９ｅＶのオーダーであり、一方、窒化物のバンドギャップは５ｅＶのオーダーであるため、ＴＦＴトランジスタの側面をパッシベーション処理する層は、酸化物障壁である方が好ましい。しかし、オキシナイトライド層は、半導体との非常に良好な境界をなし、かつ、半導体をＯ₂で酸化することにより得られた層の質よりも良質の層が得られるため、オキシナイトライド層が有利である。マツダアツシ他による論文“一酸化二窒素プラズマを利用した水素含有アモルファスシリコンの新しい酸化処理”（１９９２年８月１７日の応用物理学レター６１、第６巻、第７号、ページ８１６−８１８）には、かかる処理がその利点と共に記載されている。半導体の側面をパッシベーション処理するため種々の方法が使用される。例えば、樹脂を除去するため使用されるタイプの従来の“アッシャー(asher)”プラズマを利用してもよい。好ましくは、使用ガスは流量が５ｓｃｃｍのＯ₂又はＮ₂ Ｏであり、各ガスに対し、電力が６００乃至１２００Ｗ、圧力が７００乃至１５００ｍＴ、間隔が２０乃至６０分、温度が８０乃至１２０℃である。別の実現可能な方法は、電力が０．２乃至０．３Ｗｃｍ^-2に対応した６００乃至８００Ｗ、圧力が１００ｍＴのオーダー、間隔か５乃至２０分のＯ₂による反応性イオンエッチング（ＲＩＥ）である。メサの側面は、２００℃を超える温度、１００ｍＴのオーダーの圧力、６００秒までのオーダーの間隔、及び、Ｎ₂Ｏガスによりドライプラズマエッチング反応部（ホットウォール形ドライエッチャー）内でパッシベーション処理がされてもよい。上記の本発明による工程は、順方向に設けられたＴＦＴトランジスタ、即ち、基板プレートとグリッドの間にソース及びドルインを有するＴＦＴトランジスタの製造にも適用される。図４は、順方向に設けられたＴＦＴトランジスタの断面図である。かかるトランジスタは、三つのマスキングレベルだけを用いて得られる。ソース１０及びトルイン１１が基板プレート１上で堆積、エッチングされ（第１のマスク）、第１の半導体レベル及び第２の絶縁体レベル１３を含むメサが生成され（第２のマスク）、ゲート導電体レベル１４が堆積、エッチングされる（第３のマスク）。ゲート導電体レベル１４と直に接触した半導体レベル１２の側面１５及び１６からなる臨界領域が現れる。あらゆる短絡の危険性は、上記の領域をパッシベーション処理し、製造工程において本発明に従ってメサのエッチング処理の後に付加的な段階を追加することにより除去される。この段階は、上記の如く、図４のＴＦＴトランジスタの側面を酸化、窒化又はオキシナイトライド処理するため、メサのエッチング処理中に利用された樹脂を使用する。本発明の方法は、ダイオードの製造にも適用される。図５ａは従来のピンダイオードの断面図である。ｎ形ドープされた半導体層２０上の半導体層２１（例えば、α−Ｓｉ又はＳｉＧｅ）及びｐ形ドープされた半導体層２２の上に重なるメサが絶縁性基板プレート１上に生成される。絶縁体レベル２３が堆積、エッチングされ、次いで、導電性接点２４が最後のｐ形ドープされた半導体レベル２２と接触するよう堆積、エッチングされる。メサの側面と導電性レベル２４の間の絶縁が不足する問題が生じ、真性半導体側で、不所望の電流が二つの電極の間に供給される。上記の如く、ダイオードの製造工程の間に、メサのエッチング処理中に使用され、その上部に残された樹脂が、本発明の上記の段階に従って酸化、窒化又はオキシナイトライド処理による側面２５及び２６のパッシベーション処理のため使用される。かくして、パッシベーション層２７及び２８を表わす図５ｂに示されているように、複雑な付加的な段階を追加することなく、２重の絶縁体が生成され、或いは、側面をパッシベーション処理することにより、絶縁体レベル２３を堆積、エッチングすることからなる製造工程の段階を削除したままで単一の絶縁体が生成される。本発明は、薄膜半導体タイプの部品、特に、液晶スクリーンを使用するフラットスクリーン用の同一の基板プレート上に選択的に集積された順方向又は逆方向に設けられたトランジスタと、画素電極のドライブ装置及び周辺ドライブ回路を構成するダイオードを製造するあらゆる工程に適用される。請求の範囲１．少なくとも一つの半導体層（４，１２，２１）を含む複数の層を基板上に堆積させる段階と、樹脂マスク（９）を堆積させ、メサを生成するため必要とされる層をエッチングする段階と、低温の酸化、窒化又はオキシナイトライド処理により上記メサ（４，５；１２；２１）の上記半導体レベル（４，１２，２１）の側面（４１，４２；１５，１６；２７，１８）をパッシベーション処理する段階と、従来の手段により上記樹脂マスク（９）を除去する段階とからなる薄膜トランジスタ又はダイオードのような半導体部品を製造する方法。２．上記メサ（４，５：１２；２１）の上記半導体レベル（４，１２，２１）の上記側面（４１，４２；１５，１６；２７，２８）は、Ｏ₂又はＮ₂Ｏガス中のプラズマを用いてパッシベーション処理されることを特徴とする請求項１記載の方法。３．上記メサ（４，５；１２；２１）の上記半導体レベル（４，１２，２１）の上記側面（４１，４２；１５，１６；２７，２８）は、Ｏ₂ガスと共に反応性イオンエッチングを利用するタイプの方法を用いてパッシベーション処理されることを特徴とする請求項１記載の方法。４．上記メサ（４，５；１２；２１）の上記半導体レベル（４，１２，２１）の上記側面（４１，４２；１５，１６；２７，２８）は、ドライプラズマエッチング反応器を用いてパッシベーション処理されることを特徴とする請求項１記載の方法。５．上記半導体部品は、順方向又は逆方向の段のトランジスタ、或いは、ダイオードであることを特徴とする請求項１乃至４のうちいずれか１項記載の方法。６．請求項１乃至５のうちいずれか１項記載の半導体部品を製造する方法を組み込む製造工程を用いて生成されることを特徴とする液晶フラットスクリーン。

Claims

【特許請求の範囲】１．少なくとも一つの半導体レベル（４）を含むメサ（４，５，９）が生成される間に薄膜半導体部品を製造する方法であって、エッチング処理中に使用された樹脂マスク（９）を除去する前に、上記メサ（４，５，９）の上記半導体レベル（４，１２，２１）のエッチング処理された面（４１，４２；１５，１６；２７，２８）をパッシベーション処理する段階を含むことを特徴とする方法。２．上記メサ（４，５，９）をエッチング処理するため使用された上記樹脂（９）が、上記メサ（４，５，９）の上記半導体レベル（４，１２，２１）の上記面（４１，４２；１５，１６；２７，２８）をパッシベーション処理する段階の後で、第２の段階中に除去されることを特徴とする請求項１記載の薄膜半導体部品を製造する方法。３．上記メサ（４，５，９）をエッチング処理するため使用された上記樹脂（９）が、上記メサ（４，５，９）の上記半導体レベル（４，１２，２１）の上記面（４１，４２；１５，１６；２７，２８）をパッシベーション処理する段階の間に除去されることを特徴とする請求項１記載の薄膜半導体部品を製造する方法。４．上記メサ（４，５，９）の上記半導体レベル（４，１２，２１）の上記面（４１，４２；１５，１６；２７，２８）は、酸化、窒化又はオキシナイトライド処理によりパッシベーション処理されることを特徴とする請求項１乃至３のうちいずれか１項記載の薄膜半導体部品を製造する方法。５．上記メサ（４，５，９）の上記半導体レベル（４，１２，２１）の上記面（４１，４２；１５，１６；２７，２８）は、“アッシャー”形のプラズマを用いてパッシベーション処理されることを特徴とする請求項４記載の薄膜半導体部品を製造する方法。６．上記メサ（４，５，９）の上記半導体レベル（４，１２，２１）の上記面（４１，４２；１５，１６；２７，２８）は、反応性イオンエッチング形の方法を用いてパッシベーション処理されることを特徴とする請求項４記載の薄膜半導体部品を製造する方法。７．上記メサ（４，５，９）の上記半導体レベル（４，１２，２１）の上記面（４１，４２；１５，１６；２７，２８）は、ドライプラズマエッチング反応器を用いてパッシベーション処理されることを特徴とする請求項４記載の薄膜半導体部品を製造する方法。８．上記半導体部品は、順方向又は逆方向段のトランジスタ、或いは、ダイオードであることを特徴とする請求項１乃至７のうちいずれか１項記載の薄膜半導体部品を製造する方法。９．液晶フラットスクリーンを製造する工程に組み込まれることを特徴とする請求項１乃至８のうちいずれか１項記載の薄膜半導体部品を製造する方法。１０．請求項１乃至９のうちいずれか１項記載の半導体部品を製造する方法を組み込む製造工程を用いて生成されることを特徴とする液晶フラットスクリーン。