JPH09512684A - 低電圧ｃｍｏｓコンパレータ - Google Patents

Abstract

(57)【要約】 ２つの増幅段間の電気経路に接続されたコンデンサを含むＣＭＯＳコンパレータ。コンパレータは電圧源をも含み、電圧源と第２の増幅段の入力との間にスイッチが設けられる。電圧源の電気的パラメータの可変性を増幅段のパラメータと整合させることができる。コンパレータはまた、別の電圧源と第３の増幅段との間に別のスイッチを含み、２つの電圧源が異なる電圧を提供する。コンパレータの利得段は、２つの電圧とは異なる電流を取得する回路を含む。差動電流をローディングして増幅された差動電圧を得る回路もまた設けられる。ローディング回路をバイパスして、ローディング回路と関連するゼロの電圧降下を減じる更に別の回路が設けられる。

Description

【発明の詳細な説明】 低電圧ＣＭＯＳコンパレータ （技術分野） 本発明は、ＣＭＯＳコンパレータに関し、特に低電圧、低出力のアナログ／デ ィジタル変換用途に使用されるＣＭＯＳコンパレータに関する。 発明の背景 ＣＭＯＳ半導体の製造技術は、比較的安価であり、ディジタルおよびアナログ の両機能を含む集積回路の設計を可能にする。ＣＭＯＳ技術は、アナログ／ディ ジタル・コンバータのための多段差動増幅回路を構築するために用いられてきた 。このような回路は、オフセット記憶を用いて増幅段における入力オフセット電 圧を補償する。 オフセット記憶は、一般に、一般に回路動作を２つの位相、即ちオフセット記 憶位相（ｏｆｆｓｅｔ ｍｅｍｏｒｉｚａｔｉｏｎ ｐｈａｓｃ）と増幅位相（ ａｍｐｌｉｆｉｃａｔｉｏｎ ｐｈａｓｅ）とへ分けることにより行われる。オ フセット記憶位相においては、増幅段の出力と直列のコンデンサが接地されて、 この増幅段の利得により倍増される入力オフセット電圧がコンデンサに蓄えられ ることを許容する。後続の増幅位相において、記憶されたオフセット電圧は、増 幅段の実際のオフセット電圧を差引きによって打消す。あるいはまた、オフセッ トは、オフセット記憶位相において増幅段周囲のフィードバック経路を提供する ことにより記憶することができる。 これらのアナログ／ディジタル変換用途に対して、異なるＣＭＯＳ差動増幅段 が堤案されてきた。給電レール間にあまりにも多数のトランジスタが接続される ゆえに、あるいは利得段の出力をロードするため抵抗が用いられるゆえに、これ ら増幅段は低電圧動作に対して特によく適するものではない。 発明の概要 一般に、本発明は、２つの増幅段間の電気的経路（ｅｌｅｃｔｒｉｃａｌ ｐ ａｔｈ）に接続されたコンデンサを含むＣＭＯＳコンパレータを特徴とする。こ のコンパレータはまた、オフセット記憶において使用される共通モードを提供す ることができる電圧源をも含み、スイッチが、電圧源と第２段の入力との間に設 けられている。電圧源の電気的パラメータの多岐性は、増幅段のパラメータの多 岐性と対比し得る。コンパレータはまた、別の電圧源と第３段の入力との間に別 のスイッチをも含み得、この２つの電圧源が異なる電圧を提供する。 別の一般的な特質において、本発明は、２つの入力電圧から差動電流を得るた めの回路を含むコンパレータ利得段を特徴とする。増幅された差動電圧を得るた め差動電流をロードする回路も設けられる。ローディング回路と関連するゼロの 電圧降下を生じるためローディング回路をバイパスするための他の回路が設けら れる。 最小数の装置が給電レール間の任意の直列経路に接続されるゆえに、またロー ド装置が入力差動対からの電流部分のみで駆動されるゆえに、本発明の利得段は 低電圧動作に特によく適している。整合した入力トランジスタとロード・トラン ジスタの相互コンダクタンスにより規定される比にその利得が依存する点におい て、本発明の利得段もまた有利である。従って、利得は、プロセス依存性であり 、かつ供給電圧および温度変化には感応しない。クランプ動作する装置に整合さ れる装置によって行われるゆえに、クランピングもまたプロセス依存性であり、 かつ供給電圧および温度における変化に不感応である。 別の特質において、本発明は、オフセットの記憶と関連して用いられる電圧源 装置が利得段装置と整合される点において不利である。これは、ドリフトおよび 変動に対する応答性を改善し、利得段の入力の供給電圧外での駆動を阻止するこ とを助ける。オフセット記憶電圧レベルもまた、装置の異なる利得段に対して異 なり得、これがコンパレータ回路の段単位の最適化を可能にする。 図面の簡単な説明 図１は、本発明によるコンパレータの事例の部分ブロック、部分概略回路図、 図２は、図１のコンパレータの第１の利得段の概略回路図、 図３は、図１のコンパレータのラッチング段の概略略回路図、 図４は、図１のコンパレータの詳細な概略回路図、 図５は、図２の利得段の詳細な概略回路図、および 図６は、図３のラッチング段の詳細な概略回路図である。 詳細な記述 図１において、本発明によるコンパレータ１０の事例は、差動入力利得段１２ と、入力段に応答する第１の差動中間利得段１４と、第１の中間段に応答する第 ２の差動利得段１６と、第２の中間に応答する高速出力ラッチング段１８とを含 む。第１のオフセット記憶回路２０は入力利得段と第１の中間段との間に設けら れ、第２のオフセット記憶回路２２は第１の中間段と第２の中間段との間に設け られ、第３のオフセット記憶回路２４は第２の中間段と出力ラッチング段との間 に設けられる。段の電圧利得は、入力段、および第１および第２の中間段に対し てそれぞれ２０、２０および１５でセットされる。当実施例は４つの段を含むが 、本発明の原理は無論異なる数の段を持つ回路に対して適用可能である。 第１のオフセット記憶回路２０は、それぞれ入力段１２と第１の中間段１４と の間の２つの信号経路に配置される第１のコンデンサ２６および第２のコンデン サ２８を含む。第１のＮＭＯＳリセット・スイッチ３０は、第１のコンデンサの 第１の極板と第１の電圧源３４との間に設けられる。第２のＮＭＯＳリセット・ スイッチ３２は、第２のコンデンサの第２の極板と電圧源３４との間に設けられ る。この電圧源３４は、接地レール３５に照合される。 第２のオフセット記憶回路２２は、第１の中間段１４と第２の中間段１６間の ２つの信号経路の１つにそれぞれ配置された第３のコンデンサ３６と第４のコン デンサ３８とを含む。第３のＮＭＯＳリセット・スイッチ４０は、第３のコンデ ンサと第２の電圧源４４との間に設けられる。第４のＮＭＯＳリセット・スイッ チ４２は、第４のコンデンサと第２の電圧源との間に設けられる。この第２の電 圧源は、接地レール３５に照合される。 第３のオフセット記憶回路２４は、第１の中間段１６と出力ラッチング段１８ 間の２つの信号経路の１つにそれぞれ配置される第５のコンデンサ４６と第６の コンデンサ４８とを含む。第５のＮＭＯＳリセット・スイッチ５０は、第５のコ ンデンサと第３の電圧源５４間に設けられる。第６のＮＭＯＳリセット・スイッ チ５２は、第６のコンデンサと第３の電圧源間に設けられる。この第３の電圧源 は、接地レール（ｇｒｏｕｎｄ ｒａｉｌ）３５に照合される。 動作において、デバイスの誤整合によるオフセット・エラーは、増幅動作状態 に先立つオフセット記憶動作状態において入力段１２と２つの中間段１４、１６ の各々を自動ゼロ化することによって取除かれる。これは、入力段１２の入力１ ５、１７を一緒に短絡することにより、かつオフセット記憶回路２０、２２、２ ４のリセット・スイッチ３０、３２、４０、４２、５０、５２を閉路することに よって行われる。この自動ゼロ化法はまた、例えば低周波数電源の変動、漏れ電 流およびオフセット・ドリフトによって生じる他のエラーも取除く。 前記自動ゼロ化動作は、段１４、１６および１８の各々の共通モード入力電圧 を電圧源３４、４４および５４の各々の値へ独立的にセットする。これは、各段 の共通モード入力レベルが電圧源３４、４４および５４へ異なる出力電圧を割当 てることにより各段を最適化するように独立的にセットできるゆえに、低電圧シ ステムにとって重要な属性である。例えば、ラッチング段に対する入力における 共通モード電圧は、他の段の入力における共通モード電圧とは異なることが要求 され、これはこの段の入力デバイスが他の段のそれとは異なるためである。各段 の共通モード電圧を独立的にセットする能力が、レベルをシフトする回路の必要 をなくす。 このシステムの別の特徴は、ＮＭＯＳリセット・スイッチ３０、３２、４０、 ４２、５０、５２がそれらの電圧源を正の電圧でバイアスさせる。これらデバイ スのゲートはＣＭＯＳインバータまたはバッファ（図示せず）の出力によって駆 動され、従って、前記スイッチがオフにされる時、これらスイッチのゲート源電 圧は負になる。このことは、これらスイッチに流れる閾値未満（ｓｕｂ−ｔｈｒ ｅｓｈｏｌｄ）の漏れ電流を著しく減じ、従って、このような電流のエラーはコ ンパレータの動作に寄与することになる。ＮＭＯＳリセット・スイッチを使用す ると、これらスイッチがそのバックゲートを接地３５へ接続させるので電源の排 除をも改善し、オフにされると、それらのゲートは接地電位にある。 当実施例においては、３つの電圧源３４、４４、５４はそれぞれ略々１Ｖの出 力へセットされる。更に、各利得段の出力電圧のスイング（ｓｗｉｎｇ）がクラ ンピング・デバイス（図示せず）により１Ｖ未満へ制限され、このことについて は図４に関して以下に更に詳細に論述する。電源電圧およびクランピング電圧の このような選択は、各利得段の入力ノードが接地電位より更に負になることなく コンパレータを動作させる。 各段に対する共通モード入力レベルを１Ｖにセットすることも、以下に述べる ように、各利得段をその差動対に対するＰＭＯＳ入力デバイスとして使用するこ とを可能にする。これらのデバイスはＮ−ウエル（Ｎ−ｗｅｌｌｓ）で隔離され るので、これらデバイスは良好な電源の排除をもたらす。ＰＭＯＳデバイスはま た、ＮＭＯＳデバイスよりも低い閾値電圧（Ｖｔ）ヒステリシスを呈する。この ことは、コンパレータにおける別の潜在的なエラー源を著しく低減する。 図２において、入力利得段１２は、差動入力と差動出力とを持つ折返しカスコ ード（ｆｏｌｄｅｄ−ｃａｓｃｏｄｅ）利得段回路を含んでいる。この回路は、 差動対を形成する第１および第２のＰＭＯＳ入力デバイス６２、６４を含んでい る。これらデバイスのゲートは、段の第１の入力６６と第２の入力６８とで電圧 をそれぞれ受取り、これらデバイスのソースは第１の電流源７０から電流を受取 る。これら第１および第２のデバイスのドレーンは、それぞれ差動対の第１の出 力７２と第２の出力７４として働く。 各利得段は更に、第１のＰＭＯＳロード・デバイス７６と第２のＰＭＯＳロー ド・デバイス７８とを含む。これらの第１および第２のロード・デバイスのソー スは、正の給電レール６１で電圧を受取る。各ロード・デバイスのゲートおよび ドレーンは一緒に接続され、それらの接続された端子はそれぞれノード８４、８ ６において電流源８０、８２の出力に接続され、これらノードはゲート段の第１ および第２の出力としても働く。 接地電位である、第１の利得段出力ノード８４および第２の給電レール３５間 には、第１のＮＭＯＳ電流源デバイス９０と直列をなす第１のＮＭＯＳカスコー ド・デバイス８８がある。同様に、この段の第２の出力８６と接地との間には、 第２のＮＭＯＳ電流源デバイス９４と直列をなす第２のＮＭＯＳカスコード・デ バイス９２がある。前記カスコード・デバイスのゲートはともに第１のバイアス 電圧９６を受取り、前記電流源デバイスのゲートはともに第２のバイアス電圧９ ８を受取る。差動対の第１の出力７２は、前記段の第２のカスコード・デバイス ９２と第２の電流源デバイス９４間のノード７３に与えられる。差動対の第２の 出力７４は、第１のカスコード・デバイス８８と第１の電流源デバイス９０間の ノード７５に与えられる。 入力利得段１２の動作においては、前記差動対における第１および第２のＰＭ ＯＳ入力デバイス６２および６４は、第１および第２の段の入力６６および６８ における差動入力電圧を１対の電流へ変換する。この信号電流対は次に、第１お よび第２のロード・デバイス７６および７８によって再び電圧へ変換される。第 １および第２のバイアス電圧９６および９８は第１および第２の電流源デバイス ９０および９４と、第１および第２のカスコード・デバイス８８および９２をそ れぞれバイアスする。 前記段の利得は、ロード・デバイス（７６または７８）の相互コンダクタンス （ｇｍ２）に対する入力デバイス６２または６４の相互コンダクタンス（ｇｍ１ ）の比によってセットされる。即ち、 但し、Ｗ１およびＬ１は、入力デバイス６２、６４のそれぞれの幅と長さであり 、Ｉｄｓ１は入力デバイス６２、６４のドレーン電流、Ｉｄｓ２はロード・デバ イス７６、７８のドレーン電流である。入力デバイスおよびロード・デバイスは ともに同じ極性タイプである、即ちＰＭＯＳであり、電流比を正確に定義できる ので、利得は入出力デバイスの相対的サイズによってのみセットされる。これは 、 利得を温度、供給レベルおよび変動、およびバイアス電流の大きさに対して（第 １の大きさで）感応させなくする。このことは、同じ段の利得を維持しながらバ イアス電流にスケールを付すことができるので、低電力設計のために特に重要で ある。 コンパレータの別の重要な特性は、そのノイズ性能である。先に述べたような 単一利得段においては、入力に照合される総ｒｍｓ熱ノイズは、 但し、Ｃ₁は出力ノード８４、８６の各々における総キャパシタンス、Ａは式１ で与えられる如き段の利得、ｇｍ３は出力電流源デバイス９０、９４の相互コン ダクタンス、およびｇｍ４は第２および第３の電流源８０、８２を形成するデバ イスの相互コンダクタンスである。 段の利得と同様に、総ノイズは相互コンダクタンスの比とロードのキャパシタ ンスとに依存する。１次近似化に対しては、ノイズはバイアス電流レベルとは独 立的である。このことは、再びバイアス電流レベルにスケールを付して同じ入力 ノイズ・レベルまたは精度を維持させることを可能にする。 入力デバイスがＮ−ウエル（Ｎ−ｗｅｌｌ）に置かれるので、ＰＭＯＳ入力デ バイス６２、６４の使用もまた隔離されたデバイスを提供する。この結果、改善 された電源の排除をもたらす。更に、ＰＭＯＳ入力デバイスは低いＶｔヒステリ シスを生じ、これは高精度コンパレータにとって別の望ましい特性である。 利得段の差動特性により、電源の変動および漏れ電流エラーの改善された排除 もまた結果として得る。これらのエラー・タイプは、今日ではデバイスのマッチ ング、即ち、ＰＭＯＳ入力デバイス６２、６４を有するＰＭＯＳロード・デバイ ス７６、７８のマッチング、および第１および第２の電流源デバイス９０、９４ を有する第２および第３の電流源８０、８２のマッチングに依存する。要するに 、これらデバイスの電気的パラメータは、変動およびドリフトに応答してマッチ した方法で変動する。慎重なレイアウト技術により、このマッチングは非常に正 確 にすることができる。 「ミラー（Ｍｉｌｌｅｒ）」利得Ａｍは、下記のように定義される。即ち、 但し、Ｗ５およびＬ５はカスコード・デバイス８８、９２のそれぞれ幅および長 さ、μ_nおよびμ_pはそれぞれエレクション（ｅｌｅｃｔｉｏｎｓ）および正孔の 移動度、Ｉｄｓ１は入力デバイス６２、６４におけるドレーン電流、Ｉｄｓ５は 出力デバイス７６、７８のドレーン電流、ｇｏ５は第１のカスコード・デバイス ８８の出力コンダクタンス、およびｇｍ５はその相互コンダクタンスである。Ａ Ｃ接続システムにおいては、各段の入力キャパシタンスが下式により決定される ので、この利得をできるだけ低くすることが望ましい。即ち、 Ｃｉｎ＝Ｃｇｓｍ１＋［１＋Ａｍ］×Ｃｇｄｍ１ （式４） 但し、Ｃｇｓｍ１は入力デバイス６６、６８のゲート−ソース・キャパシタンス 、Ｃｇｄｍ１はこれらデバイスのゲート−ドレーン・キャパシタンスである。こ れら段の入力キャパシタンス（Ｃｉｎ）は、理想的にはできるだけ減じるべきで あり、これはこれらが段間で望ましからざる減衰を生じるためである。入力デバ イスがＰＭＯＳでありカスコード・デバイス８８、９２がＮＭＯＳであり、ＮＭ ＯＳデバイスが比較的高い移動度（μ）を持つので、ミラー利得は低くなる。 各利得段の別の重要な特徴は、低い電源電圧で動作できるその能力である。最 小電源電圧Ｖｓｕｐｐｌｙ―ｍｉｎは下記により決定される。即ち、 Ｖｓｕｐｐｌｙ―ｍｉｎ＝Ｖｇｓｍ９＋Ｖｄｓａｔｍ５＋Ｖｄｓａｔｍ７ （式５） 但し、Ｖｇｓｍ９はロード・デバイス７６、７８のゲート−ソース電圧、Ｖｄｓ ａｔｍ５はカスコード・デバイス８８、９２の飽和電圧、およびＶｄｓａｔｍ７ は電流源デバイス９０、９４の飽和電圧である。 項「Ｖｇｓｍ９」を低減することはは所望の電源電圧を低減する。これは、第 ２および第３の電流源８０、８２の付設によって達成され、これにより電流をロ ード・デバイス７６、７８をバイパスさせる。従って、これらデバイスは入力デ バイス６２、６４より低い電流を流し、結果として、それらのゼロのゲート−ソ ース電圧（Ｖｇｓ）が減じられる。 各段間の構成には若干の相違がある。特に、入力利得段１２は一般に第２の２ つの段１４、１６より大きくなるように作られ、典型的にはより大きな電流で駆 動される。しかしこれはスケーリングの問題であり、第１および第２の中間利得 段１４、１６の構造および動作は入力利得段１２と実質的に同じである。従って 、これらの中間段については更に論述しない。 図３において、出力ラッチング段１８は、ゲートが段の第１の入力１０１に接 続された第１のＰＭＯＳ入力デバイス１０２と、ゲートが段の第２の入力１０３ に接続された第２のＰＭＯＳ入力デバイス１０４とを含む。第１および第２の入 力デバイス１０２、１０３は、第１および第２の電流源１０６、１０８からそれ ぞれ電流を受取る。第１および第２の入力デバイスのドレーンは、第２の給電レ ール３５に接続され、第１および第２の入力デバイスのソースは第１および第２ のＮＭＯＳ差動対のデバイス１１０、１１２のゲートにそれぞれ接続されている 。これら差動対のデバイスのソースは、一緒にかつ第３の電流源１１４に接続さ れている。 第１および第２の電流源ＰＭＯＳデバイス１１６、１１８のソース（ｓｏｕｒ ｃｅ）は、電源レール６１で供給電圧を受取る。これらデバイスのゲートは第１ のバイアス電圧１２０によりバイアスされ、これらデバイスのドレーンはそれぞ れ、第２のバイアス電圧１２６によりバイアスされる第１および第２のＰＭＯＳ カスコード・デバイス１２２、１２４に接続されている。第１の差動対デバイス １１０のドレーンは、第１の電流源デバイス１１６と第１のカスコード・デバイ ス１２２間のノード１１１へ接続されている。第２の差動対デバイス１１２のド レーンは、第２の電流源デバイス１１８と第２のカスコード・デバイス１２４間 のノード１１３に接続されている。 ＮＭＯＳリセット・デバイス１２８は、第１および第２のカスコード・デバイ ス１２２、１２４のドレーン間に設けられる。これらのドレーン間には、第１お よび第２の交差接続されたＮＭＯＳラッチング・デバイス１３０、１３２もまた 設けられている。後者のこれらデバイスは、そのソースが第２の給電レール３５ に接続され、そのゲートが相互のドレーンに接続されている。 動作において、ラッチング段は入力１０１、１０３における小さな信号入力電 圧を出力１３４、１３６における完全ＣＭＯＳ出力信号へ変換する。第１および 第２の入力デバイス１０２、１０４は、第１および第２の電流源１０６、１０８ と共にソース・フォロワ入力段を形成して、ラッチング段からのキックバック（ ｋｉｃｋｂａｃｋ）を減じる。これらソース・フォロワはまた、入力信号をレベ ル・シフトして差動対デバイス１１０、１１２により形成される差動対を駆動す る。この入力のレベル・シフトは、ラッチング段が低い電源電圧で動作すること を可能にする。ＮＭＯＳ差動対は、入力信号電圧を差動電流へ変換し、この差動 電流が交差接続されたラッチング・デバイス１３０、１３２を駆動する。 比較動作状態の初期部分においてリセット・デバイス１２８が「オン」となり 、これがラッチング・デバイス１３０、１３２が再生することを阻止する。リセ ット・デバイスのゲート信号１２９がローになる時、リセット・デバイス１２８ はオフにされ、ラッチがその再生モードに入り、出力１３４、１３６がそれぞれ 給電レール３５、６１の約５０ｍＶ以内になる。交差接続されたＮＭＯＳラッチ ング・デバイス１３０、１３２は、この再生を非常に高い速度で生じさせる。 図１および図４に関して、完全なコンパレータについて次に更に論述する。第 １の電圧源３４は、第１および第２のＰＭＯＳ電流デバイス３１、３３を第１の ＰＭＯＳ電圧源デバイス３７と共に含んでいる。第２の電圧源４４は、第３およ び第４のＰＭＯＳ電流源デバイス４１、４３を、第２のＰＭＯＳ電圧源デバイス ４７と共に含む。第３の電圧源５４は、第５および第６のＰＭＯＳ電流源デバイ ス５１、５３を、第３のＰＭＯＳ電圧源デバイス５７と共に含む。 バイアス電圧および電流は、別個の回路（図示しない。当業者の実現能力に含 まれる）から生成され、多重伝送バス４５により第１および第２の増幅段１２、 １４へ供給される。更に別のバイアス電圧が、これらの段における回路によって 得られて電流源デバイス３１、３３、４１、４３、５１および５３のゲートをバ イアスする。第１、第２および第３のリセット線３９、４９、５９およびラッチ ング段ゲート信号１２９が、全てが接続される制御バス５５を介して供給される 信号によって駆動される。 図２および図５に関して、入力利得段回路について次に更に論述する。第１の 電流源７０は、バイアス・バス１４８からリード線１４４、１４６上の第１およ び第２の個々に生成されたバイアス電流Ｉ１４４およびＩ１４６を照合すること によりバイアスされる２つの直列に接続されたＰＭＯＳデバイス１４０、１４２ で実現される。 第２の電流源８０は、更に２つの直列に接続されたＰＭＯＳデバイス１５０、 １５２により実現され、これらデバイスもまた第１および第２の個々に生成され たバイアス電流Ｉ１４４、Ｉ１４６を照合することによってバイアスされる。第 ３の電流源８２は、２つの更に別の直列に接続されたＰＭＯＳデバイス１５４、 １５６により実現され、これらデバイスもまた第１および第２の個々に生成され たバイアス電流Ｉ１４４、Ｉ１４６を照合してバイアスされる。第２および第３ の電流源に等しくない電流を提供させることにより、オフセットまたはヒステリ シスが段の出力に誘起されることがある。一連のＰＭＯＳデバイス１８０、１８ ２、１８４、１８６、１８８が、線１４１、１４３上で、個々に生成されるバイ アス電流に基いてこれら３つの電流源に対するバイアスを得る。線９６、９８上 の第１および第２のバイアス電圧は、４つのＰＭＯＳデバイス１５８、１６０、 １６２、１６４、および６つのＮＭＯＳデバイス１６６、１６８、１７０、１７ ２、１７４、１７６によって生成される。 第１および第２のＰＭＯＳ入力デバイス６２、６４は、実際にそれぞれ２つの デバイスから物理的に形成される。特に、第１のデバイス６２は、第１および第 ２の並列に接続されたＰＭＯＳデバイス１９０、１９２から構成される。同様に 、第２の入力ＰＭＯＳデバイスは、並列に接続されたＰＭＯＳ入力デバイス１９ ４、１９６から構成される。 １対のＰＭＯＳクランピング・デバイス１９７、１９８が、利得段回路の出力 に跨がって設けられる。第１の出力クランピング・デバイスのドレーンは、段の 第１の出力８４と第１の出力クランピング・デバイスのゲートとに接続されてい る。第１の出力クランピング・デバイスのソースは、段の第２の出力８６に接続 される。同様に、第２の出力クランピング・デバイスのドレーンは、段の第２の 出力と第２の出力クランピング・デバイスのゲートとに接続される。第２の出力 クランピング・デバイスのソースは、段の第１の出力に接続される。これらのク ランピング・デバイスはそれぞれＰＭＯＳデバイスであり、従って、ＰＭＯＳロ ード・デバイス７６、７８と、ＰＭＯＳ電圧源デバイス３７、４７、５７（図１ および図３参照）とに整合される。 このマッチングは、低電力動作が温度変化、電源の変化、あるいは電流パルス Ｐ_Rのばらつきにより変動の打消しを導くので、この低電力動作においては有利 である。例えば、ロード・トランジスタ７６、７８の閾値電圧における増加は、 利得段の大きな出力スイングを導くことになる。この増加したスイングは、電圧 源デバイス３７、４７、５７（図４参照）の閾値電圧もまた増加させられるので 、共通モード電圧における増加を伴うことになる。その結果、増加した電圧スイ ングが１つの段の出力を第２の給電線３５より更に負にさせることになる。 クランピングＰＭＯＳデバイスは、段の出力スイングを略々±０．７Ｖに限定 する。これらのクランピング・デバイスの増設は、コンパレータの応答時間を短 縮し、各段の入力における共通モード（ＣＭ）電圧を略々１Ｖにセットさせる。 このアーキテクチャの別の利点は、ロード・デバイスがそれらの２乗則の挙動の ゆえに、負の出力遷移に対する固有のクランピング動作を呈することである。 図３および図６に関して、ラッチング段について更に論述する。第１および第 ２の電流源１０６、１０８は、それぞれ２対のＰＭＯＳデバイス２０４、２０６ および２００、２０２により形成される。これらの電流源もまた一連の更に５つ のＰＭＯＳデバイス２１６、２１８、２２０、２２２、２２４を共有しており、 これらデバイスがバイアス・バス１４８により与えられる第１および第２のバイ アス電流Ｉ１４４、Ｉ１４６を受取る。 ２つの改変されたＣＭＯＳ ＮＯＲゲート２９０、２９２も詳細概略図に示さ れる。第１のＮＯＲゲートは、一連のＰＭＯＳおよびＮＭＯＳデバイス２５８、 ２６０、２６２から構成され、インバータ２６４、２６６、第２のＮＯＲゲート ２６８、２６９、２７０および第２のインバータ２７２、２７４が後に続く。別 の対のインバータ２９２が遅延を生じるため設けられ、４つのＰＭＯＳおよびＮ ＭＯＳデバイス２８０、２８２、２８４、２８６から構成されている。 上記のコンパレータ回路は、モノリシックの連続近似化アナログ／ディジタル ・コンバータと関連して特に有効である。このアナログ／ディジタル・コンバー タにおける更に別のアナログ回路およびディジタル回路が、アナログ／ディジタ ル変換動作の実施において上記回路と共働動作する。例えば、図４に関して、こ の回路は、リセット信号３９、４９、５９の如き制御信号、および制御バスにお けるラッチング段ゲート信号１２９を生成する役割を担う。この回路はまた、オ フセット記憶位相において入力段１２の入力１５、１７を一緒に接続する役割を 担っている。本発明によるコンパレータ回路を用いるアナログ／ディジタル・コ ンバータについては、本願と同じ日付で出願され、参考のため本文に援用される 係属中の弊特許出願「低電圧ＣＭＯＳアナログ／ディジタル・コンバータ（Ｌｏ ｗ−ｖｏｌｔａｇｅ ＣＭＯＳ Ａｎａｌｏｇ−ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎ ｖｅｒｔｅ）」に論述されている。また、本願と関連しで特に有効なものは、本 願と同じ日付で出願され、参考のため本文に援用される係属中の弊特許出願「シ ステム校正による電荷再分配アナログ／ディジタル・コンバータ（Ｃｈａｒｇｅ Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏ ｎｖｅｒｔｅｒ ｗｉｔｈ Ｓｙｓｔｅｍ Ｃａｌｉｂｒａｔｉｏｎ）」におい て記載される校正法および回路である。 本発明の種々の実施例について本文に記載したが、かかる実施例は単に例示と して提示されるもので、当業者には、請求の範囲により定義される如き本発明の 範囲から逸脱することなく種々の変更および修正が可能であることが明らかであ ろう。

【手続補正書】特許法第１８４条の８ 【提出日】１９９６年７月１２日 【補正内容】 請求の範囲 １．第１および第２の入力デバイスを備え、該第１の入力デバイスは供給電圧と 第１の出力ノード間の第１の電気経路に配置され、前記第２の入力デバイスは供 給電圧と第２の出力ノード間の第２の電気経路に配置された差動対入力回路と、 供給電圧と第１の出力ノード間の、前記第１の電気経路と第２の電気経路とは 別のものである第３の電気経路における第１のカスコード・デバイスと、 供給電圧と前記第２の出力ノード間の、前記第１の電気経路と第２の電気経路 とは別のものである第４の電気経路における第２のカスコード・デバイスと、 前記第３の経路における第１のダイオード接続されたロード・デバイスと、前 記第４の経路における第２のデバイス接続されたロード・デバイスとを備え、前 記第１および第２のダイオード接続されたロード・デバイスは前記入力デバイス と前記カスコード・デバイスとに応答し、 前記ダイオード接続されたロード・デバイスと並列の第５の電流経路と第６の 電流経路と を備えるコンパレータ利得段。 ２．前記入力デバイスと前記ダイオード接続されたロード・デバイスとは同じ極 性タイプである請求の範囲第１項記載のコンパレータ利得段。 ３．前記ダイオード接続されたロード・デバイスに応答し、かつ該ダイオード接 続されたロード・デバイスと同じ極性タイプの１対のクランピング・デバイスを 更に備える請求の範囲第２項記載のコンパレータ利得段。 ４．前記入力デバイスと、前記ダイオード接続されたロード・デバイスと、クラ ンピング・デバイスとがＰＭＯＳデバイスである請求の範囲第３項記載のコンパ レータ利得段。 ５．前記第１および第２のダイオード接続されたロード・デバイスに応答するオ フセット記憶回路を更に備える請求の範囲第１項記載のコンパレータ利得段。 ６．前記オフセット記憶回路が、前記ダイオード接続されたロード・デバイスと 整合した電圧源を含む請求の範囲第５項記載のコンパレータ利得段。 ７．前記コンパレータ利得段が５ボルト以下の供給電圧を用いて動作する請求の 範囲第１項記載のコンパレータ利得段。 ８．前記コンパレータ利得段か３ボルト以下の供給電圧を用いて動作する請求の 範囲第１項記載のコンパレータ利得段。 ９．オフセットを生じようとする増幅回路を用いて２つの電圧を比較する方法に おいて、 電源電圧を前記増幅回路へ供給するステップと、 第１のＤＣ電圧源により、前記電源電圧とは異なる第１の共通モードＤＣ電圧 を供給するステップと、 前記第１のＤＣ電圧を基準値としてもちいて、第１の増幅オフセットを記憶す るステップと、 前記増幅回路を用いて、第１の利得により２つの電圧間の差を増幅して、第１ の出力スイングを持つ増幅された差を生成するステップとを含み、該増幅ステッ プが前記供給ステップと同じ集積回路において実施され、 前記増幅された差から、前記記憶ステップにおいて記憶された第１のオフセッ トを除去するステップと、 前記増幅ステップの増幅差における第１の出力スイングの大きさを同じ方向に 略々前記第１の共通モードＤＣ電圧だけ増加する刺激に応答して、前記第１のＤ Ｃ電圧の大きさをある方向に増加するステップとを含み、該第１のＤＣ電圧の大 きさを増加する該ステップが、第１のＤＣ電圧源と増幅回路との整合特性の結果 として、前記第１の出力スイングが電源電圧に達することを阻止する方法。 １０．前記増幅ステップが、前記増幅ステップからの増幅された差をロードする ローディング・ステップを含み、前記第１の出力スイングの程度が前記ローディ ング・ステップにおける変化に応答する、請求の範囲第９項記載の方法。 １１．前記増幅ステップが、該増幅ステップからの増幅された差をクランプする クランピング・ステップを含み、前記第１の出力スイングの程度が前記クランピ ング・ステップにおける変化に応答する請求の範囲第９項記載の方法。 １２．第２のＤＣ電圧源により第２の共通モードＤＣ電圧を供給するステップと 、 第２の増幅オフセットを更に記憶するステップとを含み、該記憶ステップが前 記第２のＤＣ電圧を基準値として用い、 増幅された差を更に増幅して、第２の出力スイングを用いて２倍の増幅された 差を生成するステップを含み、前記の更に別の増幅ステップが、第２のＤＣ電圧 を供給する前記ステップと同じ集積回路において実施され、 前記２倍の増幅された差から、前記別の記憶ステップにおいて記憶された第２ のオフセットを除去するステップと、 前記別の増幅ステップの同じ方向における第２の出力スイングの大きさを変化 させる刺激に応答して、前記第２のＤＣ電圧の大きさをある方向に変化させるス テップと を更に含む請求の範囲第９項記載の方法。 １３．前記増幅された差が差動信号である請求の範囲第９項記載の方法。 １４．２つの電圧を比較する方法において、 第１のＤＣ電圧源により第１の共通モードＤＣ電圧を供給するステップと、 前記第１のＤＣ電圧を基準値として用いて、第１の増幅オフセットを記憶する ステップと、 比較されるべき前記２つの電圧間の差を第１の利得により増幅して、増幅され た差を生成するステップとを含み、該増幅ステップが、前記供給ステップと同じ 集積回路において実施され、 第１のオフセットを記憶する前記ステップにおいて記憶された前記第１の増幅 オフセットを前記増幅された差から除去するステップと、 第２のＤＣ電圧源により第２の共通モードＤＣ電圧を供給するステップと、 前記第１のＤＣ電圧と異なる前記第２のＤＣ電圧を基準値として用いて、第２ の増幅オフセットを記憶するステップと、 第２の増幅ステップにおける第２の利得により２つの電圧間の増幅された差を 増幅して、２倍の増幅された差を生成するステップとを含み、増幅された差を増 幅する該ステッブが、第２のＤＣ電圧を供給する前記ステップと同じ集積回路に おいて実施され、 第２のオフセットを記憶する前記ステップにおいて記憶された前記第２のオフ セットを前記２倍の増幅された差から除去するステップと を含む方法。 １５．更に別の記憶ステップと、増幅ステップと、前記増幅された差を増幅する 前記ステップと前記２倍の増幅差から除去する前記ステップとの結果に適用され る除去するステップとの各々を更に含む請求の範囲第１４項記載の方法。 １６．前記増幅された差と前記２倍の増幅された差とが差動信号である請求の範 囲第１４項記載の方法。 １７．２つの電圧を比較するＣＭＯＳコンパレータにおいて、 電源電圧を供給する手段と、 第１のＤＣ電圧を供給するための、集積回路において実現された手段と、 前記第１のＤＣ電圧を基準値として用いて、第１の増幅オフセットを記憶する 手段と、 ２つの電圧間の差を第１の利得により増幅して、第１の出力スイングを持つ増 幅された差を生成する手段とを備え、前記記憶手段が増幅手段に応答し、該増幅 手段が集積回路において実現され、前記増幅手段が電源電圧を供給する前記手段 に応答し、 前記増幅手段に応答して、前記記憶手段により記憶された第１のオフセットを 前記増幅された差から除去する手段と、 第１のＤＣ電圧を供給する前記手段が、前記増幅手段の第１の出力スイングの 大きさを同じ方向に増加する刺激に応答して、前記第１のＤＣ電圧の大きさをあ る方向に増加するよう動作し、第１のＤＣ電圧を供給する前記手段が、第１のＤ Ｃ電圧を供給する前記手段と前記増幅手段との整合する特性の結果として、前記 第１の出力スイングが前記電源電圧に達することを阻止する コンパレータ。 １８．前記増幅手段がローディング手段を含み、前記第１の出力スイングの程度 が前記ローディング手段における変動に応答する請求の範囲第１７項記載のコン パレータ。 １９．前記増幅手段がクランピング手段を含み、前記第１の出力スイングの程度 が前記クランピング手段における変動に応答する請求の範囲第１７項記載のコン パレータ。 ２０．前記増幅手段に応答する連続的な複数の更に別の記憶手段と増幅手段と除 去する手段の各々を更に含む請求の範囲第１７項記載のコンパレータ。 ２１．前記増幅手段が差動信号として増幅された差を生成する請求の範囲第１７ 項記載のコンパレータ。 ２２．前記記憶手段と増幅手段と除去する手段とが、５ボルト以下の供給電圧の みを用いて給電される請求の範囲第１７項記載のコンパレータ。 ２３．前記記憶手段と増幅手段と除去する手段とが、３ボルト以下の供給電圧の みを用いて給電される請求の範囲第１７項記載のコンパレータ。 ２４．第１および第２の入力デバイスを含み、該第１の入力デバイスは第１の供 給電圧と第１の出力ノード間の第１の電気経路に配置され、前記第２の入力デバ イスは供給電圧と第２の出力ノード間の第２の電気経路に配置された差動対入力 回路と、 実質的に、直列結合のみからなる第１の供給電圧と第２の供給電圧との間の 第３の電気経路と、 第１の供給電圧と第１の出力ノード間に動作的に接続された第１の電流源と 第１の出力ノードに動作的に接続された第１のカスコード・デバイスと 前記第２の供給電圧と前記第１のカスコード・デバイス間に動作的に接続さ れた第１のダイオード接続されたロード・デバイスと 前記第１のロード・デバイスと並列な第１の電流手段と、 実質的に直列結合のみからなる第１の供給電圧と第２の供給電圧間の第４の 電気経路と、 前記第１の供給電圧と前記第２の出力ノード間に動作的に接続された第２の 電流源デバイスと、 前記第２の出力ノードに動作的に接続された第２のカスコード・デバイスと、 前記第２の供給電圧と前記第２のカスコード・デバイス間に動作的に接続さ れた第２のダイオード接続されたロード・デバイスと、 前記第２のロード・デバイスと並列な第２の電流手段と、 を備えるコンパレータ利得段。 ２５．前記入力デバイスと前記ロード・デバイスとが同じ極性タイプである請求 の範囲第２４項記載のコンパレータ利得段。 ２６．前記ロード・デバイスに応答し、かつ該ロード・デバイスと同じ極性タイ プである１対のクランピング・デバイスを更に備える請求の範囲第２５項記載の コンパレータ利得段。 ２７．前記入力デバイスと前記ロード・デバイスと前記クランピング・デバイス とがＰＭＯＳデバイスである請求の範囲第２６項記載のコンパレータ利得段。 ２８．前記第１および第２の入力デバイスと応答するオフセット記憶回路を更に 備える請求の範囲第２４項記載のコンパレータ利得段。 ２９．前記オフセット記憶回路が前記ロード・デバイスと整合する電圧源を含む 請求の範囲第２６項記載のコンパレータ利得段。 ３０．前記増幅段が５ボルト以下の供給電圧を用いて動作する請求の範囲第２４ 項記載のコンパレータ利得段。 ３１．前記増幅段が３ボルト以下の供給電圧を用いて動作する請求の範囲第２４ 項記載のコンパレータ利得段。 ３３．前記第１および第２の利得段の前記入力デバイスおよび出力デバイスが同 じ極性タイプである請求の範囲第３２項記載のコンパレータ利得段。 ３４．前記第１および第２の利得段がそれぞれ、その各出力デバイスに応答し、 かつ該出力デバイスと同じ極性タイプである１対のクランピング・デバイスを更 に含む請求の範囲第３３項記載のコンパレータ利得段。 ３５．前記第１および第２の利得段の前記入力デバイスと前記出力デバイスと前 記クランピング・デバイスとがＰＭＯＳデバイスである請求の範囲第３４項記載 のコンパレータ利得段。 ３６．前記第１の利得段が更に前記第１および第２の出力デバイスに応答する第 １のオフセット記憶回路を含み、前記第２の利得段が更に前記第３および第４の 出力デバイスに応答する第２のオフセット記憶回路を含む請求の範囲第３２項記 載のコンパレータ利得段。 ３７．前記第１のオフセット記憶回路が前記第１および第２の出力デバイスと整 合した第１の電圧源を含み、前記第２の記憶回路が前記第３および第４の出力デ バイスと整合した第２の電圧源を含む請求の範囲第３４項記載のコンパレータ利 得段。 ３８．前記第１および第２の増幅段が５ボルト以下の供給電圧を用いて動作する 請求の範囲第３２項記載のコンパレータ利得段。 ３９．前記第１および第２の増幅段が３ボルト以下の供給電圧を用いて動作する 請求の範囲第３２項記載のコンパレータ利得段。

Claims (1)

1. 【特許請求の範囲】 １．各々が第１の入力ノードと第１の出力ノードとを有する第１の増幅段と第２ の増幅段と、 前記第１の増幅段の第１の出力ノードと前記第２の増幅段の第１の入力ノード との間の電気経路において接続される第１のコンデンサと、 第１の電圧源と、 前記第１の電圧源と前記第２の増幅段の第１の入力ノードとの間の電気経路の 内の第１のスイッチと を備えるＣＭＯＳコンパレータ。 ２．前記第１の電圧源の電気的パラメータの可変性が、前記第１の増幅段の電気 的パラメータの可変性と整合される請求の範囲第１項記載のコンパレータ。 ３．前記第１の増幅段はある極性タイプの出力デバイスを含み、前記第１の電圧 源が前記出力デバイスと同じ極性タイプの電圧源デバイスを含む請求の範囲第２ 項記載のコンパレータ。 ４．前記出力デバイスがロード・デバイスである請求の範囲第３項記載のコンパ レータ。 ５．前記出力デバイスがクランピング・デバイスである請求の範囲第３項記載の コンパレータ。 ６．前記第１の増幅段が更に、電圧源デバイスと同じ極性タイプのロード・デバ イスを含む請求の範囲第５項記載のコンパレータ。 ７．前記電圧源デバイスと出力デバイスがともにＰＭＯＳデバイスである請求の 範囲第３項記載のコンパレータ。 ８．前記第１の増幅段と前記第２の増幅段とが５ボルト以下の供給電圧を用いて 動作する請求の範囲第１項記載のコンパレータ。 ９．前記第１の増幅段と前記第２の増幅段とが３ボルト以下の供給電圧を用いて 動作する請求の範囲第１項記載のコンパレータ。 １０．前記第１の増幅段と前記第２の電圧とが１つの外部電源により動作可能で ある請求の範囲第１項記載のコンパレータ。 １１．前記第１の増幅段と前記第２の増幅段とは差動段であり、各々が第２の入 力ノードと第２の出力ノードとを含み、更に 前記第１の増幅段の第２の出力ノードと前記第２の増幅段の第２の入力ノード との間の電気経路において接続される更に別のコンデンサと、 更に別の電圧源と、 前記更に別の電圧源と前記第２の増幅段の第２の入力ノードとの間の電気経路 における更に別のスイッチと を含む請求の範囲第１項記載のコンパレータ。 １２．第１の入力ノードと第１の出力ノードとを有する第３の増幅段と、 前記第２の増幅段の第１の出力ノードと前記第３の増幅段の第１の入力ノード との間の電気経路において接続される第２のコンデンサと、 第２の電圧源と、 前記第２の電圧源と前記第３の電圧源の第１の入力ノードとの間の電気経路に おける第２のスイッチとを更に含む請求の範囲第１項記載のコンパレータ。 １３．前記第１の電圧源と前記第２の電圧源とが異なる電圧を提供する請求の範 囲第１２項記載のコンパレータ。 １４．前記第１の増幅段と、第２の増幅段と、前記第３の増幅段とが差動であり 、各々が第２の入力ノードと第２の出力ノードとを含み、更に 前記第１の増幅段の第２の出力ノードと前記第２の増幅段の第２の入力ノード との間の電気経路において接続された第３のコンデンサと、前記第２の増幅段の 第２の出力ノードと前記第３の増幅段の第２の入力ノードとの間の電気経路にお いて接続された第４のコンデンサとを含み、更に前記第１の電圧源と前記第２の 増幅段の第２の入力ノードとの間の電気経路における第３のスイッチを含み、更 に第２の電圧源と前記第３の増幅段の第２の入力ノードとの間の電気経路におけ る第４のスイッチを含む 請求の範囲第１２項記載のコンパレータ。 １５．前記第１の電圧源と前記第２の電圧源とが異なる電圧を提供する請求の範 囲第１４項記載のコンパレータ。 １６．前記第１の電圧源の電気パラメータの可変性が、前記第１の増幅段の電気 パラメータの可変性と整合され、前記第２の電圧源の電気パラメータの可変性（ バリアビリティ：ｖａｒｉａｂｉｌｉｔｙ）が前記第２の増幅段の電気パラメー タの可変性と整合される請求の範囲第１４項記載のコンパレータ。 １７．前記第１の増幅段と前記第２の増幅段とがそれぞれある極性タイプの出力 デバイスを含み、前記第１の電圧源と前記第２の電圧源とがそれぞれ出力デバイ スと同じ極性タイプの電圧源デバイスを含む請求の範囲第１６項記載のコンパレ ータ。 １８．前記出力デバイスがロード・デバイスである請求の範囲第１７項記載のコ ンパレータ。 １９．前記出力デバイスがクランピング・デバイスである請求の範囲第１７項記 載のコンパレータ。 ２０．前記第１の増幅段と前記第２の増幅段とがそれぞれ、電流に基く出力電圧 を生じるように動作し、かつ前記電圧源デバイスと整合される電気パラメータの 可変性を有するロード・デバイスを更に含む請求の範囲第１９項記載のコンパレ ータ。 ２１．前記第１の増幅段と、前記第２の増幅段と、前記第３の増幅段とが５ボル ト以下の供給電圧を用いて動作する請求の範囲第２０項記載のコンパレータ。 ２２．前記第１の増幅段と、前記第２の増幅段と、前記第３の増幅段とが３ボル ト以下の供給電圧を用いて動作する請求の範囲第２０項記載のコンパレータ。 ２３．前記第１の増幅段と、前記第２の増幅段と、前記第３の増幅段とが１つの 外部電源を用いて動作する請求の範囲第２０項記載のコンパレータ。 ２４．前記電圧源デバイスと前記出力デバイスがともにＰＭＯＳデバイスである 請求の範囲第１７項記載のコンパレータ。 ２５．第１の入力デバイスと第２の入力デバイスとを含む変動対入力回路を備え 、該第１の入力デバイスは供給電圧と第１の出力ノードとの間の第１の電気経路 に 配置され、前記第２の入力デバイスは前記供給電圧と第２の出力ノードとの間の 第２の電気経路に配置され、 前記供給電圧と前記第１の出力ノードとの間の第３の電気経路における第１の カスコード・デバイスを備え、前記第３の電気経路は前記第１と第２の電気経路 とは別のものであり、 前記供給電圧と前記第２の出力ノードとの間の第４の電気経路における第２の カスコード・デバイスを備え、該第４の電気経路は前記第１と第２の電気経路と は別のものであり、 前記第３の経路における第１の出力デバイスと、前記第４の経路における第２ の出力デバイスとを備え、該第１および第２の出力デバイスは前記入力デバイス とカスコード・デバイスとに応答し、 前記出力デバイスに対して平行である第５の電流経路と第６のＣ運動経路とを 備えるコンパレータ利得段。 ２６．前記入力デバイスと前記出力デバイスとが同じ極性タイプのものである請 求の範囲第２５項記載のコンパレータ利得段。 ２７．前記出力デバイスに応答し、かつ該出力デバイスと同じ極性タイプのもの である１対のクランピング・デバイスを更に備える請求の範囲第２６項記載のコ ンパレータ利得段。 ２８．前記入力デバイスと、前記出力デバイスと、前記クランピング・デバイス とがＰＭＯＳデバイスである請求の範囲第２７項記載のコンパレータ利得段。 ２９．前記第１の出力デバイスと前記第２の出力デバイスとに応答するオフセッ ト記憶回路を更に備える請求の範囲第２５項記載のコンパレータ利得段。 ３０．前記オフセット記憶回路が前記出力デバイスと整合する電圧源を含む請求 の範囲第２７項記載のコンパレータ利得段。 ３１．前記第１の増幅段と前記第２の電圧源とが５ボルト以下の供給電圧を用い て動作する請求の範囲第２５項記載のコンパレータ利得段。 ３２．前記第１の増幅段と前記第２の増幅段とが３ボルト以下の供給電圧を用い て動作する請求の範囲第２５項記載のコンパレータ利得段。 ３３．オフセットを生じやすい増幅回路を用いて２つの電圧を比較する方法にお いて、 第１のＤＣ電圧に関する第１の増幅オフセットを記憶するステップと、 第１の利得で２つの電圧間の差を増幅して、第１の出力揺れを持つ増幅された 差を生じるステップと、 増幅された差から、前記記憶ステップにおいて記憶される第１のオフセットを 除去するステップと、 前記増幅ステップの同じ方向における第１の出力揺れの大きさを変化させる刺 激に応答して、ある方向における第１のＤＣ電圧の大きさを変化させるステップ と を含む方法。 ３４．前記増幅ステップがローディング・ステップを含み、前記第１の出力揺れ の程度が、前記ローディング・ステップにおける変動に応答する請求の範囲第３ ３項記載の方法。 ３５．前記増幅ステップがクランピング・ステップを含み、前記第１の出力揺れ の程度が前記クランピング・ステップにおける変動に応答する請求の範囲第３３ 項記載の方法。、 ３６．第２のＤＣ電圧に関して第２の増幅オフセットを更に記憶するステップと 、 増幅された差を更に増幅して、第２の出力揺れを持つ２倍の増幅差を生じるス テップと、 前記２倍の増幅差から、更に別の記憶ステップで記憶された第２のオフセット を除去するステップと、 前記更に別の増幅ステップの同じ方向における前記第２の出力揺れの大きさを 変化させる刺激に応答して、ある方向における第２のＤＣ電圧の大きさを変化さ せるステップと を更に含む請求の範囲第３３項記載の方法。 ３７．前記記憶ステップと、前記増幅ステップと、前記打消しステップと、前記 変化ステップとが差動的に行われる請求の範囲第３３項記載の方法。 ３８．第１のＤＣ電圧に関する第１の増幅オフセットを記憶するステップと、 比較されるべき前記２つの電圧間の差を第１の利得で増幅して増幅された差を 生じるステップと、 増幅された差から、第１のオフセットを記憶する前記ステップにおいて記憶さ れた第１の増幅オフセットを除去するステップと、 第２のＤＣ電圧に関して、前記第１のＤＣ電圧とは異なる第２の増幅オフセッ トを記憶するステップと、 第２の増幅ステップにおける第２の利得で、前記２つの電圧間の増幅された差 を増幅して、２倍の増幅された差を生成するステップと、 前記２倍の増幅された差から、第２のオフセットを記憶する前記ステップにお いて記憶された第２のオフセットを除去するステップと を含む方法。 ３９．前記増幅された差を増幅するステップと前記２倍の増幅された差から除去 するステップとの結果に加えべき、更に別の記憶ステップと、増幅ステップと、 打消しステップの各々を更に含む請求の範囲第３８項記載の方法。 ４０．前記記憶ステップと、増幅ステップと、打消しステップとが差動的に実施 される請求の範囲第３８項記載の方法。 ４１．各々が第１の入力手段と第２の出力手段とを有する、第１の増幅手段と第 ２の増幅手段と、 前記第１の増幅手段の前記第１の出力手段と前記第２の増幅手段の第１の入力 手段との間の電気経路において接続される第１の電荷を蓄積する手段と、 第１の電圧発生手段と、 前記第１の電圧発生手段と前記第２の増幅手段の第１の入力手段との間の電気 経路において切換えて、前記電荷を蓄積する手段におけるオフセットを選択的に 記憶する、第１の切換え手段と を備えるＣＭＯＳコンパレータ。 ４２．前記第１の電圧発生手段の電気パラメータの可変性が、前記第１の増幅手 段の電気パラメータの可変性と整合される請求の範囲第４１項記載のコンパレー タ。 ４３．前記第１の増幅手段が、ある極性タイプのローディング・デバイス手段を 含み、第１の電圧源が該ローディング・デバイス手段と同じ極性タイプの電圧源 デバイスを含む請求の範囲第４２項記載のコンパレータ。 ４４．前記第１の増幅手段は、ある極性タイプのクランピング・デバイス手段を 含み、前記第１の電圧源が前記クランピング・デバイス手段と同じ極性タイプの 電圧源デバイス手段を含む請求の範囲第４２項記載のコンパレータ。 ４５．前記第１の増幅手段と前記第２の増幅手段とが５ボルト以下の供給電圧を 用いて動作する請求の範囲第４1項記載のコンパレータ。 ４６．前記第１の増幅手段と前記第２の増幅手段とが３ボルト以下の供給電圧を 用いて動作する請求の範囲第４１項記載のコンパレータ。 ４７．前記第１の増幅手段と前記第２の増幅手段とが1つの外部電圧源を用いて 動作する請求の範囲第４１項記載のコンパレータ。 ４８．前記第１の増幅手段と前記第２の増幅手段とが差動増幅手段であり、各々 が第２の入力手段と第２の出力手段とを含み、更に 前記第１の増幅手段の第２の出力手段と前記第２の増幅手段の第２の入力手段 との間の電気経路において接続された電荷を蓄積する更なる手段と、 電圧を発生する更なる手段と、 前記更なる電圧発生手段と前記第２の増幅手段の第２の入力手段との間の電気 経路においてスイッチングを行う更なる手段と を含む請求の範囲第４１項記載のコンパレータ。 ４９．第１の入力手段と第１の出力出力とを有する第３の増幅手段と、 前記第２の増幅手段の第１の出力手段と前記第３の増幅手段の第１の入力手段 との間の電気経路において接続された電荷を蓄積する第２の手段と、 電圧を生じる第２の手段と、 前記第２の電圧発生手段と前記第３の増幅手段の第１の入力手段との間の電気 経路においてスイッチングを行う第２の手段と を更に備える請求の範囲第４１項記載のコンパレータ。 ５０．前記電圧を発生する前記第１と第２の手段とが差動電圧を提供するための ものである請求の範囲第４９項記載のコンパレータ。 ５１．第１のＤＣ電圧と関連する第１の増幅オフセットを記憶する手段と、 第１の利得で２つの電圧間の差を増幅して第１の出力揺れによる増幅された差 を生成する手段と、 前記記憶手段により記憶された前記第１のオフセットを増幅された差から除去 する手段と、 増幅手段の同じ方向における第１の出力揺れの大きさを変化させる刺激に応答 して、ある方向における第１のＤＣ電圧の大きさを変化させる手段と を備えるＣＭＯＳコンパレータ。 ５２．前記増幅手段がローディング手段を含み、前記第１の出力揺れの程度が前 記ローディング手段における変動に応答する請求の範囲第５１項記載のコンパレ ータ。 ５３．前記増幅手段がクランピング手段を含み、前記第１の出力揺れの程度が前 記クランピング手段における変動に応答する請求の範囲第５１項記載のコンパレ ータ。 ５４．複数の連続的な更に別の記憶手段と増幅手段と打消し手段と変化手段の各 々を更に備える請求の範囲第５１項記載のコンパレータ。 ５５．前記記憶手段と増幅手段と除去手段と変化手段とが差動的である請求の範 囲第５１項記載のコンパレータ。 ５６．前記記憶手段と増幅手段と除去手段と変化手段とが、５ボルト以下の供給 電圧のみを用いて給電される請求の範囲第５１項記載のコンパレータ。 ５７．前記記憶手段と増幅手段と除去手段と変化手段とが、３ボルト以下の供給 電圧のみを用いて給電される請求の範囲第５１項記載のコンパレータ。 ５８．第１のＤＣ電圧と関連して第１の増幅オフセットを記憶する手段と、 第１の利得で比較されるべき２つの電圧間の差を増幅して増幅された差を生成 する手段と、 第１の増幅オフセットを記憶する前記手段により記憶された第１のオフセット を前記増幅された差から除去する手段と、 第２のＤＣ電圧と関連して、第１のＤＣ電圧とは異なる第２の増幅オフセット を記憶する手段と、 第２の利得で２つの電圧間の増幅された差を増幅して２倍の増幅された差を生 成する手段と、 第２のオフセットを記憶する前記手段により記憶された第２のオフセットを前 記の２倍の増幅された差から除去する手段と を備えるＣＭＯＳコンパレータ。 ５９．記憶と増幅と除去のための更なる手段の各々を更に含む請求の範囲第５８ 項記載のコンパレータ。 ６０．前記記憶手段と増幅手段と除去する手段とが差動的である請求の範囲第５ ８項記載のコンパレータ。 ６１．前記記憶手段と増幅手段と除去する手段と変化手段とが、５ボルト以下の 供給電圧のみを用いて給電される請求の範囲第５８項記載のコンパレータ。 ６２．前記記憶手段と増幅手段と除去する手段とが、３ボルト以下の供給電圧の みを用いて給電される請求の範囲第５８項記載のコンパレータ。 ６３．２つの電圧を比較する方法において、 ２つの電圧から差動電流を取得するステップと、 前記差動電流をロードして増幅された差動電圧を得るステップと、 前記ローディング・ステップをバイパスして、前記ローディング・ステップと 関連する静止的な電圧降下を減少させるステップと を含む方法。 ６４．前記差動電流を取得するステップの電気的パラメータの可変性が、前記ロ ーディング・ステップの電気的パラメータの可変性と整合する請求の範囲第６３ 項記載の方法。 ６５．前記増幅された差動電圧をクランピングするステップを更に含む請求の範 囲第６３項記載の方法。 ６６．前記差動電流を取得するステップの電気的パラメータの可変性が、前記ロ ーディング・ステップの電気的パラメータの可変性と整合する請求の範囲第６５ 項記載の方法。 ６７．ＤＣ電圧と関連する増幅オフセットを記憶するステップと、前記増幅され た差動電圧からのオフセットを除去するステップとを更に含む請求の範囲第６３ 項記載の方法。 ６８．前記ローディングの大きさを同じ方向に変化させる刺激に応答して、ある 方向における第１のＤＣ電圧の大きさを変化させるステップを更に含む請求の範 囲第６７項記載の方法。 ６９．２つの電圧から差動電流を取得する手段と、 前記差動電流をローディングして増幅された差動電流を取得する手段と、 前記ローディング手段をバイパスして、前記ローディング手段と関連する静止 的な電圧降下を減少させる手段と を備えるコンパレータ利得段。 ７０．前記差動電流取得手段の電気的パラメータの可変性が、前記ローディング 手段の電気的パラメータの可変性と整合する請求の範囲第６９項記載のコンパレ ータ。 ７１．前記増幅された差動電圧をクランピングする手段を更に備える請求の範囲 第６９項記載のコンパレータ。 ７２．前記差動電流取得手段の電気的パラメータの可変性が、前記クランピング 手段の電気的パラメータの可変性と整合する請求の範囲第７１項記載のコンパレ ータ。 ７３．ＤＣ電圧と関連する増幅オフセットを記憶する手段と、該増幅された差動 電圧からのオフセットを除去する手段とを更に備える請求の範囲第６９項記載の コンパレータ。 ７４．前記差動電流取得手段とローディング手段とバイパス手段とが、５ボルト 以下の供給電圧のみを用いて動作する請求の範囲第６９項記載のコンパレータ。 ７５．前記差動電流取得手段とローディング手段とバイパス手段とが、３ボルト 以下の供給電圧のみを用いて動作する請求の範囲第６９項記載のコンパレータ。