JPH0951269A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH0951269A JPH0951269A JP8182578A JP18257896A JPH0951269A JP H0951269 A JPH0951269 A JP H0951269A JP 8182578 A JP8182578 A JP 8182578A JP 18257896 A JP18257896 A JP 18257896A JP H0951269 A JPH0951269 A JP H0951269A
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- H03B25/00—Simultaneous generation by a free-running oscillator of oscillations having different frequencies
-
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- H03B27/00—Generation of oscillations providing a plurality of outputs of the same frequency but differing in phase, other than merely two anti-phase outputs
-
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- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【課題】 基準周波数で同期される高速クロック信号を
発する同じ位相同期ループから複数のクロック信号を発
するための周波数シンセサイザを提供する。 【解決手段】 周波数シンセサイザは、位相同期ループ
（１）を含み、その発振器（２０）は、基準周波数で同
期される高速クロック信号のｎ個の位相を、遅延を増大
させながら与え、上記ｎ個の位相の各々は、それらのそ
れぞれの出力がｍ個の変動補償器（８，９，１０）に送
られる同じ数ｍ個の分数除算器（５，６，７）に送ら
れ、変動補償器は、上記ｎ個の位相に基づいて、上記基
準周波数で同期されたクロック信号を各々が発する。
発する同じ位相同期ループから複数のクロック信号を発
するための周波数シンセサイザを提供する。 【解決手段】 周波数シンセサイザは、位相同期ループ
（１）を含み、その発振器（２０）は、基準周波数で同
期される高速クロック信号のｎ個の位相を、遅延を増大
させながら与え、上記ｎ個の位相の各々は、それらのそ
れぞれの出力がｍ個の変動補償器（８，９，１０）に送
られる同じ数ｍ個の分数除算器（５，６，７）に送ら
れ、変動補償器は、上記ｎ個の位相に基づいて、上記基
準周波数で同期されたクロック信号を各々が発する。
Description
【０００１】
【発明の分野】この発明は、さまざまな周波数で複数の
クロックを発生させるための回路に関する。この発明は
より特定的には、回路内の集積化に適合した周波数シン
セサイザの実現化に適用され、その動作は、同じ基準周
波数で同期される複数のクロックを用いることを必要と
する。
クロックを発生させるための回路に関する。この発明は
より特定的には、回路内の集積化に適合した周波数シン
セサイザの実現化に適用され、その動作は、同じ基準周
波数で同期される複数のクロックを用いることを必要と
する。
【０００２】
【関連技術の説明】ある応用例として、この発明に従っ
たシンセサイザは、テレビの表示のためのいわゆるＭＰ
ＥＧ規格に従って圧縮されたビデオ信号およびオーディ
オ信号のデコーダ内で統合され得る。そのようなデコー
ダは、それが含むさまざまなブロック用の複数のクロッ
クを必要とし、これらのクロックすべては基準周波数で
同期されなければならない。たとえば、２つの第１のク
ロックはオーディオデコーディングブロック用であり、
第３のクロックはビデオデコーディングブロック用であ
り、第４のクロックは表示発生ブロック用などである。
これらのクロックすべては、たとえば１０ＭＨｚから１
００ＭＨｚの間に含まれるさまざまな周波数を有し、同
じ基準周波数で、たとえば数１０ＭＨｚのイメージピク
セルのサンプリング周波数で同期されなければならな
い。
たシンセサイザは、テレビの表示のためのいわゆるＭＰ
ＥＧ規格に従って圧縮されたビデオ信号およびオーディ
オ信号のデコーダ内で統合され得る。そのようなデコー
ダは、それが含むさまざまなブロック用の複数のクロッ
クを必要とし、これらのクロックすべては基準周波数で
同期されなければならない。たとえば、２つの第１のク
ロックはオーディオデコーディングブロック用であり、
第３のクロックはビデオデコーディングブロック用であ
り、第４のクロックは表示発生ブロック用などである。
これらのクロックすべては、たとえば１０ＭＨｚから１
００ＭＨｚの間に含まれるさまざまな周波数を有し、同
じ基準周波数で、たとえば数１０ＭＨｚのイメージピク
セルのサンプリング周波数で同期されなければならな
い。
【０００３】従来、これらのクロックは、発生させられ
る対象の各々の周波数に位相同期ループ（ＰＬＬ）を割
当てることにより、別個にかつＭＰＥＧデコーダの外で
発生させられる。
る対象の各々の周波数に位相同期ループ（ＰＬＬ）を割
当てることにより、別個にかつＭＰＥＧデコーダの外で
発生させられる。
【０００４】
【発明の概要】この発明の目的は、基準周波数に同期さ
れる高速クロック信号を発する同じ位相同期ループから
複数のクロック信号を発するための周波数シンセサイザ
を提供することである。
れる高速クロック信号を発する同じ位相同期ループから
複数のクロック信号を発するための周波数シンセサイザ
を提供することである。
【０００５】この発明の別の目的は、ＰＬＬにより発せ
られる高速周波数に対して、発せられたさまざまなクロ
ック信号に起こりうる位相変動を最小化することであ
る。
られる高速周波数に対して、発せられたさまざまなクロ
ック信号に起こりうる位相変動を最小化することであ
る。
【０００６】これらおよび他の目的を達成するために、
この発明は、１個の発振器を有する位相同期ループを含
む周波数シンセサイザであって、この発振器が、基準周
波数に同期した高速クロック信号の奇数個（ｎ個）の位
相を遅延を増大させて与えるものを提供し、上記ｎ個の
位相の各々は、分数除算器であってそれらのそれぞれの
出力がｍ個の位相変動補償器に送られる同じ数ｍ個のプ
ログラマブル分数除算器に送られ、補償器の各々は、上
記ｎ個の位相に基づいて、上記基準周波数で同期された
クロック信号を発する。
この発明は、１個の発振器を有する位相同期ループを含
む周波数シンセサイザであって、この発振器が、基準周
波数に同期した高速クロック信号の奇数個（ｎ個）の位
相を遅延を増大させて与えるものを提供し、上記ｎ個の
位相の各々は、分数除算器であってそれらのそれぞれの
出力がｍ個の位相変動補償器に送られる同じ数ｍ個のプ
ログラマブル分数除算器に送られ、補償器の各々は、上
記ｎ個の位相に基づいて、上記基準周波数で同期された
クロック信号を発する。
【０００７】この発明の実施例によれば、各々の分数除
算器は、分数除算比の分母を法（モジュロ）として、上
記分数比で除した高速周波数に対応する周波数で出力信
号を発するプログラマブルデジタル除算器と、上記分数
比の分母の位相の数ｎによる商に関してデジタル除算器
の上記出力信号の各々の立ち上がり縁の位置を示すｎ−
１個の信号を発するプログラマブルアキュムレータとを
含む。
算器は、分数除算比の分母を法（モジュロ）として、上
記分数比で除した高速周波数に対応する周波数で出力信
号を発するプログラマブルデジタル除算器と、上記分数
比の分母の位相の数ｎによる商に関してデジタル除算器
の上記出力信号の各々の立ち上がり縁の位置を示すｎ−
１個の信号を発するプログラマブルアキュムレータとを
含む。
【０００８】この発明の実施例によれば、上記アキュム
レータは、上記デジタル除算器を、それが上記高速周波
数を上記分数除算比の整数部で除する動作モードと、そ
れが上記高速周波数を上記整数部プラス１で除する動作
モードとで構成し、上記アキュムレータは、上記デジタ
ル除算器の上記出力信号により同期される。
レータは、上記デジタル除算器を、それが上記高速周波
数を上記分数除算比の整数部で除する動作モードと、そ
れが上記高速周波数を上記整数部プラス１で除する動作
モードとで構成し、上記アキュムレータは、上記デジタ
ル除算器の上記出力信号により同期される。
【０００９】この発明の実施例によれば、分数除算比の
整数部は少なくとも３に等しい。この発明の実施例によ
れば、デジタル除算器は上記整数部マイナス１によりプ
ログラムされ、かつそれが統合されている分数除算器に
より用いられる位相を受取り、アキュムレータは、分数
除算比の分母と、上記分数比の分子を上記分母で除した
余りとでプログラムされる。
整数部は少なくとも３に等しい。この発明の実施例によ
れば、デジタル除算器は上記整数部マイナス１によりプ
ログラムされ、かつそれが統合されている分数除算器に
より用いられる位相を受取り、アキュムレータは、分数
除算比の分母と、上記分数比の分子を上記分母で除した
余りとでプログラムされる。
【００１０】この発明の実施例によれば、各々の位相変
動補償器はｎ個の入力と１個の出力を備えたスイッチを
含み、これは、補償器が関連しているデジタル除算器の
出力信号によりサンプリングされる、ｎ個のＤフリップ
フロップにより発せられるｎ個の信号により制御され、
各々の制御フリップフロップは、論理デコーダの出力を
受取り、そのデコーダは、アキュムレータにより発せら
れたｎ−１個の信号を入力として受取る。
動補償器はｎ個の入力と１個の出力を備えたスイッチを
含み、これは、補償器が関連しているデジタル除算器の
出力信号によりサンプリングされる、ｎ個のＤフリップ
フロップにより発せられるｎ個の信号により制御され、
各々の制御フリップフロップは、論理デコーダの出力を
受取り、そのデコーダは、アキュムレータにより発せら
れたｎ−１個の信号を入力として受取る。
【００１１】この発明の実施例によれば、スイッチの各
々の入力は、デフェージング（dephasing ）Ｄフリップ
フロップの出力に接続され、第１のデフェージングフリ
ップフロップは、関係する補償器に関連する分数除算器
により用いられる高速周波数の位相により制御され、他
のデフェージングフリップフロップは、高速周波数の上
記位相の別の１つにより各々が制御される。
々の入力は、デフェージング（dephasing ）Ｄフリップ
フロップの出力に接続され、第１のデフェージングフリ
ップフロップは、関係する補償器に関連する分数除算器
により用いられる高速周波数の位相により制御され、他
のデフェージングフリップフロップは、高速周波数の上
記位相の別の１つにより各々が制御される。
【００１２】この発明の実施例によれば、周波数シンセ
サイザ内に含まれるすべての変動補償器とすべての分数
除算器とは同一の構成を有し、シンセサイザの２つの段
は、それらの変動補償器の第１のデフェージングフリッ
プフロップにより受取られた位相により、および／また
はそれらの分数除算器をプログラムするのに導入された
値により区別される。
サイザ内に含まれるすべての変動補償器とすべての分数
除算器とは同一の構成を有し、シンセサイザの２つの段
は、それらの変動補償器の第１のデフェージングフリッ
プフロップにより受取られた位相により、および／また
はそれらの分数除算器をプログラムするのに導入された
値により区別される。
【００１３】この発明の実施例によれば、位相同期ルー
プの上記発振器は高速周波数の３つの位相を発する。
プの上記発振器は高速周波数の３つの位相を発する。
【００１４】この発明のこれらの目的、特徴および利点
とその他は、添付図面と関連して具体的な実施例の以下
の説明で詳細に述べられるが、それらに限定されない。
とその他は、添付図面と関連して具体的な実施例の以下
の説明で詳細に述べられるが、それらに限定されない。
【００１５】
【好ましい実施例の詳細な説明】明白にするために、同
じコンポーネントは、異なった図で同じ参照番号で参照
される。さらに明白にするために、図６および図８のタ
イミング図は同じ割合ではない。
じコンポーネントは、異なった図で同じ参照番号で参照
される。さらに明白にするために、図６および図８のタ
イミング図は同じ割合ではない。
【００１６】この発明に従った周波数シンセサイザは、
同じ基準周波数で同期されかつ同じ位相同期ループ（Ｐ
ＬＬ）から複数のクロック信号を発生させるように意図
されている。
同じ基準周波数で同期されかつ同じ位相同期ループ（Ｐ
ＬＬ）から複数のクロック信号を発生させるように意図
されている。
【００１７】図１に示されるように、周波数シンセサイ
ザは、複数の段に関連したＰＬＬ１を含み、段の各々は
ランクｉのクロック信号を発生させるように意図されて
いる。示される例において、３つのクロック信号ＣＬＫ
1 ，ＣＬＫ2 およびＣＬＫ 3 は、シンセサイザの３つの
段、それぞれ２，３および４により発生される。
ザは、複数の段に関連したＰＬＬ１を含み、段の各々は
ランクｉのクロック信号を発生させるように意図されて
いる。示される例において、３つのクロック信号ＣＬＫ
1 ，ＣＬＫ2 およびＣＬＫ 3 は、シンセサイザの３つの
段、それぞれ２，３および４により発生される。
【００１８】ＰＬＬ １は、たとえば従来のアナログＰ
ＬＬであり、その発振器は、周波数ＦH で高速クロック
信号のランクｊの複数の位相を送るためのものである。
示される例において、高速周波数ＦH の３つの位相Ｐｈ
1 ，Ｐｈ2 およびＰｈ3 がＰＬＬ １により発せられ
る。
ＬＬであり、その発振器は、周波数ＦH で高速クロック
信号のランクｊの複数の位相を送るためのものである。
示される例において、高速周波数ＦH の３つの位相Ｐｈ
1 ，Ｐｈ2 およびＰｈ3 がＰＬＬ １により発せられ
る。
【００１９】この発明によれば、各々の段２，３または
４は、各々のクロック信号ＣＬＫi用の所望の周波数に
依って、それぞれＫ1 ，Ｋ2 またはＫ3 の除算比を有す
るプログラマブル分数除算器、それぞれ５，６または７
により構成されている。各々の分数除算器５，６または
７は、変動補償器、それぞれ８，９または１０に関連し
ている。各々の変動補償器、それぞれ８，９または１０
の役割は、各々の分数除算器、それぞれ５，６または７
からの周波数Ｐｈ1 ／Ｋ1 ，Ｐｈ2 ／Ｋ2 またはＰｈ3
／Ｋ3 で各々の信号に起こりうる位相変動を補償するこ
とである。言い換えれば、除算器５，６または７の１つ
により発せられる信号Ｐｈj ／ｋi の周波数は、高速周
波数ＦH の周期ＴH に等しい変動を有する。補償器８，
９または１０の役割は従って、ＰＬＬ １により発せら
れた高速周波数ＦH の周期ＴH の３分の２、３分の３ま
たは３分の４だけそれをシフトすることにより信号Ｐｈ
j／Ｋi を再同期することである。発せられたクロック
信号ＣＬＫi の位相変動はこうして、この発明によれ
ば、高速周波数ＦH の周期ＴH の３分の１に限定され
る。
４は、各々のクロック信号ＣＬＫi用の所望の周波数に
依って、それぞれＫ1 ，Ｋ2 またはＫ3 の除算比を有す
るプログラマブル分数除算器、それぞれ５，６または７
により構成されている。各々の分数除算器５，６または
７は、変動補償器、それぞれ８，９または１０に関連し
ている。各々の変動補償器、それぞれ８，９または１０
の役割は、各々の分数除算器、それぞれ５，６または７
からの周波数Ｐｈ1 ／Ｋ1 ，Ｐｈ2 ／Ｋ2 またはＰｈ3
／Ｋ3 で各々の信号に起こりうる位相変動を補償するこ
とである。言い換えれば、除算器５，６または７の１つ
により発せられる信号Ｐｈj ／ｋi の周波数は、高速周
波数ＦH の周期ＴH に等しい変動を有する。補償器８，
９または１０の役割は従って、ＰＬＬ １により発せら
れた高速周波数ＦH の周期ＴH の３分の２、３分の３ま
たは３分の４だけそれをシフトすることにより信号Ｐｈ
j／Ｋi を再同期することである。発せられたクロック
信号ＣＬＫi の位相変動はこうして、この発明によれ
ば、高速周波数ＦH の周期ＴH の３分の１に限定され
る。
【００２０】この発明に従った変動補償器の動作は、図
７および図８と関連してよりよく理解される。
７および図８と関連してよりよく理解される。
【００２１】この発明に従ってかつ示される例におい
て、各々の変動補償器８，９または１０は、関連する分
数除算器、それぞれ５，６または７からの２つの信号Ｓ
ＵＰ（Ｑi ／３）およびＳＵＰ（２Ｑi ／３）により制
御される。これら２つの信号ＳＵＰ（Ｑi ／３）および
ＳＵＰ（２Ｑi ／３）の形状および機能は、図３および
図６と関連してよりよく理解される。
て、各々の変動補償器８，９または１０は、関連する分
数除算器、それぞれ５，６または７からの２つの信号Ｓ
ＵＰ（Ｑi ／３）およびＳＵＰ（２Ｑi ／３）により制
御される。これら２つの信号ＳＵＰ（Ｑi ／３）および
ＳＵＰ（２Ｑi ／３）の形状および機能は、図３および
図６と関連してよりよく理解される。
【００２２】図２に示されるように、ＰＬＬ １は、高
速周波数ＦH を発する電圧制御発振器（ＶＣＯ）２０を
含む。高速周波数ＦH は、位相比較器２２によって基準
周波数Ｆref で同期され、比較器は変動信号ｅをフィル
タ２３に発し、その出力ｃが発振器２０を制御する。周
波数ＦH で奇数ｎ個（ここではｎ＝３）のクロック信
号、それぞれＰｈ1 ，Ｐｈ2 およびＰｈ3 を発する発振
器２０が用いられる。クロック位相と称されるクロック
信号Ｐｈj は、先行する１つのＰｈj-1 に対して遅延さ
れ、示される例では、高速周波数ＦH の周期ＴH の３分
の２だけ遅延される。発振器２０は、たとえば、ｎ個
（ここではｎ＝３）のインバータ、それぞれ２４，２５
および２６を有するリング発振器であり、それらの電源
電流は、フィルタ２３からの制御信号ｃにより設定され
る。インバータ２４，２５および２６の出力で、それぞ
れのクロック位相Ｐｈ1 ，Ｐｈ2 およびＰｈ3 が取られ
る。位相Ｐｈ1 は、周波数除算器２７に供給され、その
出力は位相比較器２２に送られる。インバータ２４の出
力がインバータ２６の入力にフィードバックされるの
で、位相Ｐｈ3 は、位相Ｐｈ2 に対して２ＴH ／３だけ
遅延され、位相Ｐｈ2 はそれ自体位相Ｐｈ1 に対して２
ＴH ／３だけ遅延される。位相（たとえばＰｈ2 ）は、
最も近い位相（たとえばＰｈ3 ）に対して、リング発振
器の流れ方向に周期ＴH の３分の１だけ遅延される。
速周波数ＦH を発する電圧制御発振器（ＶＣＯ）２０を
含む。高速周波数ＦH は、位相比較器２２によって基準
周波数Ｆref で同期され、比較器は変動信号ｅをフィル
タ２３に発し、その出力ｃが発振器２０を制御する。周
波数ＦH で奇数ｎ個（ここではｎ＝３）のクロック信
号、それぞれＰｈ1 ，Ｐｈ2 およびＰｈ3 を発する発振
器２０が用いられる。クロック位相と称されるクロック
信号Ｐｈj は、先行する１つのＰｈj-1 に対して遅延さ
れ、示される例では、高速周波数ＦH の周期ＴH の３分
の２だけ遅延される。発振器２０は、たとえば、ｎ個
（ここではｎ＝３）のインバータ、それぞれ２４，２５
および２６を有するリング発振器であり、それらの電源
電流は、フィルタ２３からの制御信号ｃにより設定され
る。インバータ２４，２５および２６の出力で、それぞ
れのクロック位相Ｐｈ1 ，Ｐｈ2 およびＰｈ3 が取られ
る。位相Ｐｈ1 は、周波数除算器２７に供給され、その
出力は位相比較器２２に送られる。インバータ２４の出
力がインバータ２６の入力にフィードバックされるの
で、位相Ｐｈ3 は、位相Ｐｈ2 に対して２ＴH ／３だけ
遅延され、位相Ｐｈ2 はそれ自体位相Ｐｈ1 に対して２
ＴH ／３だけ遅延される。位相（たとえばＰｈ2 ）は、
最も近い位相（たとえばＰｈ3 ）に対して、リング発振
器の流れ方向に周期ＴH の３分の１だけ遅延される。
【００２３】この発明の特徴は、周波数シンセサイザ
が、ＰＬＬ １により発せられる周波数ＦH の各々の位
相Ｐｈj に関連する同じ数ｍ個の段を含むことである。
言い換えれば、この発明に従った周波数シンセサイザの
段の数は、ＰＬＬ １により発せられる位相Ｐｈj の数
ｎの整数倍ｍであり、発振器２０の各々のインバータ２
４，２５または２６の出力は同じ数ｍ個（図１ではｍ＝
１）の段に送られる。
が、ＰＬＬ １により発せられる周波数ＦH の各々の位
相Ｐｈj に関連する同じ数ｍ個の段を含むことである。
言い換えれば、この発明に従った周波数シンセサイザの
段の数は、ＰＬＬ １により発せられる位相Ｐｈj の数
ｎの整数倍ｍであり、発振器２０の各々のインバータ２
４，２５または２６の出力は同じ数ｍ個（図１ではｍ＝
１）の段に送られる。
【００２４】そのようなアーキテクチャの利点は、それ
によって、発振器２０のインバータ２４，２５または２
６の出力で電荷バランスが確実になることである。した
がって、各々のインバータ２４，２５または２６により
導入される遅延は、高速周波数ＦH の周期ＴH の３分の
１に事実上に対応することが保証される。非常に確実に
なるので、各々のインバータ２４，２５または２６は同
じ遅延を導入し、その結果、クロック信号ＣＬＫi の位
相変動は、周波数ＦH の周期の３分の１に実際限定され
る。
によって、発振器２０のインバータ２４，２５または２
６の出力で電荷バランスが確実になることである。した
がって、各々のインバータ２４，２５または２６により
導入される遅延は、高速周波数ＦH の周期ＴH の３分の
１に事実上に対応することが保証される。非常に確実に
なるので、各々のインバータ２４，２５または２６は同
じ遅延を導入し、その結果、クロック信号ＣＬＫi の位
相変動は、周波数ＦH の周期の３分の１に実際限定され
る。
【００２５】明白にするために、３つの段２，３および
４だけが図１に示されたが、シンセサイザはより多くの
段を含み得る。前述のことを考慮に入れると、この例に
おいて段の数は３の倍数である。なぜなら、ＰＬＬの発
振器２０が３つの位相Ｐｈ1，Ｐｈ2 およびＰｈ3 を発
するからである。
４だけが図１に示されたが、シンセサイザはより多くの
段を含み得る。前述のことを考慮に入れると、この例に
おいて段の数は３の倍数である。なぜなら、ＰＬＬの発
振器２０が３つの位相Ｐｈ1，Ｐｈ2 およびＰｈ3 を発
するからである。
【００２６】高速周波数ＦH の周期ＴH が、各々のイン
バータにより導入される遅延の関数としてより多くのイ
ンバータを用いることを課す場合に対して、２つの代替
的な実施例がこの発明に従って実現され得る。
バータにより導入される遅延の関数としてより多くのイ
ンバータを用いることを課す場合に対して、２つの代替
的な実施例がこの発明に従って実現され得る。
【００２７】第１の代替例は、ＰＬＬ １により発せら
れる位相Ｐｈj の数ｎを増大させ、一方で確実に各々の
インバータの出力がシンセサイザの同じ数ｍ個の段に接
続されるようにすることを含む。
れる位相Ｐｈj の数ｎを増大させ、一方で確実に各々の
インバータの出力がシンセサイザの同じ数ｍ個の段に接
続されるようにすることを含む。
【００２８】第２の代替例は、インバータ２４，２５ま
たは２６が複数のインバータにより事実上構成され、イ
ンバータ２４，２５または２６を構成するインバータの
数が同じであると仮定することを含む。高速周波数ＦH
の位相Ｐｈj はしたがって規則的な間隔で、たとえば２
つまたは３つのインバータごとにとられる。
たは２６が複数のインバータにより事実上構成され、イ
ンバータ２４，２５または２６を構成するインバータの
数が同じであると仮定することを含む。高速周波数ＦH
の位相Ｐｈj はしたがって規則的な間隔で、たとえば２
つまたは３つのインバータごとにとられる。
【００２９】高速周波数ＦH の所望の数ｎ個の位相Ｐｈ
j を発する限りは、他の従来の型の発振器２０を用いる
ことも可能であり、すべての位相Ｐｈj は、最も近い位
相に対して、高速周波数ＦH の周期ＴH の同じ商１／ｎ
だけ遅延される。たとえば、位相同期ループ１を用いる
ことが可能であり、そのＶＣＯは、水晶発振器により発
せられた周波数でリング発振器からの高速周波数の補助
的位相同期ループによりそれ自体構成されている。たと
えば、もし所望の高速周波数が高く（約数百ＭＨｚ）か
つ基準周波数が低い（約数十ｋＨｚ）場合にこのような
実施例を利用することができる。
j を発する限りは、他の従来の型の発振器２０を用いる
ことも可能であり、すべての位相Ｐｈj は、最も近い位
相に対して、高速周波数ＦH の周期ＴH の同じ商１／ｎ
だけ遅延される。たとえば、位相同期ループ１を用いる
ことが可能であり、そのＶＣＯは、水晶発振器により発
せられた周波数でリング発振器からの高速周波数の補助
的位相同期ループによりそれ自体構成されている。たと
えば、もし所望の高速周波数が高く（約数百ＭＨｚ）か
つ基準周波数が低い（約数十ｋＨｚ）場合にこのような
実施例を利用することができる。
【００３０】図３は、この発明に従った分数除算器５，
６または７（図１）の実施例の構成を示す。
６または７（図１）の実施例の構成を示す。
【００３１】この発明に従ったそのような除算器の役割
は、一方で、除算器５，６または７に関連するクロック
信号ＣＬＫi 用の所望の周波数に対応する周波数を有す
る信号Ｐｈj ／Ｋi を供給し、他方で、除算器、それぞ
れ５，６または７に関連する変動補償器８，９または１
０の制御信号ＳＵＰ（Ｑi ／３）およびＳＵＰ（２Ｑ i
／３）を供給することである。
は、一方で、除算器５，６または７に関連するクロック
信号ＣＬＫi 用の所望の周波数に対応する周波数を有す
る信号Ｐｈj ／Ｋi を供給し、他方で、除算器、それぞ
れ５，６または７に関連する変動補償器８，９または１
０の制御信号ＳＵＰ（Ｑi ／３）およびＳＵＰ（２Ｑ i
／３）を供給することである。
【００３２】Ｐi およびＱi が整数を表わす比Ｋi ＝Ｐ
i ／Ｑi の分数除算を得るために、Ｉi ＋Ｒi ／Ｑi で
除算が行なわれ、ここではＩi は商Ｐi ／Ｑi の整数部
を表わし、Ｒi は商の余りつまり、Ｐi −Ｉi Ｑi を表
わす。
i ／Ｑi の分数除算を得るために、Ｉi ＋Ｒi ／Ｑi で
除算が行なわれ、ここではＩi は商Ｐi ／Ｑi の整数部
を表わし、Ｒi は商の余りつまり、Ｐi −Ｉi Ｑi を表
わす。
【００３３】分数除算は、クロック位相Ｐｈj のサイク
ルをカウントすること、かつ各々のサイクルを周波数Ｆ
H ／Ｉi またはＦH ／（Ｉi ＋１）のサイクルに変換す
ることにより行なわれる。この変換はプログラマブルデ
ジタル除算器３０内で行なわれ、その実現化例は図５と
関連して述べられる。周波数ＦH ／Ｉi の各々のサイク
ルに対して、プログラマブルアキュムレータＡＣＣi ３
１内に含まれる値にＲ i の値が加えられ、その結果得ら
れる値は比Ｋi の分母Ｑi と比較される。累算された値
が分母Ｑi に達すると、クロック位相Ｐｈj のサイクル
が次のサイクルに加算され、したがってこれはＦH ／
（Ｉi ＋１）の周波数を有する。関係するサイクルに対
して、これは、クロック位相Ｐｈj のサイクルをＩi ＋
１で除することに対応している。したがって、分数除算
器により発せられる信号Ｐｈj ／Ｋ i は、分母Ｑi に対
応する周期性で、Ｒi サイクルの周期（Ｉi ＋１）ＴH
とＱ i −Ｒi サイクルの周期Ｉi ＴH とを含む。
ルをカウントすること、かつ各々のサイクルを周波数Ｆ
H ／Ｉi またはＦH ／（Ｉi ＋１）のサイクルに変換す
ることにより行なわれる。この変換はプログラマブルデ
ジタル除算器３０内で行なわれ、その実現化例は図５と
関連して述べられる。周波数ＦH ／Ｉi の各々のサイク
ルに対して、プログラマブルアキュムレータＡＣＣi ３
１内に含まれる値にＲ i の値が加えられ、その結果得ら
れる値は比Ｋi の分母Ｑi と比較される。累算された値
が分母Ｑi に達すると、クロック位相Ｐｈj のサイクル
が次のサイクルに加算され、したがってこれはＦH ／
（Ｉi ＋１）の周波数を有する。関係するサイクルに対
して、これは、クロック位相Ｐｈj のサイクルをＩi ＋
１で除することに対応している。したがって、分数除算
器により発せられる信号Ｐｈj ／Ｋ i は、分母Ｑi に対
応する周期性で、Ｒi サイクルの周期（Ｉi ＋１）ＴH
とＱ i −Ｒi サイクルの周期Ｉi ＴH とを含む。
【００３４】この目的のために、デジタル除算器３０
は、クロック位相Ｐｈj に加えて、所望の除算比Ｋi に
従って予め規定された値Ｉi −１と、アキュムレータ３
１内で値Ｑi を超えたことを示す信号ＳＵＰ（Ｑi ）と
を受取る。除算器３０は、アキュムレータ３１と、それ
ぞれ５，６または７の分数除算器に関連する変動補償器
８，９または１０とに対して、周波数Ｐｈj ／Ｋi 、モ
ジュロＱi で信号を発する。
は、クロック位相Ｐｈj に加えて、所望の除算比Ｋi に
従って予め規定された値Ｉi −１と、アキュムレータ３
１内で値Ｑi を超えたことを示す信号ＳＵＰ（Ｑi ）と
を受取る。除算器３０は、アキュムレータ３１と、それ
ぞれ５，６または７の分数除算器に関連する変動補償器
８，９または１０とに対して、周波数Ｐｈj ／Ｋi 、モ
ジュロＱi で信号を発する。
【００３５】アキュムレータ３１は、信号Ｐｈj ／Ｋi
に加えて、所望の除算比Ｋi に従って予め規定された値
である値Ｒi およびＱi を受取る。Ｑi はｑビットを超
える値であり、Ｒi はｒビットを超える値であり、ｒは
ｑよりも小さいかまたは等しい。なぜなら除算Ｐi ／Ｑ
i の余りとしてのＲi がＱi よりも小さいからである。
アキュムレータ３１は、デジタル除算器３０用の信号Ｓ
ＵＰ（Ｑi ）に加えて、分数除算器、それぞれ５，６ま
たは７に関連した変動補償器８，９または１０用の２つ
の信号ＳＵＰ（Ｑi ／３）およびＳＵＰ（２Ｑi ／３）
を発する。
に加えて、所望の除算比Ｋi に従って予め規定された値
である値Ｒi およびＱi を受取る。Ｑi はｑビットを超
える値であり、Ｒi はｒビットを超える値であり、ｒは
ｑよりも小さいかまたは等しい。なぜなら除算Ｐi ／Ｑ
i の余りとしてのＲi がＱi よりも小さいからである。
アキュムレータ３１は、デジタル除算器３０用の信号Ｓ
ＵＰ（Ｑi ）に加えて、分数除算器、それぞれ５，６ま
たは７に関連した変動補償器８，９または１０用の２つ
の信号ＳＵＰ（Ｑi ／３）およびＳＵＰ（２Ｑi ／３）
を発する。
【００３６】信号ＳＵＰ（Ｑi ／３）およびＳＵＰ（２
Ｑi ／３）は、分母Ｑi が、アキュムレータ３１内に含
まれる値により、それぞれ３分の１および３分の２だけ
超過されたことを示す信号である。それらの機能は、図
６に関連した以下の説明からよりよく理解される。
Ｑi ／３）は、分母Ｑi が、アキュムレータ３１内に含
まれる値により、それぞれ３分の１および３分の２だけ
超過されたことを示す信号である。それらの機能は、図
６に関連した以下の説明からよりよく理解される。
【００３７】図４は、図３に示されるアキュムレータ３
１の実施例を示す。アキュムレータＡＣＣi ３１は、こ
の発明によれば、モジュロ−Ｑi アキュムレータであ
る。信号Ｐｈj ／Ｋi の各々のサイクルに対して、加算
器４０内にある値に値Ｒi が加算される。
１の実施例を示す。アキュムレータＡＣＣi ３１は、こ
の発明によれば、モジュロ−Ｑi アキュムレータであ
る。信号Ｐｈj ／Ｋi の各々のサイクルに対して、加算
器４０内にある値に値Ｒi が加算される。
【００３８】減算器４１は、加算器４０の結果として生
じる値から分母Ｑi を減じたものを永続的に計算する。
実務上、減算器４１は、加算器４０により発せられた値
と分母Ｑi の２に対する補数との和を計算する。これに
よって、この動作のキャリーＳＵＰ（Ｑi ）を用いて、
加算器４０により発せられた結果として生ずる値と減算
器４１により発せられた結果とのそれぞれのｑ最下位ビ
ット（ＬＳＢ）を受取る２つの入力を有するマルチプレ
クサ４２を制御することができる。言換えれば、マルチ
プレクサ４２は、加算器４０内に蓄積された値が分母Ｑ
i に達しない限り、この値を選択する。この値に達する
と、マルチプレクサ４２は、信号ＳＵＰ（Ｑi ）の制御
下でアキュムレータ３１のリセットを可能にする。
じる値から分母Ｑi を減じたものを永続的に計算する。
実務上、減算器４１は、加算器４０により発せられた値
と分母Ｑi の２に対する補数との和を計算する。これに
よって、この動作のキャリーＳＵＰ（Ｑi ）を用いて、
加算器４０により発せられた結果として生ずる値と減算
器４１により発せられた結果とのそれぞれのｑ最下位ビ
ット（ＬＳＢ）を受取る２つの入力を有するマルチプレ
クサ４２を制御することができる。言換えれば、マルチ
プレクサ４２は、加算器４０内に蓄積された値が分母Ｑ
i に達しない限り、この値を選択する。この値に達する
と、マルチプレクサ４２は、信号ＳＵＰ（Ｑi ）の制御
下でアキュムレータ３１のリセットを可能にする。
【００３９】フリップフロップ４３は、信号Ｐｈj ／Ｋ
i の各々のサイクルの加算のトリガを可能にする。注目
すべきことは、加算器４０により発せられた結果がｑ＋
１ビットにわたって延びることである。なぜならこの結
果はＱi を減算する前の累積に対応しているからであ
る。したがってこの結果は値２Ｑi −２に達し得る。
i の各々のサイクルの加算のトリガを可能にする。注目
すべきことは、加算器４０により発せられた結果がｑ＋
１ビットにわたって延びることである。なぜならこの結
果はＱi を減算する前の累積に対応しているからであ
る。したがってこの結果は値２Ｑi −２に達し得る。
【００４０】比較器４４は、第１の入力に分母Ｑi を受
取り、かつ第２の入力に、フリップフロップ４３により
発せられた値Ｓ43、つまりモジュロ−Ｑi 累積の結果を
受取る。比較器４４は、分母Ｑi の３分の１および３分
の２に対して、累積された値を調べる。比較器４４は信
号ＳＵＰ（Ｑi ／３）およびＳＵＰ（２Ｑi ／３）を発
する。
取り、かつ第２の入力に、フリップフロップ４３により
発せられた値Ｓ43、つまりモジュロ−Ｑi 累積の結果を
受取る。比較器４４は、分母Ｑi の３分の１および３分
の２に対して、累積された値を調べる。比較器４４は信
号ＳＵＰ（Ｑi ／３）およびＳＵＰ（２Ｑi ／３）を発
する。
【００４１】図５は、図３に示されるデジタル除算器３
０の実施例を示す。除算器３０は、その周波数をそれが
除さなければならない位相Ｐｈj を受取る。位相Ｐｈj
は、周波数Ｐｈj ／Ｋi モジュロＱi で信号を送るた
め、２つの比較器５０および５１と、計数器５２と、Ｊ
Ｋフリップフロップ５３のクロック入力とに送られる。
０の実施例を示す。除算器３０は、その周波数をそれが
除さなければならない位相Ｐｈj を受取る。位相Ｐｈj
は、周波数Ｐｈj ／Ｋi モジュロＱi で信号を送るた
め、２つの比較器５０および５１と、計数器５２と、Ｊ
Ｋフリップフロップ５３のクロック入力とに送られる。
【００４２】除算器３０はまた、たとえばｐビットでプ
ログラムされた予め定められた値Ｉ i −１と、アキュム
レータ３１からの信号ＳＵＰ（Ｑi ）とを受取る。
ログラムされた予め定められた値Ｉ i −１と、アキュム
レータ３１からの信号ＳＵＰ（Ｑi ）とを受取る。
【００４３】マルチプレクサ５４は、第１の入力にこの
値Ｉi −１を受取り、かつ第２の入力に、入力として値
Ｉi −１を受取る減算器５５の出力を受取る。減算器５
５は、値Ｉi −１に対し「１」を減算し、値Ｉi −２を
発する。信号ＳＵＰ（Ｑi ）は、信号Ｐｈj ／Ｋi によ
り制御されるフリップフロップ５６に送られる。マルチ
プレクサ５４は、信号Ｐｈj ／Ｋi の各々の立ち上がり
縁で、信号Ｐｈj ／Ｋ i のＱi −Ｒi サイクルの値Ｉi
−２と、信号Ｐｈj ／Ｋi のＲi サイクルの値Ｉi −１
とを選択する。
値Ｉi −１を受取り、かつ第２の入力に、入力として値
Ｉi −１を受取る減算器５５の出力を受取る。減算器５
５は、値Ｉi −１に対し「１」を減算し、値Ｉi −２を
発する。信号ＳＵＰ（Ｑi ）は、信号Ｐｈj ／Ｋi によ
り制御されるフリップフロップ５６に送られる。マルチ
プレクサ５４は、信号Ｐｈj ／Ｋi の各々の立ち上がり
縁で、信号Ｐｈj ／Ｋ i のＱi −Ｒi サイクルの値Ｉi
−２と、信号Ｐｈj ／Ｋi のＲi サイクルの値Ｉi −１
とを選択する。
【００４４】計数器５２は比較器５１の出力Ｓ51により
リセットされ、比較器５１は入力としてマルチプレクサ
５４により発せられた値と計数器５２の結果とを受取
る。言換えれば、計数器５２は、値Ｑi に達したとき余
分のサイクルをカウントすることによりＩi −２サイク
ルごとにリセットされる。値Ｉi −１およびＩi −２を
用いることは、計数器５２のリセットが位相Ｐｈj によ
り同期されることと関係がある。したがって、位相Ｐｈ
j のＩi サイクルをカウントするために、計数器５２の
結果は値Ｉi −２と比較されねばならない。位相Ｐｈj
のＩi ＋１サイクルをカウントするために、計数器５２
の結果は値Ｉi −１と比較されねばならない。
リセットされ、比較器５１は入力としてマルチプレクサ
５４により発せられた値と計数器５２の結果とを受取
る。言換えれば、計数器５２は、値Ｑi に達したとき余
分のサイクルをカウントすることによりＩi −２サイク
ルごとにリセットされる。値Ｉi −１およびＩi −２を
用いることは、計数器５２のリセットが位相Ｐｈj によ
り同期されることと関係がある。したがって、位相Ｐｈ
j のＩi サイクルをカウントするために、計数器５２の
結果は値Ｉi −２と比較されねばならない。位相Ｐｈj
のＩi ＋１サイクルをカウントするために、計数器５２
の結果は値Ｉi −１と比較されねばならない。
【００４５】比較器５１の出力はフリップフロップ５３
のＪ入力にも送られる。したがって、比較器５１の出力
が状態「１」にあるとき、フリップフロップ５３の出力
Ｐｈ j ／Ｋi は、位相Ｐｈj の次の立ち上がり縁で
「１」に位置づけられる。フリップフロップ５３の出力
Ｐｈj ／Ｋi のリセットが、比較器５０の出力Ｓ50を受
取るそのＫ入力によりトリガされる。比較器５０は、計
数器５２の結果と、減算器５５のｐ−１最上位出力ビッ
ト（ＭＳＢ）とを受取る。言換えれば、比較器５０は、
値（Ｉi ／２）−１と計数器５２の結果とをこの値の整
数部を考慮するだけで比較する。なぜなら最下位ビット
は用いられないからである。
のＪ入力にも送られる。したがって、比較器５１の出力
が状態「１」にあるとき、フリップフロップ５３の出力
Ｐｈ j ／Ｋi は、位相Ｐｈj の次の立ち上がり縁で
「１」に位置づけられる。フリップフロップ５３の出力
Ｐｈj ／Ｋi のリセットが、比較器５０の出力Ｓ50を受
取るそのＫ入力によりトリガされる。比較器５０は、計
数器５２の結果と、減算器５５のｐ−１最上位出力ビッ
ト（ＭＳＢ）とを受取る。言換えれば、比較器５０は、
値（Ｉi ／２）−１と計数器５２の結果とをこの値の整
数部を考慮するだけで比較する。なぜなら最下位ビット
は用いられないからである。
【００４６】図６は、図３から図５に示されるこの発明
に従った分数除算器の動作を示す。図面を明確にするた
めに、除算比Ｋi は２１／４に等しいと仮定される。し
たがって、Ｑi は４に等しく、Ｉi は５に等しくかつＲ
i は１に等しい。図６は、信号Ｐｈj ，Ｓ50，Ｓ51，Ｐ
ｈj ／Ｋi ，ＳＵＰ（Ｑi ），ＳＵＰ（Ｑi ／３），Ｓ
ＵＰ（２Ｑi ／３）の形状と計数器５２により発せられ
た結果とをタイミング図の形で示す。
に従った分数除算器の動作を示す。図面を明確にするた
めに、除算比Ｋi は２１／４に等しいと仮定される。し
たがって、Ｑi は４に等しく、Ｉi は５に等しくかつＲ
i は１に等しい。図６は、信号Ｐｈj ，Ｓ50，Ｓ51，Ｐ
ｈj ／Ｋi ，ＳＵＰ（Ｑi ），ＳＵＰ（Ｑi ／３），Ｓ
ＵＰ（２Ｑi ／３）の形状と計数器５２により発せられ
た結果とをタイミング図の形で示す。
【００４７】図面に示されるように、位相Ｐｈj の次の
立ち上がり縁で出力Ｐｈj ／Ｋi の状態「１」への切換
につながる、信号Ｓ51の状態「１」への切換は、計数器
５２が「３」（Ｉi −２）にある位相Ｐｈj の立ち上が
り縁により、かつ計数器５２が「４」（Ｉi −１）にあ
る信号Ｐｈj ／Ｋi の４周期（Ｑi ＝４）ごとにトリガ
される。信号Ｓ51は位相Ｐｈj の周期ＴH 間状態「１」
のままである。
立ち上がり縁で出力Ｐｈj ／Ｋi の状態「１」への切換
につながる、信号Ｓ51の状態「１」への切換は、計数器
５２が「３」（Ｉi −２）にある位相Ｐｈj の立ち上が
り縁により、かつ計数器５２が「４」（Ｉi −１）にあ
る信号Ｐｈj ／Ｋi の４周期（Ｑi ＝４）ごとにトリガ
される。信号Ｓ51は位相Ｐｈj の周期ＴH 間状態「１」
のままである。
【００４８】位相Ｐｈj の次の立ち上がり縁で状態
「０」への出力Ｐｈj ／Ｋi の切換につながる、信号Ｓ
50の状態「１」への切換は、計数器５２が「１」（Ｉi
／２−１の整数部）にある位相Ｐｈj の立ち上がり縁に
よりトリガされる。信号Ｓ50は位相Ｐｈj の周期ＴH 間
状態「１」のままである。
「０」への出力Ｐｈj ／Ｋi の切換につながる、信号Ｓ
50の状態「１」への切換は、計数器５２が「１」（Ｉi
／２−１の整数部）にある位相Ｐｈj の立ち上がり縁に
よりトリガされる。信号Ｓ50は位相Ｐｈj の周期ＴH 間
状態「１」のままである。
【００４９】計数器５２の出力のリセットは、信号Ｓ51
の状態「１」への切換により、つまり出力Ｓ51の状態
「１」への切換をトリガした立ち上がり縁に続く、位相
Ｐｈjの立ち上がり縁によりトリガされる。
の状態「１」への切換により、つまり出力Ｓ51の状態
「１」への切換をトリガした立ち上がり縁に続く、位相
Ｐｈjの立ち上がり縁によりトリガされる。
【００５０】アキュムレータ３１に関しては、信号ＳＵ
Ｐ（Ｑi ／３）の状態「１」への切換は、信号Ｐｈj ／
Ｋi の第２の立ち上がり縁でトリガされ、これは値
「４」（Ｉi −１）に基づく計数器のリセットに続く。
信号ＳＵＰ（２Ｑi ／３）の状態「１」への切換は、信
号Ｐｈj ／Ｋi の次の立ち上がり縁（時間ｔ3 ）により
引起こされ、信号ＳＵＰ（Ｑi ／３）は状態「１」のま
まである。信号ＳＵＰ（Ｑ i ）の状態「１」への切換
は、信号Ｐｈj ／Ｋi の同じ立ち上がり縁（時間ｔ3）
でトリガされ、信号ＳＵＰ（Ｑi ／３）およびＳＵＰ
（２Ｑi ／３）は状態「１」のままである。
Ｐ（Ｑi ／３）の状態「１」への切換は、信号Ｐｈj ／
Ｋi の第２の立ち上がり縁でトリガされ、これは値
「４」（Ｉi −１）に基づく計数器のリセットに続く。
信号ＳＵＰ（２Ｑi ／３）の状態「１」への切換は、信
号Ｐｈj ／Ｋi の次の立ち上がり縁（時間ｔ3 ）により
引起こされ、信号ＳＵＰ（Ｑi ／３）は状態「１」のま
まである。信号ＳＵＰ（Ｑ i ）の状態「１」への切換
は、信号Ｐｈj ／Ｋi の同じ立ち上がり縁（時間ｔ3）
でトリガされ、信号ＳＵＰ（Ｑi ／３）およびＳＵＰ
（２Ｑi ／３）は状態「１」のままである。
【００５１】実際、信号ＳＵＰ（Ｑi ）は、信号Ｐｈj
／Ｋi の立ち上がり縁（時間ｔ0 ）後、時間ｔ′0 で状
態「０」へスイッチバックすると仮定される。信号ＳＵ
Ｐ（Ｑi ／３）およびＳＵＰ（２Ｑi ／３）も状態
「０」へスイッチバックする。
／Ｋi の立ち上がり縁（時間ｔ0 ）後、時間ｔ′0 で状
態「０」へスイッチバックすると仮定される。信号ＳＵ
Ｐ（Ｑi ／３）およびＳＵＰ（２Ｑi ／３）も状態
「０」へスイッチバックする。
【００５２】信号Ｐｈj ／Ｋi の先行する立ち上がり縁
が信号ＳＵＰ（Ｑi ）の状態「１」への切換をトリガす
るので、信号Ｐｈj ／Ｋi の次の立ち上がり縁（時間ｔ
1 ）で、加算器４０の出力にある結果は０００１（０＋
Ｒi ，つまり０００＋０１）である。
が信号ＳＵＰ（Ｑi ）の状態「１」への切換をトリガす
るので、信号Ｐｈj ／Ｋi の次の立ち上がり縁（時間ｔ
1 ）で、加算器４０の出力にある結果は０００１（０＋
Ｒi ，つまり０００＋０１）である。
【００５３】したがって、時間ｔ1 で、フリップフロッ
プ４３は値００１を発し、これは、加算器４０の出力に
あるｑ（ここではｑ＝３）最下位ビットに対応してい
る。したがって、加算器４０の出力は００１０（００１
＋０１）になる。Ｑi の値（１００）の２に対する補数
［０］１００と加算器４０により発せられた結果００１
０との和の結果は［０］１１０になる。キャリーは
［０］であるので、信号ＳＵＰ（Ｑi ）は状態「０」の
ままである。したがって、マルチプレクサ４２は、加算
器４０の３最下位ビットに対応している値０１０を選択
する。さらに信号ＳＵＰ（Ｑi ／３）およびＳＵＰ（２
Ｑi ／３）は状態「０」のままである。なぜなら、それ
らは、フリップフロップ４３により発せられた値、つま
り００１に基づいて得られるからである。
プ４３は値００１を発し、これは、加算器４０の出力に
あるｑ（ここではｑ＝３）最下位ビットに対応してい
る。したがって、加算器４０の出力は００１０（００１
＋０１）になる。Ｑi の値（１００）の２に対する補数
［０］１００と加算器４０により発せられた結果００１
０との和の結果は［０］１１０になる。キャリーは
［０］であるので、信号ＳＵＰ（Ｑi ）は状態「０」の
ままである。したがって、マルチプレクサ４２は、加算
器４０の３最下位ビットに対応している値０１０を選択
する。さらに信号ＳＵＰ（Ｑi ／３）およびＳＵＰ（２
Ｑi ／３）は状態「０」のままである。なぜなら、それ
らは、フリップフロップ４３により発せられた値、つま
り００１に基づいて得られるからである。
【００５４】信号Ｐｈj ／Ｋi の次の立ち上がり縁（時
間ｔ2 ）で、フリップフロップ４３は値０１０を発す
る。加算器４０の出力は００１１になる。Ｑi の値の２
に対する補数と加算器４０により発せられた結果との和
は、したがって［０］１１１になる。信号ＳＵＰ
（Ｑi ）は状態「０」のままである。マルチプレクサ４
２は、加算器４０の３最下位ビット０１１を選択する。
さらに、信号ＳＵＰ（Ｑi ／３）は、比較器４４を介し
て伝搬するのに必要な時間だけ、時間ｔ2 に対して遅延
された時間ｔ′2 で状態「１」へ切換わる。信号ＳＵＰ
（２Ｑi ／３）は状態「０」のままである。
間ｔ2 ）で、フリップフロップ４３は値０１０を発す
る。加算器４０の出力は００１１になる。Ｑi の値の２
に対する補数と加算器４０により発せられた結果との和
は、したがって［０］１１１になる。信号ＳＵＰ
（Ｑi ）は状態「０」のままである。マルチプレクサ４
２は、加算器４０の３最下位ビット０１１を選択する。
さらに、信号ＳＵＰ（Ｑi ／３）は、比較器４４を介し
て伝搬するのに必要な時間だけ、時間ｔ2 に対して遅延
された時間ｔ′2 で状態「１」へ切換わる。信号ＳＵＰ
（２Ｑi ／３）は状態「０」のままである。
【００５５】時間ｔ3 で、フリップフロップ４３は値０
１１を発する。加算器４０の出力は０１００になる。Ｑ
i の値の２に対する補数と加算器４０により発せられた
結果との和は、したがって［１］０００になる。信号Ｓ
ＵＰ（Ｑi ）はしたがって、加算器４０および減算器４
１を介して伝搬するのに必要な時間だけ、時間ｔ3 に対
して遅延された時間ｔ′3 で状態「１」へ切換わる。マ
ルチプレクサ４２はしたがって、減算器４１により発せ
られた結果、つまり０００を選択する。さらに、信号Ｓ
ＵＰ（２Ｑi ／３）は状態「１」に切換わる。
１１を発する。加算器４０の出力は０１００になる。Ｑ
i の値の２に対する補数と加算器４０により発せられた
結果との和は、したがって［１］０００になる。信号Ｓ
ＵＰ（Ｑi ）はしたがって、加算器４０および減算器４
１を介して伝搬するのに必要な時間だけ、時間ｔ3 に対
して遅延された時間ｔ′3 で状態「１」へ切換わる。マ
ルチプレクサ４２はしたがって、減算器４１により発せ
られた結果、つまり０００を選択する。さらに、信号Ｓ
ＵＰ（２Ｑi ／３）は状態「１」に切換わる。
【００５６】時間ｔ4 で、フリップフロップ４３は値０
００を発する。加算器４０の出力は０００１になる。Ｑ
i の値の２に対する補数と加算器４０により発せられた
結果との和は、したがって［０］１０１になる。信号Ｓ
ＵＰ（Ｑi ）はしたがって、信号ＳＵＰ（Ｑi ／３）お
よびＳＵＰ（２Ｑi ／３）と同様に（時間ｔ′4 ）で状
態「０」へスイッチバックする。
００を発する。加算器４０の出力は０００１になる。Ｑ
i の値の２に対する補数と加算器４０により発せられた
結果との和は、したがって［０］１０１になる。信号Ｓ
ＵＰ（Ｑi ）はしたがって、信号ＳＵＰ（Ｑi ／３）お
よびＳＵＰ（２Ｑi ／３）と同様に（時間ｔ′4 ）で状
態「０」へスイッチバックする。
【００５７】図６で観察され得るように、時間ｔ4 およ
びｔ0 は、高速周波数ＦH の２１周期ＴH によって互い
から分離され、信号Ｐｈj ／Ｋi の４サイクルは時間ｔ
0 からｔ4 の間にある。
びｔ0 は、高速周波数ＦH の２１周期ＴH によって互い
から分離され、信号Ｐｈj ／Ｋi の４サイクルは時間ｔ
0 からｔ4 の間にある。
【００５８】注目すべきことは、信号ＳＵＰ（Ｑi ／
３）およびＳＵＰ（２Ｑi ／３）のエボリューション
は、信号ＳＵＰ（Ｑi ）のエボリューションに直接関係
はなく、逆もそうである。実際、信号ＳＵＰ（Ｑi ／
３）およびＳＵＰ（２Ｑi ／３）は、フリップフロップ
４３の出力により発せられた値と関係があり、一方信号
ＳＵＰ（Ｑi ）は、減算器４１により発せられたキャリ
ーと関係がある。
３）およびＳＵＰ（２Ｑi ／３）のエボリューション
は、信号ＳＵＰ（Ｑi ）のエボリューションに直接関係
はなく、逆もそうである。実際、信号ＳＵＰ（Ｑi ／
３）およびＳＵＰ（２Ｑi ／３）は、フリップフロップ
４３の出力により発せられた値と関係があり、一方信号
ＳＵＰ（Ｑi ）は、減算器４１により発せられたキャリ
ーと関係がある。
【００５９】この発明に従ったアキュムレータ３１の動
作限界は、加算器４０、減算器４１およびマルチプレク
サ４２を介して伝搬するのに必要な時間により設定され
る。実際、信号Ｐｈj ／Ｋi の新しい立ち上がり縁がフ
リップフロップ４３を駆動する前に、新しい値がマルチ
プレクサ４２の出力になければならない。加算器４０お
よび減算器４１を実現するために、ビットの複数のグル
ープにパラレルに計算を行なうためのいわゆるインタロ
ック加算器がたとえば用いられる。
作限界は、加算器４０、減算器４１およびマルチプレク
サ４２を介して伝搬するのに必要な時間により設定され
る。実際、信号Ｐｈj ／Ｋi の新しい立ち上がり縁がフ
リップフロップ４３を駆動する前に、新しい値がマルチ
プレクサ４２の出力になければならない。加算器４０お
よび減算器４１を実現するために、ビットの複数のグル
ープにパラレルに計算を行なうためのいわゆるインタロ
ック加算器がたとえば用いられる。
【００６０】この発明に従ったデジタル除算器３０の動
作限界は、位相Ｐｈj の立ち上がり縁後の計数器５２の
出力の状態切換と、比較器５０および５１を介する伝播
に必要な時間とにより設定される。実際、出力Ｓ50およ
びＳ51が位相Ｐｈj の先行する立ち上がり縁のために、
計数器５２の結果をまだ考慮していない間に位相Ｐｈ j
の立ち上がり縁が生じるならば、カウントサイクルが失
われる。さらに、Ｉiが３より大きいかまたは等しい場
合に限り、この発明に従ったデジタル除算器３０は動作
する。実際、もしそうでなければ、計数器５２がＩi −
２までカウントするとき、比較器５０および５１の出力
信号Ｓ50およびＳ51は同期する。
作限界は、位相Ｐｈj の立ち上がり縁後の計数器５２の
出力の状態切換と、比較器５０および５１を介する伝播
に必要な時間とにより設定される。実際、出力Ｓ50およ
びＳ51が位相Ｐｈj の先行する立ち上がり縁のために、
計数器５２の結果をまだ考慮していない間に位相Ｐｈ j
の立ち上がり縁が生じるならば、カウントサイクルが失
われる。さらに、Ｉiが３より大きいかまたは等しい場
合に限り、この発明に従ったデジタル除算器３０は動作
する。実際、もしそうでなければ、計数器５２がＩi −
２までカウントするとき、比較器５０および５１の出力
信号Ｓ50およびＳ51は同期する。
【００６１】図６により示されるように、信号Ｐｈj ／
Ｋi は、高速周波数ＦH の１周期Ｔ H に対応する位相変
動を有する。この変動は、信号Ｐｈj ／Ｋi のＱi 周期
ごとにＲi 回生じる。
Ｋi は、高速周波数ＦH の１周期Ｔ H に対応する位相変
動を有する。この変動は、信号Ｐｈj ／Ｋi のＱi 周期
ごとにＲi 回生じる。
【００６２】図７は、変動を高速周波数ＦH の周期ＴH
の１／ｎ（ここでは１／３）倍に低減させる機能を有す
る、この発明に従った変動補償器の実施例を示す。
の１／ｎ（ここでは１／３）倍に低減させる機能を有す
る、この発明に従った変動補償器の実施例を示す。
【００６３】この目的のために、各々の補償器８，９ま
たは１０（図１）は、発振器２０（図２）により発せら
れた位相Ｐｈj の１つで、関連の分数除算器、それぞれ
５，６または７により発せられた各々のサイクルの信号
Ｐｈj ／Ｋi を個々に同期する。したがって、基準周波
数Ｆref に対して各々の補償器８，９または１０により
発せられたクロック信号ＣＬＫi の変動が、この例では
発振器２０の高速周波数ＦH の周期ＴH の３分の１に確
実に限定される。
たは１０（図１）は、発振器２０（図２）により発せら
れた位相Ｐｈj の１つで、関連の分数除算器、それぞれ
５，６または７により発せられた各々のサイクルの信号
Ｐｈj ／Ｋi を個々に同期する。したがって、基準周波
数Ｆref に対して各々の補償器８，９または１０により
発せられたクロック信号ＣＬＫi の変動が、この例では
発振器２０の高速周波数ＦH の周期ＴH の３分の１に確
実に限定される。
【００６４】図７において、分数除算は位相Ｐｈj に基
づいて行なわれると仮定される。図７に示される補償器
８はしたがって、たとえば図１の段２の補償器に対応す
る。
づいて行なわれると仮定される。図７に示される補償器
８はしたがって、たとえば図１の段２の補償器に対応す
る。
【００６５】３つの位相Ｐｈ1 ，Ｐｈ2 ，Ｐｈ3 は、各
々の補償器８，９または１０に含まれるデフェージング
Ｄフリップフロップ、それぞれ６０，６１および６２を
制御するのに用いられる。位相Ｐｈ1 およびＰｈ2 によ
り制御されるフリップフロップ６０および６１は、Ｄ入
力として、分数除算器５により発せられた信号Ｐｈ1／
Ｋi を受取る。位相Ｐｈ3 により制御されるフリップフ
ロップ６２は、入力として、フリップフロップ６１の非
反転Ｑ出力を受取る。
々の補償器８，９または１０に含まれるデフェージング
Ｄフリップフロップ、それぞれ６０，６１および６２を
制御するのに用いられる。位相Ｐｈ1 およびＰｈ2 によ
り制御されるフリップフロップ６０および６１は、Ｄ入
力として、分数除算器５により発せられた信号Ｐｈ1／
Ｋi を受取る。位相Ｐｈ3 により制御されるフリップフ
ロップ６２は、入力として、フリップフロップ６１の非
反転Ｑ出力を受取る。
【００６６】フリップフロップ６０，６１および６２の
非反転Ｑ出力が、３状態バッファ（ＴＳＢ）、それぞれ
６３，６４および６５に送られる。レジスタ６３，６４
および６５の出力が相互接続されて、クロック信号ＣＬ
Ｋi を発する補償器の出力を構成する。各々のバッファ
６３，６４または６５は、信号Ｐｈ1 ／Ｋi によりサン
プリングされ（制御され）かつＤ入力として論理デコー
ダＤＥＣ６９の出力を受取る制御Ｄフリップフロップ、
それぞれ６６，６７または６８の非反転Ｑ出力により制
御される。デコーダ６９の機能は、信号ＳＵＰ（Ｑi ／
３）およびＳＵＰ（２Ｑ i ／３）の状態に従って、高速
周波数ＦH のどの位相Ｐｈj でクロック信号ＣＬＫi の
次の立ち上がり縁を同期すべきかを選択することであ
る。言換えれば、バッファ６３，６４および６５は、Ｄ
フリップフロップ，それぞれ６６，６７および６８の出
力信号Ｓ66，Ｓ67およびＳ68により制御される、３つの
入力Ｓ60, Ｓ 61およびＳ62ならびに１つの出力ＣＬＫi
を有するスイッチを構成する。
非反転Ｑ出力が、３状態バッファ（ＴＳＢ）、それぞれ
６３，６４および６５に送られる。レジスタ６３，６４
および６５の出力が相互接続されて、クロック信号ＣＬ
Ｋi を発する補償器の出力を構成する。各々のバッファ
６３，６４または６５は、信号Ｐｈ1 ／Ｋi によりサン
プリングされ（制御され）かつＤ入力として論理デコー
ダＤＥＣ６９の出力を受取る制御Ｄフリップフロップ、
それぞれ６６，６７または６８の非反転Ｑ出力により制
御される。デコーダ６９の機能は、信号ＳＵＰ（Ｑi ／
３）およびＳＵＰ（２Ｑ i ／３）の状態に従って、高速
周波数ＦH のどの位相Ｐｈj でクロック信号ＣＬＫi の
次の立ち上がり縁を同期すべきかを選択することであ
る。言換えれば、バッファ６３，６４および６５は、Ｄ
フリップフロップ，それぞれ６６，６７および６８の出
力信号Ｓ66，Ｓ67およびＳ68により制御される、３つの
入力Ｓ60, Ｓ 61およびＳ62ならびに１つの出力ＣＬＫi
を有するスイッチを構成する。
【００６７】出力Ｓ66は、モジュロ−Ｑi アキュムレー
タ３１の結果Ｓ43（図４）がＱi ／３より大きいかまた
は等しくかつ２Ｑi ／３より小さいとき状態「１」にあ
る。出力Ｓ66はたとえば、ＸＯＲ型の信号ＳＵＰ（Ｑi
／３）およびＳＵＰ（２Ｑi／３）の論理組合せにより
得られる。
タ３１の結果Ｓ43（図４）がＱi ／３より大きいかまた
は等しくかつ２Ｑi ／３より小さいとき状態「１」にあ
る。出力Ｓ66はたとえば、ＸＯＲ型の信号ＳＵＰ（Ｑi
／３）およびＳＵＰ（２Ｑi／３）の論理組合せにより
得られる。
【００６８】出力Ｓ67は、結果Ｓ43が０より大きいかま
たは等しくかつＱi ／３より小さいとき状態「１」にあ
る。出力Ｓ67はたとえば、信号ＳＵＰ（Ｑi ／３）の反
転により得られる。
たは等しくかつＱi ／３より小さいとき状態「１」にあ
る。出力Ｓ67はたとえば、信号ＳＵＰ（Ｑi ／３）の反
転により得られる。
【００６９】出力Ｓ68は、結果Ｓ43が２Ｑi ／３より大
きいかまたは等しくかつＱi より小さいとき状態「１」
にある。出力Ｓ68は、たとえば信号ＳＵＰ（２Ｑi ／
３）に対応する。
きいかまたは等しくかつＱi より小さいとき状態「１」
にある。出力Ｓ68は、たとえば信号ＳＵＰ（２Ｑi ／
３）に対応する。
【００７０】デコーダ６９は上で与えられた機能に関す
る指標に従って当業者の能力により実用的に実現するこ
とができる。
る指標に従って当業者の能力により実用的に実現するこ
とができる。
【００７１】もし補償器，たとえば９（図１）が、位相
Ｐｈ2 を用いる分数除算器（たとえば６）に関連してい
るならば、フリップフロップ６０，６１および６２は位
相Ｐｈ2 ，Ｐｈ3 およびＰｈ1 によりそれぞれ制御され
る。
Ｐｈ2 を用いる分数除算器（たとえば６）に関連してい
るならば、フリップフロップ６０，６１および６２は位
相Ｐｈ2 ，Ｐｈ3 およびＰｈ1 によりそれぞれ制御され
る。
【００７２】もし補償器、たとえば１０（図１）が、位
相Ｐｈ3 を用いる分数除算器（たとえば７）に関連して
いるならば、フリップフロップ６０，６１および６２は
位相Ｐｈ3 ，Ｐｈ1 およびＰｈ2 によりそれぞれ制御さ
れる。
相Ｐｈ3 を用いる分数除算器（たとえば７）に関連して
いるならば、フリップフロップ６０，６１および６２は
位相Ｐｈ3 ，Ｐｈ1 およびＰｈ2 によりそれぞれ制御さ
れる。
【００７３】フリップフロップ６０および６１は、Ｄ入
力として、補償器に関連した分数除算器の信号Ｐｈj ／
Ｋi を常に受取る。フリップフロップ６２は、Ｄ入力と
してフリップフロップ６１の出力を常に受取る。
力として、補償器に関連した分数除算器の信号Ｐｈj ／
Ｋi を常に受取る。フリップフロップ６２は、Ｄ入力と
してフリップフロップ６１の出力を常に受取る。
【００７４】図７と関連して述べられたことを一般化す
ると、デフェージングフリップフロップ，バッファおよ
び制御フリップフロップの数は、ＰＬＬ １の発振器２
０（図１）により発せられた位相Ｐｈj の数ｎに対応す
る。
ると、デフェージングフリップフロップ，バッファおよ
び制御フリップフロップの数は、ＰＬＬ １の発振器２
０（図１）により発せられた位相Ｐｈj の数ｎに対応す
る。
【００７５】同様の態様で、各々のアキュムレータ３１
により発せられ、かつ分数比Ｋi の分母Ｑi のｎによる
商に対して各々のデジタル除算器３０の信号Ｐｈj ／Ｋ
i の各々の立ち上がり縁の位置を示す信号ＳＵＰ（Ｑi
／ｎ），ＳＵＰ（２Ｑi ／ｎ），．．．，ＳＵＰ（（ｎ
−１）Ｑi ／ｎ）の数はｎ−１に対応する。クロック位
相Ｐｈj を受取るデフェージングフリップフロップに関
しては、各々のフリップフロップは、そのクロック入力
で受取る位相Ｐｈj によりそのＤ入力で受取る周波数Ｐ
ｈj ／Ｋi で信号をサンプリングし、デフェージングフ
リップフロップの出力として、ｘＴH ／ｎだけ遅延され
る周波数Ｐｈj ／Ｋi で信号を得るが、ここで、ｘは値
０，１，．．．，ｎ−１をとる。
により発せられ、かつ分数比Ｋi の分母Ｑi のｎによる
商に対して各々のデジタル除算器３０の信号Ｐｈj ／Ｋ
i の各々の立ち上がり縁の位置を示す信号ＳＵＰ（Ｑi
／ｎ），ＳＵＰ（２Ｑi ／ｎ），．．．，ＳＵＰ（（ｎ
−１）Ｑi ／ｎ）の数はｎ−１に対応する。クロック位
相Ｐｈj を受取るデフェージングフリップフロップに関
しては、各々のフリップフロップは、そのクロック入力
で受取る位相Ｐｈj によりそのＤ入力で受取る周波数Ｐ
ｈj ／Ｋi で信号をサンプリングし、デフェージングフ
リップフロップの出力として、ｘＴH ／ｎだけ遅延され
る周波数Ｐｈj ／Ｋi で信号を得るが、ここで、ｘは値
０，１，．．．，ｎ−１をとる。
【００７６】この発明に従ったシンセサイザのある利点
は、それによって複数のクロックＣＬＫi であって、す
べて基準周波数Ｆref と同期しかつ示される例ではＰＬ
Ｌ１の発振器２０の高速周波数ＦH の周期ＴH の３分の
１に限定される位相変動を有するものを発生させること
ができるということである。
は、それによって複数のクロックＣＬＫi であって、す
べて基準周波数Ｆref と同期しかつ示される例ではＰＬ
Ｌ１の発振器２０の高速周波数ＦH の周期ＴH の３分の
１に限定される位相変動を有するものを発生させること
ができるということである。
【００７７】この発明の別の利点は、シンセサイザのさ
まざまな段のコンポーネントすべてが同じＰＬＬ １に
対して同一であるということである。実際、この発明に
従ったアキュムレータ３１，デジタル除算器３０および
変動補償器すべては、段すべてについてまさに同じ態様
で実現され得る。分数除算器の動作は、そこに導入され
る値Ｉi −１，Ｑi およびＲi によりプログラマブルで
ある。さらに、補償器のデフェージングフリップフロッ
プのＤ入力の接続だけが、補償器がそれぞれ関連してい
る分数除算器により用いられる位相Ｐｈj に依存する。
これはこの発明に従ったシンセサイザを統合しやすくす
る。
まざまな段のコンポーネントすべてが同じＰＬＬ １に
対して同一であるということである。実際、この発明に
従ったアキュムレータ３１，デジタル除算器３０および
変動補償器すべては、段すべてについてまさに同じ態様
で実現され得る。分数除算器の動作は、そこに導入され
る値Ｉi −１，Ｑi およびＲi によりプログラマブルで
ある。さらに、補償器のデフェージングフリップフロッ
プのＤ入力の接続だけが、補償器がそれぞれ関連してい
る分数除算器により用いられる位相Ｐｈj に依存する。
これはこの発明に従ったシンセサイザを統合しやすくす
る。
【００７８】図８は、この発明に従った周波数シンセサ
イザの動作を示す。明白にするために、第１の段２によ
り発生させられた信号ＣＬＫi を発生させるのに有用な
信号だけが示される。図８は、信号Ｐｈ1 ，Ｐｈ2 ，Ｐ
ｈ3 ，Ｐｈ1 ／Ｋ1 ，ＳＵＰ（Ｑ1 ／３），ＳＵＰ（２
Ｑ1 ／３），Ｓ60，Ｓ61，Ｓ62、Ｓ66、Ｓ67、Ｓ68およ
びＣＬＫ1 の形状をタイミング図の形で示す。示される
例において、除算比Ｋ 1 は１５／４に等しいと仮定され
る。つまり、Ｉ1 は３に等しいと仮定され、Ｑ 1 は４に
等しいと仮定されかつＲ1 は３に等しいと仮定される。
イザの動作を示す。明白にするために、第１の段２によ
り発生させられた信号ＣＬＫi を発生させるのに有用な
信号だけが示される。図８は、信号Ｐｈ1 ，Ｐｈ2 ，Ｐ
ｈ3 ，Ｐｈ1 ／Ｋ1 ，ＳＵＰ（Ｑ1 ／３），ＳＵＰ（２
Ｑ1 ／３），Ｓ60，Ｓ61，Ｓ62、Ｓ66、Ｓ67、Ｓ68およ
びＣＬＫ1 の形状をタイミング図の形で示す。示される
例において、除算比Ｋ 1 は１５／４に等しいと仮定され
る。つまり、Ｉ1 は３に等しいと仮定され、Ｑ 1 は４に
等しいと仮定されかつＲ1 は３に等しいと仮定される。
【００７９】信号Ｐｈ1 ／Ｋ1 ，ＳＵＰ（Ｑ1 ／３），
ＳＵＰ（２Ｑ1 ／３）を得ることは、図３から図６と関
連して分数除算器の動作の説明から得られる。示されて
いないが、信号ＳＵＰ（Ｑ1 ）は、信号Ｐｈ1 ／Ｋ1 の
４（Ｑ1 ＝４）のうち３（Ｒ 1 ＝３）サイクルにおいて
状態「１」にある。
ＳＵＰ（２Ｑ1 ／３）を得ることは、図３から図６と関
連して分数除算器の動作の説明から得られる。示されて
いないが、信号ＳＵＰ（Ｑ1 ）は、信号Ｐｈ1 ／Ｋ1 の
４（Ｑ1 ＝４）のうち３（Ｒ 1 ＝３）サイクルにおいて
状態「１」にある。
【００８０】信号Ｓ60は高速周波数ＦH の１周期ＴH だ
け遅延される信号Ｐｈ1 ／Ｋ1 に対応する。
け遅延される信号Ｐｈ1 ／Ｋ1 に対応する。
【００８１】信号Ｓ61は、高速周波数ＦH の周期ＴH の
２／３だけ遅延される信号Ｐｈ1 ／Ｋ1 に対応する。
２／３だけ遅延される信号Ｐｈ1 ／Ｋ1 に対応する。
【００８２】信号Ｓ62は、高速周波数ＦH の周期ＴH の
２／３だけ遅延される信号Ｓ61に対応し、つまり高速周
波数ＦH の周期ＴH の４／３だけ遅延される信号Ｐｈ1
／Ｋ 1 に対応する。
２／３だけ遅延される信号Ｓ61に対応し、つまり高速周
波数ＦH の周期ＴH の４／３だけ遅延される信号Ｐｈ1
／Ｋ 1 に対応する。
【００８３】信号Ｓ66は、信号ＳＵＰ（Ｑ1 ／３）が状
態「１」にありかつ信号ＳＵＰ（２Ｑ1 ／３）が状態
「０」にあるとき状態「１」にあるが、信号Ｐｈ1 ／Ｋ
1 の１サイクルの遅延を有する。実際、信号ＳＵＰ（Ｑ
1 ／３）およびＳＵＰ（２Ｑ1／３）がそれぞれ状態
「１」にあり、状態「０」にあるとすぐに、デコーダ６
９はフリップフロップ６６のＤ入力を位置決めするが、
フリップフロップ６６は信号Ｐｈ1 ／Ｋ1 により制御さ
れる。
態「１」にありかつ信号ＳＵＰ（２Ｑ1 ／３）が状態
「０」にあるとき状態「１」にあるが、信号Ｐｈ1 ／Ｋ
1 の１サイクルの遅延を有する。実際、信号ＳＵＰ（Ｑ
1 ／３）およびＳＵＰ（２Ｑ1／３）がそれぞれ状態
「１」にあり、状態「０」にあるとすぐに、デコーダ６
９はフリップフロップ６６のＤ入力を位置決めするが、
フリップフロップ６６は信号Ｐｈ1 ／Ｋ1 により制御さ
れる。
【００８４】信号Ｓ67は、信号ＳＵＰ（Ｑ1 ／３）およ
びＳＵＰ（２Ｑ1 ／３）が状態「０」にあるとき状態
「１」にあり、また信号Ｐｈ1 ／Ｋ1 の１サイクルだけ
遅延される。
びＳＵＰ（２Ｑ1 ／３）が状態「０」にあるとき状態
「１」にあり、また信号Ｐｈ1 ／Ｋ1 の１サイクルだけ
遅延される。
【００８５】信号Ｓ68は、信号ＳＵＰ（Ｑ1 ／３）およ
びＳＵＰ（２Ｑ1 ／３）が状態「１」にあるとき状態
「１」にあり、また信号Ｐｈ1 ／Ｋ1 の１サイクルだけ
遅延される。
びＳＵＰ（２Ｑ1 ／３）が状態「１」にあるとき状態
「１」にあり、また信号Ｐｈ1 ／Ｋ1 の１サイクルだけ
遅延される。
【００８６】バッファ６３，６４および６５は、それぞ
れ信号Ｓ66，Ｓ67およびＳ68により制御される。信号Ｃ
ＬＫ1 は、信号Ｓ66，Ｓ67およびＳ68に従って選択され
た３つの信号Ｓ60，Ｓ61およびＳ62から発生させられ
る。
れ信号Ｓ66，Ｓ67およびＳ68により制御される。信号Ｃ
ＬＫ1 は、信号Ｓ66，Ｓ67およびＳ68に従って選択され
た３つの信号Ｓ60，Ｓ61およびＳ62から発生させられ
る。
【００８７】観察され得るように、信号ＣＬＫ1 の位相
変動は高速周波数ＦH の周期ＴH の３分の１に対応す
る。
変動は高速周波数ＦH の周期ＴH の３分の１に対応す
る。
【００８８】上で例示された動作は、適合された位相Ｐ
ｈj を用いる２つの他の段３および４に対して同じであ
る。
ｈj を用いる２つの他の段３および４に対して同じであ
る。
【００８９】注目すべきことは、デフェージングフリッ
プフロップの出力信号は、実際、遅延ｘＴH ／ｎに加算
された時間Ｔ0 だけ信号Ｐｈj ／Ｋi に対してすべて遅
延されるということである。この固定された付加的な遅
延Ｔ0 は、フリップフロップの予め決めた時間および保
持時間と関係がある。実際、高周波数ＦH に対して、信
号Ｐｈj ／Ｋi は、ＴH ／ｎだけ遅延されたクロック位
相で単にサンプリングするだけでは値ＴH ／ｎだけ遅延
することはできない。発生させられた遅延は必ずＴH ／
ｎの倍数であるので、固定された付加的な遅延Ｔ0 はＴ
H ／ｎの倍数でもある。したがって、さまざまなデフェ
ージングフリップフロップのｎ出力信号は、Ｔ0 ，Ｔ0
＋ＴH ／ｎ，．．．，Ｔ0 ＋ｘＴH ／ｎ，．．．，Ｔ0
＋（ｎ−１）ＴH ／ｎだけ遅延される信号Ｐｈj ／Ｋi
に対応し、ここではＴ0 は、それらの予め決めた時間お
よび保持時間によりフリップフロップにより得られ得る
最小の遅延βＴH ／ｎの整数倍αである（Ｔ0 ＝αβＴ
H ／ｎ）。言換えれば、ランクｘのフリップフロップの
出力信号は、Ｔ0 ＋ｘＴH ／ｎだけ遅延される信号Ｐｈ
j ／Ｋi に対応し、ｘは値０，１，２，．．．，ｎ−１
をとる。乗算係数αは条件α≧（β−１）／（ｎ−β）
に従わなければならない。
プフロップの出力信号は、実際、遅延ｘＴH ／ｎに加算
された時間Ｔ0 だけ信号Ｐｈj ／Ｋi に対してすべて遅
延されるということである。この固定された付加的な遅
延Ｔ0 は、フリップフロップの予め決めた時間および保
持時間と関係がある。実際、高周波数ＦH に対して、信
号Ｐｈj ／Ｋi は、ＴH ／ｎだけ遅延されたクロック位
相で単にサンプリングするだけでは値ＴH ／ｎだけ遅延
することはできない。発生させられた遅延は必ずＴH ／
ｎの倍数であるので、固定された付加的な遅延Ｔ0 はＴ
H ／ｎの倍数でもある。したがって、さまざまなデフェ
ージングフリップフロップのｎ出力信号は、Ｔ0 ，Ｔ0
＋ＴH ／ｎ，．．．，Ｔ0 ＋ｘＴH ／ｎ，．．．，Ｔ0
＋（ｎ−１）ＴH ／ｎだけ遅延される信号Ｐｈj ／Ｋi
に対応し、ここではＴ0 は、それらの予め決めた時間お
よび保持時間によりフリップフロップにより得られ得る
最小の遅延βＴH ／ｎの整数倍αである（Ｔ0 ＝αβＴ
H ／ｎ）。言換えれば、ランクｘのフリップフロップの
出力信号は、Ｔ0 ＋ｘＴH ／ｎだけ遅延される信号Ｐｈ
j ／Ｋi に対応し、ｘは値０，１，２，．．．，ｎ−１
をとる。乗算係数αは条件α≧（β−１）／（ｎ−β）
に従わなければならない。
【００９０】図８に示される例において、ｎ＝３であり
かつβ＝２である。つまり、信号Ｓ 60は信号Ｐｈ1 の立
ち上がり縁を用いることで得られる。デフェージングフ
リップフロップの出力信号のうち、信号ＴH ／ｎに最も
近いのは信号Ｓ61であり、これはＰｈ1 ／Ｋi に対して
２ＴH ／３だけ遅延される。乗算係数αは１に等しい。
条件α≧（β−１）／（ｎ−β）は実際に満たされる。
フリップフロップ６０，６１および６２の出力信号は、
Ｔ0 だけ遅延されるＰｈ1 ／Ｋi に、つまり２ＴH ／３
だけ遅延されるＰｈ1 ／Ｋi （Ｓ61）に対応し、Ｔ0 ＋
ＴH ／３だけ遅延されるＰｈ1 ／Ｋi に、つまりＴH だ
け遅延されるＰｈ1 ／Ｋi （Ｓ60）に対応し、Ｔ0 ＋２
ＴH ／３だけ遅延されるＰｈ1 ／Ｋi 、つまり４ＴH ／
３だけ遅延されるＰｈ1 ／Ｋi （Ｓ62）に対応してい
る。
かつβ＝２である。つまり、信号Ｓ 60は信号Ｐｈ1 の立
ち上がり縁を用いることで得られる。デフェージングフ
リップフロップの出力信号のうち、信号ＴH ／ｎに最も
近いのは信号Ｓ61であり、これはＰｈ1 ／Ｋi に対して
２ＴH ／３だけ遅延される。乗算係数αは１に等しい。
条件α≧（β−１）／（ｎ−β）は実際に満たされる。
フリップフロップ６０，６１および６２の出力信号は、
Ｔ0 だけ遅延されるＰｈ1 ／Ｋi に、つまり２ＴH ／３
だけ遅延されるＰｈ1 ／Ｋi （Ｓ61）に対応し、Ｔ0 ＋
ＴH ／３だけ遅延されるＰｈ1 ／Ｋi に、つまりＴH だ
け遅延されるＰｈ1 ／Ｋi （Ｓ60）に対応し、Ｔ0 ＋２
ＴH ／３だけ遅延されるＰｈ1 ／Ｋi 、つまり４ＴH ／
３だけ遅延されるＰｈ1 ／Ｋi （Ｓ62）に対応してい
る。
【００９１】もし、たとえば発振器２０が９個のクロッ
ク位相（ｎ＝９）を発生させ、かつフリップフロップに
よって２つのサンプリング間で得られるであろう最小の
遅延が７ＴH ／９（β＝７）であるならば、乗算係数α
は３に等しい。実際、３は（β−１）／（ｎ−β）より
大きいかまたは等しい最小の整数である。９つの位相Ｐ
ｈj を受取るフリップフロップの９つの出力信号が２１
ＴH ／９，２２ＴH ／９，２３ＴH ／９，２４ＴH ／
９，２５ＴH ／９，２６ＴH ／９，２７ＴH ／９，２８
ＴH ／９，２９ＴH ／９だけ遅延される。
ク位相（ｎ＝９）を発生させ、かつフリップフロップに
よって２つのサンプリング間で得られるであろう最小の
遅延が７ＴH ／９（β＝７）であるならば、乗算係数α
は３に等しい。実際、３は（β−１）／（ｎ−β）より
大きいかまたは等しい最小の整数である。９つの位相Ｐ
ｈj を受取るフリップフロップの９つの出力信号が２１
ＴH ／９，２２ＴH ／９，２３ＴH ／９，２４ＴH ／
９，２５ＴH ／９，２６ＴH ／９，２７ＴH ／９，２８
ＴH ／９，２９ＴH ／９だけ遅延される。
【００９２】注目すべきことは、もしＴ0 がＴH より大
きいかまたは等しいならば、３状態バッファの制御フリ
ップフロップの出力信号はＴ0 だけ遅延されなければな
らないということである。
きいかまたは等しいならば、３状態バッファの制御フリ
ップフロップの出力信号はＴ0 だけ遅延されなければな
らないということである。
【００９３】発振器の高速周波数ＦH は、たとえばほぼ
１５０ＭＨｚから３００ＭＨｚの間に含まれ、基準周波
数Ｆref は、たとえばほぼ５００ｋＨｚから４０ＭＨｚ
の間に含まれる。分数除算器は、たとえば３から１６ま
での値Ｉi の範囲で機能するように実現される。この場
合、デジタル除算器３０の計数器５２は４ビットにわた
った計数器である。なぜならそれらはＩi −１までカウ
ントするからである。
１５０ＭＨｚから３００ＭＨｚの間に含まれ、基準周波
数Ｆref は、たとえばほぼ５００ｋＨｚから４０ＭＨｚ
の間に含まれる。分数除算器は、たとえば３から１６ま
での値Ｉi の範囲で機能するように実現される。この場
合、デジタル除算器３０の計数器５２は４ビットにわた
った計数器である。なぜならそれらはＩi −１までカウ
ントするからである。
【００９４】ＭＰＥＧデコーダ用のクロック信号を発生
させることに適用される具体的な実現化例として、発振
器２０の周波数ＦH はおよそ２５０ＭＨｚであり、基準
周波数Ｆref はおよそ１０ＭＨｚである。
させることに適用される具体的な実現化例として、発振
器２０の周波数ＦH はおよそ２５０ＭＨｚであり、基準
周波数Ｆref はおよそ１０ＭＨｚである。
【００９５】当然のことながら、この発明はさまざまな
代替および修正を有する可能性があり、これらは当業者
に容易に生じる。特定的には、説明されたコンポーネン
トの各々は、同じ機能を有する１つまたは複数のエレメ
ントにより置換され得る。
代替および修正を有する可能性があり、これらは当業者
に容易に生じる。特定的には、説明されたコンポーネン
トの各々は、同じ機能を有する１つまたは複数のエレメ
ントにより置換され得る。
【００９６】さらに、発振器２０により発せられた位相
Ｐｈj の数ｎは、発せられたクロック信号ＣＬＫi の変
動をそこに限定することが望まれる最大の変動に従って
修正され得る。分数除算器の変動補償器およびアキュム
レータ３１はそのときそれに従って適合される。
Ｐｈj の数ｎは、発せられたクロック信号ＣＬＫi の変
動をそこに限定することが望まれる最大の変動に従って
修正され得る。分数除算器の変動補償器およびアキュム
レータ３１はそのときそれに従って適合される。
【００９７】さらに、前述の説明では、発振器２０によ
り発せられた位相Ｐｈj の数ｎに同一のいくつもの段を
含むシンセサイザを参照したが、段の数は、それが位相
Ｐｈ j の数ｎの倍数でありかつ同じ数ｍ個の分数除算器
が高速周波数ＦH の各々の位相Ｐｈj を用いるという条
件で修正され得る。
り発せられた位相Ｐｈj の数ｎに同一のいくつもの段を
含むシンセサイザを参照したが、段の数は、それが位相
Ｐｈ j の数ｎの倍数でありかつ同じ数ｍ個の分数除算器
が高速周波数ＦH の各々の位相Ｐｈj を用いるという条
件で修正され得る。
【００９８】そのような代替、修正および改善はこの開
示の一部であるものと意図され、この発明の精神および
範囲内に意図されたものである。したがって、前述の説
明はあくまで例であり、限定を意図されるものではな
い。この発明は、前掲の特許請求の範囲およびその均等
物で規定されるように限定されるだけである。
示の一部であるものと意図され、この発明の精神および
範囲内に意図されたものである。したがって、前述の説
明はあくまで例であり、限定を意図されるものではな
い。この発明は、前掲の特許請求の範囲およびその均等
物で規定されるように限定されるだけである。
【図１】この発明に従った周波数シンセサイザの実施例
を概略的に示す図である。
を概略的に示す図である。
【図２】図１に示される周波数シンセサイザの位相同期
ループの実施例を示す図である。
ループの実施例を示す図である。
【図３】図１に示される周波数シンセサイザの段の分数
除算器の実施例をブロック図の形で示す図である。
除算器の実施例をブロック図の形で示す図である。
【図４】図３に示される分数除算器のアキュムレータの
実施例を示す図である。
実施例を示す図である。
【図５】図３に示される分数除算器のデジタル除算器の
実施例を示す図である。
実施例を示す図である。
【図６】図３から図５に示される分数除算器の動作をタ
イミング図の形で示す図である。
イミング図の形で示す図である。
【図７】図１に示される周波数シンセサイザの段の変動
補償器の実施例を示す図である。
補償器の実施例を示す図である。
【図８】図１に示されるこの発明に従った周波数シンセ
サイザの段の動作をタイミング図の形で示す図である。
サイザの段の動作をタイミング図の形で示す図である。
２０ 発振器 １ 位相同期ループ ５ 分数除算器 ６ 分数除算器 ７ 分数除算器 ８ 変動補償器 ９ 変動補償器 １０ 変動補償器 Ｆref 基準周波数
Claims (9)
- 【請求項１】 基準周波数（Ｆref ）で同期された高速
クロック信号（ＦH）の遅延を増大させて奇数ｎ個の位
相（Ｐｈ1 ，．．．，Ｐｈj ，．．．，Ｐｈ n ）を与え
る１つの発振器（２０）を有する位相同期ループ（１）
を含む周波数シンセサイザであって、前記ｎ個の位相
（Ｐｈj ）の各々は、分数除算器であってそれらのそれ
ぞれの出力（Ｐｈj ／Ｋi ，ＳＵＰ（Ｑi ／ｎ），ＳＵ
Ｐ（２Ｑ i ／ｎ），．．．，ＳＵＰ（（ｎ−１）Ｑi ／
ｎ））がｍ個の変動補償器（８，９，１０）に送られる
同じ数ｍ個のプログラマブル分数除算器（５，６，７）
に送られ、補償器の各々は、前記ｎ個の位相（Ｐ
ｈ1 ，．．．，Ｐｈj ，．．．，Ｐｈn ）に基づいて、
前記基準周波数（Ｆref ）で同期されたクロック信号
（ＣＬＫ1 ，．．．，ＣＬＫi ，．．．，ＣＬＫm ）を
発する、周波数シンセサイザ。 - 【請求項２】 各々の分数除算器（５，６，７）は、分
数除算比（Ｋi ）の分母Ｑi を法（モジュロ）として、
前記分数比（Ｋi ）で除した高速周波数（Ｆ H ）に対応
する周波数で出力信号（Ｐｈj ／Ｋi ）を発するプログ
ラマブルデジタル除算器（３０）と、前記分数比
（Ｋi ）の分母（Ｑi ）の位相（Ｐｈj ）の数ｎによる
商に関してデジタル除算器（３０）の前記出力信号（Ｐ
ｈj ／Ｋi ）の各々の立ち上がり縁の位置を示すｎ−１
個の信号（ＳＵＰ（Ｑi ／ｎ），ＳＵＰ（２Ｑi ／
ｎ），．．．，ＳＵＰ（（ｎ−１）Ｑi ／ｎ））を発す
るプログラマブルアキュムレータ（３１）とを含む、請
求項１に記載の周波数シンセサイザ。 - 【請求項３】 前記アキュムレータ（３１）は、前記デ
ジタル除算器（３０）を、それが前記分数除算比
（Ｋi ）の整数部（Ｉi ）で前記高速周波数（ＦH）を
除する動作モードと、それが前記整数部（Ｉi ）プラス
１で前記高速周波数（ＦH ）を除する動作モードとで構
成し、前記アキュムレータ（３１）は、前記デジタル除
算器（３０）の前記出力信号（Ｐｈj ／Ｋi ）により同
期される、請求項２に記載の周波数シンセサイザ。 - 【請求項４】 前記分数除算比（Ｋi ）の整数部
（Ｉi ）は少なくとも３に等しい、請求項３に記載の周
波数シンセサイザ。 - 【請求項５】 前記デジタル除算器（３０）は、前記整
数部（Ｉi ）マイナス１によりプログラムされ、かつそ
れが統合されている前記分数除算器（５，６，７）によ
り用いられる前記位相（Ｐｈj ）を受取り、前記アキュ
ムレータ（３１）は、前記分数除算比（Ｋi ）の分母
（Ｑi ）と、前記分母（Ｑi ）で前記分数比（Ｋi ）の
分子（Ｐi ）を除したものの余り（Ｒi ）とによりプロ
グラムされる、請求項３または４に記載の周波数シンセ
サイザ。 - 【請求項６】 各々の変動補償器（８，９，１０）は、
ｎ個の入力（Ｓ60，Ｓ61，Ｓ62）および１個の出力（Ｃ
ＬＫi ）を備えたスイッチを含み、前記スイッチは、前
記補償器（８，９，１０）が関連している前記デジタル
除算器（３０）の前記出力信号（Ｐｈj ／Ｋi ）により
サンプリングされる、ｎ個のＤフリップフロップ（６
６，６７，６８）により発せられたｎ個の信号（Ｓ66，
Ｓ67，Ｓ 68）により制御され、各々の制御フリップフロ
ップ（６６，６７，６８）は、入力として前記アキュム
レータ（３１）により発せられた前記ｎ−１個の信号
（ＳＵＰ（Ｑi ／ｎ），ＳＵＰ（２Ｑi ／
ｎ），．．．，ＳＵＰ（（ｎ−１）Ｑi ／ｎ））を受取
る論理デコーダ（６９）の出力を受取る、請求項２〜５
のいずれかに記載の周波数シンセサイザ。 - 【請求項７】 前記スイッチの各々の入力は、デフェー
ジングＤフリップフロップ（６０，６１，６２）の出力
に接続され、第１のデフェージングフリップフロップ
（６０）は、関係する補償器（８，９，１０）と関連す
る分数除算器（５，６，７）により用いられる高速周波
数（ＦH ）の位相（Ｐｈj ）により制御され、他のデフ
ェージングフリップフロップ（６１，６２）は、高速周
波数（Ｆ H ）の前記位相の別のものにより各々が制御さ
れる、請求項６に記載の周波数シンセサイザ。 - 【請求項８】 変動補償器（８，９，１０）すべてと分
数除算器（５，６，７）すべてとは同一の構成を有し、
シンセサイザの２つの段（２，３，４）は、それらの変
動補償器（８，９，１０）の第１のデフェージングフリ
ップフロップ（６０）により受取られる位相（Ｐｈj ）
により、および／またはそれらの分数除算器（５，６，
７）をプログラムするのに導入される値（Ｑi ，Ｒi ，
Ｉi −１）により区別され得る、請求項６または７に記
載の周波数シンセサイザ。 - 【請求項９】 前記位相同期ループ（１）の前記発振器
（２０）は、高速周波数（ＦH ）の３つの位相（Ｐ
ｈ1 ，Ｐｈ2 ，Ｐｈ3 ）を発する、請求項１〜８のいず
れかに記載の周波数シンセサイザ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9508760A FR2736776B1 (fr) | 1995-07-13 | 1995-07-13 | Synthetiseur de frequences |
| FR9508760 | 1995-07-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0951269A true JPH0951269A (ja) | 1997-02-18 |
Family
ID=9481157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8182578A Withdrawn JPH0951269A (ja) | 1995-07-13 | 1996-07-12 | 周波数シンセサイザ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5668504A (ja) |
| EP (1) | EP0753941B1 (ja) |
| JP (1) | JPH0951269A (ja) |
| DE (1) | DE69600347T2 (ja) |
| FR (1) | FR2736776B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5786732A (en) * | 1995-10-24 | 1998-07-28 | Vlsi Technology, Inc. | Phase locked loop circuitry including a multiple frequency output voltage controlled oscillator circuit |
| JP2978753B2 (ja) * | 1996-01-29 | 1999-11-15 | 群馬日本電気株式会社 | 電圧レベル変換クロックジェネレータ |
| US5764111A (en) * | 1997-02-18 | 1998-06-09 | Motorola Inc. | Voltage controlled ring oscillator frequency multiplier |
| US6127865A (en) | 1997-05-23 | 2000-10-03 | Altera Corporation | Programmable logic device with logic signal delay compensated clock network |
| EP0966103B1 (en) * | 1998-06-17 | 2006-04-19 | STMicroelectronics N.V. | Frequency synthesiser |
| US6424192B1 (en) * | 1998-07-24 | 2002-07-23 | Gct Semiconductor, Inc. | Phase lock loop (PLL) apparatus and method |
| US6219085B1 (en) * | 1998-10-21 | 2001-04-17 | International Business Machines Corporation | Method and system for improved performance of adjustable printer clocks in an electrophotographic device |
| WO2000028666A1 (de) * | 1998-11-10 | 2000-05-18 | Infineon Technologies Ag | Frequenzsynthesizer, verfahren zum betreiben eines frequenzsynthesizers und integrierte schaltung mit einem frequenzsynthesizer |
| US6768356B1 (en) * | 2000-09-07 | 2004-07-27 | Iowa State University Research Foundation, Inc. | Apparatus for and method of implementing time-interleaved architecture |
| AU2002212027A1 (en) * | 2000-11-30 | 2002-06-11 | Leica Geosystems Ag | Method and device for carrying out frequency synthesis in a distance measuring device |
| US6636086B2 (en) * | 2000-12-08 | 2003-10-21 | Agilent Technologies, Inc. | High performance microwave synthesizer using multiple-modulator fractional-N divider |
| US6686805B2 (en) * | 2001-05-25 | 2004-02-03 | Infineon Technologies Ag | Ultra low jitter clock generation device and method for storage drive and radio frequency systems |
| US8340215B2 (en) * | 2002-07-26 | 2012-12-25 | Motorola Mobility Llc | Radio transceiver architectures and methods |
| US7356312B2 (en) * | 2004-03-05 | 2008-04-08 | Telefonaktiebolaget Lm Ericsson (Publ) | Fractional frequency synthesizer |
| EP1820271A2 (en) * | 2004-11-26 | 2007-08-22 | Koninklijke Philips Electronics N.V. | Jitter reduction circuit and frequency synthesizer. |
| US9667231B1 (en) * | 2015-03-25 | 2017-05-30 | Sandia Corporation | Fast frequency divider circuit using combinational logic |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868522A (en) * | 1988-12-13 | 1989-09-19 | Gazelle Microcircuits, Inc. | Clock signal distribution device |
| US5157276A (en) * | 1991-09-26 | 1992-10-20 | Tektronix, Inc. | Low jitter clock phase adjust system |
| FR2709624B1 (fr) * | 1993-08-31 | 1995-11-17 | Sgs Thomson Microelectronics | Synthétiseur de fréquence. |
-
1995
- 1995-07-13 FR FR9508760A patent/FR2736776B1/fr not_active Expired - Fee Related
-
1996
- 1996-07-09 US US08/678,486 patent/US5668504A/en not_active Expired - Lifetime
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- 1996-07-09 DE DE69600347T patent/DE69600347T2/de not_active Expired - Fee Related
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |