JPH0951273A - アナログ−デジタル変換回路 - Google Patents
アナログ−デジタル変換回路Info
- Publication number
- JPH0951273A JPH0951273A JP7201224A JP20122495A JPH0951273A JP H0951273 A JPH0951273 A JP H0951273A JP 7201224 A JP7201224 A JP 7201224A JP 20122495 A JP20122495 A JP 20122495A JP H0951273 A JPH0951273 A JP H0951273A
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- Japan
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- analog
- conversion
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- control signal
- signal
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Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 75
- 238000005070 sampling Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 制御信号のタイミングを調整する場合、調整
精度が変換クロックの周期で制限されてしまうため、タ
イミングの誤差が大きい上、変換クロックの位相が入力
アナログ信号と非同期なために周期的に調整を繰り返す
状況が発生し、システム的な制御ノイズが発生してしま
うという。 【解決手段】 アナログ−デジタル変換器２における信
号変換動作を実行するための変換クロックを生成し、出
力する電圧制御発振器３と、変換クロックを分周する分
周器４と、制御信号と変換クロックとの位相差を検出す
る位相比較器５と、位相比較器５において検出された位
相差の帯域制限を行うローパスフィルタ６とを設ける。
精度が変換クロックの周期で制限されてしまうため、タ
イミングの誤差が大きい上、変換クロックの位相が入力
アナログ信号と非同期なために周期的に調整を繰り返す
状況が発生し、システム的な制御ノイズが発生してしま
うという。 【解決手段】 アナログ−デジタル変換器２における信
号変換動作を実行するための変換クロックを生成し、出
力する電圧制御発振器３と、変換クロックを分周する分
周器４と、制御信号と変換クロックとの位相差を検出す
る位相比較器５と、位相比較器５において検出された位
相差の帯域制限を行うローパスフィルタ６とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ−デジタ
ル変換回路に関し、特に、デジタル通信の復調回路に使
用する高速アナログ−デジタル変換回路に関する。
ル変換回路に関し、特に、デジタル通信の復調回路に使
用する高速アナログ−デジタル変換回路に関する。
【０００２】
【従来の技術】従来より、アナログ信号の電圧値をデジ
タル信号に変換するアナログ−デジタル変換回路は、種
々の信号処理装置に利用されている。
タル信号に変換するアナログ−デジタル変換回路は、種
々の信号処理装置に利用されている。
【０００３】図２は、従来のアナログ−デジタル変換回
路の一構成例を示すブロック図である。
路の一構成例を示すブロック図である。
【０００４】本従来例は図２に示すように、入力された
アナログ信号をサンプリングし、サンプリングした値を
外部からの制御信号のタイミングにおいて順次ホールド
出力するサンプルアンドホールド回路１０１と、サンプ
ルアンドホールド回路１０１から出力された値を外部か
らの制御信号に同期してデジタル信号に変換するアナロ
グ−デジタル変換器１０２と、アナログ−デジタル変換
器１０２における信号変換動作を実行するための変換ク
ロックを発生する発振器１０８とから構成されている。
アナログ信号をサンプリングし、サンプリングした値を
外部からの制御信号のタイミングにおいて順次ホールド
出力するサンプルアンドホールド回路１０１と、サンプ
ルアンドホールド回路１０１から出力された値を外部か
らの制御信号に同期してデジタル信号に変換するアナロ
グ−デジタル変換器１０２と、アナログ−デジタル変換
器１０２における信号変換動作を実行するための変換ク
ロックを発生する発振器１０８とから構成されている。
【０００５】以下に、上述したように構成されたアナロ
グ−デジタル変換回路の動作について説明する。
グ−デジタル変換回路の動作について説明する。
【０００６】まず、アナログ−デジタル変換回路にアナ
ログ信号が入力されると、サンプルアンドホールド回路
１０１において、アナログ信号の電圧値がサンプリング
され、外部から制御信号が入力される毎に、サンプリン
グされた値がホールド出力されるとともにサンプリング
値が更新される。
ログ信号が入力されると、サンプルアンドホールド回路
１０１において、アナログ信号の電圧値がサンプリング
され、外部から制御信号が入力される毎に、サンプリン
グされた値がホールド出力されるとともにサンプリング
値が更新される。
【０００７】すると、アナログ−デジタル変換器１０２
において、外部からの制御信号のタイミングで、ホール
ド出力された電圧値のデジタル値への変換が開始され
る。
において、外部からの制御信号のタイミングで、ホール
ド出力された電圧値のデジタル値への変換が開始され
る。
【０００８】ここで、電圧値のデジタル値への変換動作
は、発振器１０８より供給される変換クロックにより段
階的に行われる。
は、発振器１０８より供給される変換クロックにより段
階的に行われる。
【０００９】なお、制御信号が入力される間隔は、アナ
ログ−デジタル変換器１０２において電圧値がデジタル
値に変換される際にかかる所要時間よりも長い必要があ
る。
ログ−デジタル変換器１０２において電圧値がデジタル
値に変換される際にかかる所要時間よりも長い必要があ
る。
【００１０】ここで、サンプルアンドホールド回路１０
１の必要性について述べる。
１の必要性について述べる。
【００１１】一般的なデジタル通信においては、被変調
搬送波を直接デジタル値に変換したり、あるいは、一旦
中間周波に変換した後にデジタル値に変換したりするこ
とによりアナログ信号電圧値のデジタル値への変換が行
われている。
搬送波を直接デジタル値に変換したり、あるいは、一旦
中間周波に変換した後にデジタル値に変換したりするこ
とによりアナログ信号電圧値のデジタル値への変換が行
われている。
【００１２】しかし、搬送波や中間周波の周波数は、一
般的なアナログ−デジタル変換器のスループット（アナ
ログ−デジタル変換器１０２が単位時間当たりに繰返し
変換可能な回数）である数十kHzよりも高いため、アナ
ログ信号となる搬送波や中間周波を直接デジタル値に変
換することができない。
般的なアナログ−デジタル変換器のスループット（アナ
ログ−デジタル変換器１０２が単位時間当たりに繰返し
変換可能な回数）である数十kHzよりも高いため、アナ
ログ信号となる搬送波や中間周波を直接デジタル値に変
換することができない。
【００１３】そこで、アナログ信号がサンプルアンドホ
ールド回路１０１を介してアナログ−デジタル変換器１
０２に入力されるような構成とし、サンプルアンドホー
ルド回路１０１において、入力されたアナログ信号につ
いてアナログ−デジタル変換器１０２のスループットを
上回らない長い間隔でサンプルアンドホールドを行う
と、エリアシングが発生して見かけ上はアナログ−デジ
タル変換器１０２において変換可能な周波数となる。そ
の結果、アナログ−デジタル変換器１０２のスループッ
トを上回る周波数の信号が入力された場合においてもデ
ジタル値への変換が可能となる。
ールド回路１０１を介してアナログ−デジタル変換器１
０２に入力されるような構成とし、サンプルアンドホー
ルド回路１０１において、入力されたアナログ信号につ
いてアナログ−デジタル変換器１０２のスループットを
上回らない長い間隔でサンプルアンドホールドを行う
と、エリアシングが発生して見かけ上はアナログ−デジ
タル変換器１０２において変換可能な周波数となる。そ
の結果、アナログ−デジタル変換器１０２のスループッ
トを上回る周波数の信号が入力された場合においてもデ
ジタル値への変換が可能となる。
【００１４】
【発明が解決しようとする課題】しかしながら、上述し
た従来例においては、アナログ−デジタル変換器におけ
るデジタル値への変換動作が変換クロックに同期して行
われるため、変換クロックの周期と制御信号のタイミン
グが一致していないとサンプルアンドホールド回路のサ
ンプルアンドホールド切り替えにおいて発生するリンギ
ングの全てが、変換された値にノイズとして含まれてし
まう。
た従来例においては、アナログ−デジタル変換器におけ
るデジタル値への変換動作が変換クロックに同期して行
われるため、変換クロックの周期と制御信号のタイミン
グが一致していないとサンプルアンドホールド回路のサ
ンプルアンドホールド切り替えにおいて発生するリンギ
ングの全てが、変換された値にノイズとして含まれてし
まう。
【００１５】そこで、アナログ−デジタル変換回路内に
フリップフロップを設けて上記タイミングを一致させる
方法が用いられている。
フリップフロップを設けて上記タイミングを一致させる
方法が用いられている。
【００１６】図３は、フリップフロップを含んだ従来の
アナログ−デジタル変換回路の一構成例を示すブロック
図である。
アナログ−デジタル変換回路の一構成例を示すブロック
図である。
【００１７】図３に示す回路は、入力されたアナログ信
号をサンプリングし、サンプリングした値を外部からの
制御信号のタイミングにおいて順次ホールド出力するサ
ンプルアンドホールド回路２０１と、サンプルアンドホ
ールド回路２０１から出力された値を外部からの制御信
号に同期してデジタル信号に変換するアナログ−デジタ
ル変換器２０２と、サンプルアンドホールド回路２０１
及びアナログ−デジタル変換器２０２の動作タイミング
を制御するフリップフロップ２０９と、アナログ−デジ
タル変換器２０２における信号変換動作を実行するため
の変換クロックを発生するとともにフリップフロップ２
０９に対するパルスを出力する発振器２０８とから構成
されている。
号をサンプリングし、サンプリングした値を外部からの
制御信号のタイミングにおいて順次ホールド出力するサ
ンプルアンドホールド回路２０１と、サンプルアンドホ
ールド回路２０１から出力された値を外部からの制御信
号に同期してデジタル信号に変換するアナログ−デジタ
ル変換器２０２と、サンプルアンドホールド回路２０１
及びアナログ−デジタル変換器２０２の動作タイミング
を制御するフリップフロップ２０９と、アナログ−デジ
タル変換器２０２における信号変換動作を実行するため
の変換クロックを発生するとともにフリップフロップ２
０９に対するパルスを出力する発振器２０８とから構成
されている。
【００１８】以下に、上述したように構成されたアナロ
グ−デジタル変換回路の動作について説明する。
グ−デジタル変換回路の動作について説明する。
【００１９】まず、アナログ−デジタル変換回路にアナ
ログ信号が入力されると、サンプルアンドホールド回路
２０１において、アナログ信号の電圧値がサンプリング
され、外部から制御信号が入力される毎に、サンプリン
グされた値がホールド出力されるとともにサンプリング
値が更新される。
ログ信号が入力されると、サンプルアンドホールド回路
２０１において、アナログ信号の電圧値がサンプリング
され、外部から制御信号が入力される毎に、サンプリン
グされた値がホールド出力されるとともにサンプリング
値が更新される。
【００２０】すると、アナログ−デジタル変換器２０２
において、外部からの制御信号のタイミングで、ホール
ド出力された電圧値のデジタル値への変換が開始され
る。
において、外部からの制御信号のタイミングで、ホール
ド出力された電圧値のデジタル値への変換が開始され
る。
【００２１】ここで、電圧値のデジタル値への変換動作
は、発振器２０８より供給される変換クロックにより段
階的に行われる。
は、発振器２０８より供給される変換クロックにより段
階的に行われる。
【００２２】また、サンプルアンドホールド回路２０１
に制御信号が入力されるタイミングは、フリップフロッ
プ２０９の制御により変換クロックのタイミングと一致
している。
に制御信号が入力されるタイミングは、フリップフロッ
プ２０９の制御により変換クロックのタイミングと一致
している。
【００２３】なお、制御信号が入力される間隔は、アナ
ログ−デジタル変換器２０２において電圧値がデジタル
値に変換される際にかかる所要時間よりも長い必要があ
る。
ログ−デジタル変換器２０２において電圧値がデジタル
値に変換される際にかかる所要時間よりも長い必要があ
る。
【００２４】しかしながら、制御信号のタイミングを調
整する場合、調整精度が変換クロックの周期で制限され
てしまうため、タイミングの誤差が大きい上、変換クロ
ックの位相が入力アナログ信号と非同期なために周期的
に調整を繰り返す状況が発生し、システム的な制御ノイ
ズが発生してしまうという問題点がある。
整する場合、調整精度が変換クロックの周期で制限され
てしまうため、タイミングの誤差が大きい上、変換クロ
ックの位相が入力アナログ信号と非同期なために周期的
に調整を繰り返す状況が発生し、システム的な制御ノイ
ズが発生してしまうという問題点がある。
【００２５】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、復号精度の
低下を生じさせることなくサンプリング値出力及びアナ
ログ−デジタル信号変換におけるタイミングを常に一致
させることができるアナログ−デジタル変換回路を提供
することを目的とする。
する問題点に鑑みてなされたものであって、復号精度の
低下を生じさせることなくサンプリング値出力及びアナ
ログ−デジタル信号変換におけるタイミングを常に一致
させることができるアナログ−デジタル変換回路を提供
することを目的とする。
【００２６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、入力されたアナログ信号をサンプリング
し、サンプリングした値を任意に入力される制御信号の
タイミングにおいて順次ホールド出力するサンプルアン
ドホールド回路と、前記サンプルアンドホールド回路か
ら出力された値を変換クロックを用いてデジタル値に変
換するアナログ−デジタル変換器とを有してなるアナロ
グ−デジタル変換回路において、前記変換クロックを前
記制御信号の位相に同期して発生するクロック発生手段
を有することを特徴とする。
に本発明は、入力されたアナログ信号をサンプリング
し、サンプリングした値を任意に入力される制御信号の
タイミングにおいて順次ホールド出力するサンプルアン
ドホールド回路と、前記サンプルアンドホールド回路か
ら出力された値を変換クロックを用いてデジタル値に変
換するアナログ−デジタル変換器とを有してなるアナロ
グ−デジタル変換回路において、前記変換クロックを前
記制御信号の位相に同期して発生するクロック発生手段
を有することを特徴とする。
【００２７】また、前記クロック発生手段は、発生する
前記変換クロックと前記制御信号との位相差に基づいて
前記変換クロックの位相を制御するＰＬＬ回路であるこ
とを特徴とする。
前記変換クロックと前記制御信号との位相差に基づいて
前記変換クロックの位相を制御するＰＬＬ回路であるこ
とを特徴とする。
【００２８】（作用）上記のように構成された本発明で
は、アナログ−デジタル変換器の変換クロックを制御信
号のタイミングに同期させて発生させているので、サン
プルアンドホールドの制御とアナログ−デジタル変換器
の変換動作が同期しており、サンプルアンドホールド切
り替え時に発生するリンギングが同一変化に対して常に
同一値を示すため、変換されたデジタル値にノイズとし
て現れない。
は、アナログ−デジタル変換器の変換クロックを制御信
号のタイミングに同期させて発生させているので、サン
プルアンドホールドの制御とアナログ−デジタル変換器
の変換動作が同期しており、サンプルアンドホールド切
り替え時に発生するリンギングが同一変化に対して常に
同一値を示すため、変換されたデジタル値にノイズとし
て現れない。
【００２９】また、制御信号に変換クロックを同期させ
るので、制御信号のタイミングを調整したとき変換クロ
ックの位相が追従するので、タイミングの微調整が可能
となり、周期的に調整を繰り返すこともなくなる。
るので、制御信号のタイミングを調整したとき変換クロ
ックの位相が追従するので、タイミングの微調整が可能
となり、周期的に調整を繰り返すこともなくなる。
【００３０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００３１】図１は、本発明のアナログ−デジタル変換
回路の実施の一形態の構成を示すブロック図である。
回路の実施の一形態の構成を示すブロック図である。
【００３２】本形態は図１に示すように、入力されたア
ナログ信号をサンプリングし、サンプリングした値を外
部からの制御信号のタイミングにおいて順次ホールド出
力するサンプルアンドホールド回路１と、サンプルアン
ドホールド回路１から出力された値を外部からの制御信
号に同期してデジタル信号に変換するアナログ−デジタ
ル変換器２と、アナログ−デジタル変換器２における信
号変換動作を実行するための変換クロックを制御信号の
位相に同期して発生するクロック発生手段であるＰＬＬ
回路７とから構成されている。また、ＰＬＬ回路７に
は、アナログ−デジタル変換器２における信号変換動作
を実行するための変換クロックを生成し、出力する電圧
制御発振器３と、変換クロックを分周する分周器４と、
変換クロックと制御信号の位相差を検出する位相比較器
５と、位相比較器５において検出された位相差の帯域制
限を行うローパスフィルタ６とが設けられている。
ナログ信号をサンプリングし、サンプリングした値を外
部からの制御信号のタイミングにおいて順次ホールド出
力するサンプルアンドホールド回路１と、サンプルアン
ドホールド回路１から出力された値を外部からの制御信
号に同期してデジタル信号に変換するアナログ−デジタ
ル変換器２と、アナログ−デジタル変換器２における信
号変換動作を実行するための変換クロックを制御信号の
位相に同期して発生するクロック発生手段であるＰＬＬ
回路７とから構成されている。また、ＰＬＬ回路７に
は、アナログ−デジタル変換器２における信号変換動作
を実行するための変換クロックを生成し、出力する電圧
制御発振器３と、変換クロックを分周する分周器４と、
変換クロックと制御信号の位相差を検出する位相比較器
５と、位相比較器５において検出された位相差の帯域制
限を行うローパスフィルタ６とが設けられている。
【００３３】以下に、上述したように構成されたアナロ
グ−デジタル変換回路の動作について説明する。
グ−デジタル変換回路の動作について説明する。
【００３４】まず、アナログ−デジタル変換回路にアナ
ログ信号が入力されると、サンプルアンドホールド回路
１において、アナログ信号の電圧値がサンプリングさ
れ、外部から制御信号が入力される毎に、サンプリング
された値がホールド出力されるとともにサンプリング値
が更新される。
ログ信号が入力されると、サンプルアンドホールド回路
１において、アナログ信号の電圧値がサンプリングさ
れ、外部から制御信号が入力される毎に、サンプリング
された値がホールド出力されるとともにサンプリング値
が更新される。
【００３５】すると、アナログ−デジタル変換器２にお
いて、外部からの制御信号のタイミングで、ホールド出
力された電圧値のデジタル値への変換が開始される。
いて、外部からの制御信号のタイミングで、ホールド出
力された電圧値のデジタル値への変換が開始される。
【００３６】ここで、電圧値のデジタル値への変換動作
は、電圧制御発振器３より供給される変換クロックによ
り段階的に行われる。
は、電圧制御発振器３より供給される変換クロックによ
り段階的に行われる。
【００３７】ここまでは、従来通りの基本的な動作であ
る。
る。
【００３８】変換クロックは、電圧制御発振器３から出
力されアナログ−デジタル変換器２に供給されるととも
に、分周器４で分周され、位相比較器５に供給されて制
御信号との位相が比較される。
力されアナログ−デジタル変換器２に供給されるととも
に、分周器４で分周され、位相比較器５に供給されて制
御信号との位相が比較される。
【００３９】位相比較器５において位相差が検出される
と、検出された位相差はローパスフィルタ６によりノイ
ズ成分となる高周波成分がカットされて電圧制御発振器
３に供給される。
と、検出された位相差はローパスフィルタ６によりノイ
ズ成分となる高周波成分がカットされて電圧制御発振器
３に供給される。
【００４０】その後、電圧制御発振器３において、供給
された位相差に基づいて新たに変換クロックが生成さ
れ、出力される。
された位相差に基づいて新たに変換クロックが生成さ
れ、出力される。
【００４１】上述したような一連の帰還動作により、電
圧制御発振器３から出力される変換クロックは、制御信
号の位相に同期するようになる。
圧制御発振器３から出力される変換クロックは、制御信
号の位相に同期するようになる。
【００４２】なお、本形態においては、位相同期回路と
してＰＬＬ回路を適用したが、上述したような変換クロ
ックの位相を制御信号の位相に同期させるような回路で
あれば、クロック発生手段として適用しても良い。
してＰＬＬ回路を適用したが、上述したような変換クロ
ックの位相を制御信号の位相に同期させるような回路で
あれば、クロック発生手段として適用しても良い。
【００４３】
【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載するような効果を奏する。
ているので以下に記載するような効果を奏する。
【００４４】請求項１に記載のものにおいては、サンプ
ルアンドホールド回路に制御信号が入力されるタイミン
グを基にして、該タイミングに同期した、信号変換のた
めの変換クロックを生成する位相同期回路を設けたた
め、サンプルアンドホールド回路に制御信号が入力され
るタイミングとアナログ−デジタル変換回路に制御信号
が入力されるタイミングとがずれることがなく、それに
より、復号精度の低下を生じさせずにサンプリング値出
力及びアナログ−デジタル信号変換におけるタイミング
を常に一致させることができる。
ルアンドホールド回路に制御信号が入力されるタイミン
グを基にして、該タイミングに同期した、信号変換のた
めの変換クロックを生成する位相同期回路を設けたた
め、サンプルアンドホールド回路に制御信号が入力され
るタイミングとアナログ−デジタル変換回路に制御信号
が入力されるタイミングとがずれることがなく、それに
より、復号精度の低下を生じさせずにサンプリング値出
力及びアナログ−デジタル信号変換におけるタイミング
を常に一致させることができる。
【００４５】請求項２に記載のものにおいては、位相同
期回路にＰＬＬ回路を適用して帰還動作を行う構成とし
たため、変換クロックと制御信号との位相差が減少し、
さらに正確に位相同期をとることができる。
期回路にＰＬＬ回路を適用して帰還動作を行う構成とし
たため、変換クロックと制御信号との位相差が減少し、
さらに正確に位相同期をとることができる。
【図１】本発明のアナログ−デジタル変換回路の実施の
一形態の構成を示すブロック図である。
一形態の構成を示すブロック図である。
【図２】従来のアナログ−デジタル変換回路の一構成例
を示すブロック図である。
を示すブロック図である。
【図３】フリップフロップを含んだ従来のアナログ−デ
ジタル変換回路の一構成例を示すブロック図である。
ジタル変換回路の一構成例を示すブロック図である。
１ サンプルアンドホールド回路 ２ アナログ−デジタル変換器 ３ 電圧制御発振器 ４ 分周器 ５ 位相比較器 ６ ローパスフィルタ ７ ＰＬＬ回路
Claims (2)
- 【請求項１】 入力されたアナログ信号をサンプリング
し、サンプリングした値を任意に入力される制御信号の
タイミングにおいて順次ホールド出力するサンプルアン
ドホールド回路と、前記サンプルアンドホールド回路か
ら出力された値を変換クロックを用いてデジタル値に変
換するアナログ−デジタル変換器とを有してなるアナロ
グ−デジタル変換回路において、 前記変換クロックを前記制御信号の位相に同期して発生
するクロック発生手段を有することを特徴とするアナロ
グ−デジタル変換回路。 - 【請求項２】 請求項１に記載のアナログ−デジタル変
換回路において、 前記クロック発生手段は、発生した前記変換クロックと
前記制御信号との位相差に基づいて前記変換クロックの
位相を制御するＰＬＬ回路であることを特徴とするアナ
ログ−デジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7201224A JPH0951273A (ja) | 1995-08-07 | 1995-08-07 | アナログ−デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7201224A JPH0951273A (ja) | 1995-08-07 | 1995-08-07 | アナログ−デジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0951273A true JPH0951273A (ja) | 1997-02-18 |
Family
ID=16437401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7201224A Pending JPH0951273A (ja) | 1995-08-07 | 1995-08-07 | アナログ−デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0951273A (ja) |
-
1995
- 1995-08-07 JP JP7201224A patent/JPH0951273A/ja active Pending
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