JPH0955084A

JPH0955084A - 基板電位発生回路

Info

Publication number: JPH0955084A
Application number: JP7202261A
Authority: JP
Inventors: Kaori Mori; 香織森; Junko Matsumoto; 淳子松本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-08-08
Filing date: 1995-08-08
Publication date: 1997-02-25

Abstract

(57)【要約】【課題】半導体集積回路が高温動作中においても安定
に基板電位レベルを供給可能な基板電位発生回路を提供
する。【解決手段】動作待機中等の基板電流が比較的小さい
状態で、リングオシレータ回路６により駆動されるＶ_BB
スモールポンプ回路７により基板電位Ｖ_BBが供給され
る。半導体集積回路が動作中で、基板に注入される基板
電流が増加し、基板電位Ｖ_BBレベルが所定の電位以上と
なると、Ｖ_BBレベル検知回路１からの基板電位レベル検
知信号に応じて、リングオシレータ回路２および高速リ
ングオシレータ回路４が起動される。基板温度が所定の
温度以上で、リングオシレータ回路２の発振周波数が低
下しているときは、選択信号発生回路５からの選択信号
ＳＳにより、リングオシレータ回路２よりも高い周波数
で発振している高速リングオシレータ回路４の出力が選
択され、Ｖ_BBラージポンプ回路３に供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に基
板電位を供給する基板電位発生回路に関し、特に、半導
体集積回路が高温で動作する場合にも安定に基板電位を
供給することが可能な基板電位発生回路に関するもので
ある。

【０００２】

【従来の技術】半導体集積回路装置、たとえば、ダイナ
ミック型ランダムアクセスメモリ（以下、ＤＲＡＭと呼
ぶ）においては、主に以下に述べる４つの理由により、
外部電源電位ＥＸＴ．Ｖ_CCから負の基板電位Ｖ_BBを発生
する基板電位発生回路を搭載することが一般的である。

【０００３】すなわち、第１には、半導体集積回路装置
内のｐｎ接合が局所的に順バイアスされるのを防ぎ、メ
モリセルの情報破壊やＣＭＯＳ回路のラッチアップを起
こりにくくするためである。

【０００４】第２には、基板降下によるＭＯＳトランジ
スタのしきい値電圧の変化を少なくするためである。す
なわち、Ｖ_BBを印加すると、トランジスタのしきい値電
圧Ｖ _Tの基板電位Ｖ_BBに対する依存性を表わす基板効果
曲線のより平坦な部分で、トランジスタが動作すること
になるので、ソース電位が上昇してもＶ_Tの変動幅ΔＶ
_Tが小さくなる。トランジスタの微細化に伴って、基板
の不純物濃度あるいはトランジスタが形成されるウェル
濃度はますます高くなり、基板電位Ｖ_BBに対するしきい
値電圧Ｖ_Tの変動も大きくなるので、メモリセル等にＶ
_BBを印加することは、回路の安定動作のために必須であ
る。

【０００５】第３には、素子分離のためのフィールド酸
化部分に発生する寄生ＭＯＳトランジスタのしきい値電
圧を高くするためである。このために、フィールド部の
チャネルストッパ層（反転防止層）に高い濃度の不純物
を注入する必要がなくなり、この部分での接合耐圧が向
上するので、基板を介してのリーク電流を小さくするこ
とが可能である。たとえば、ＤＲＡＭのメモリセルを例
にとると、セルキャパシタに接続されているセルトラン
ジスタのＮチャネルＭＯＳトランジスタのソース／ドレ
イン層であるｎ⁺層のリーク電流を低減でき、メモリセ
ルの情報保持時間が長くなる。

【０００６】第４には、接合容量を逆バイアスして小さ
くするためである。たとえば、ＤＲＡＭのメモリセルか
らの読出信号を伝達するビット線対を例にとると、この
ビット線に接続されるメモリセルトランジスタのソース
／ドレイン層に相当するｎ⁺層と基板との間の接合容量
が小さくなると、ビット線の寄生容量も小さくなり、ビ
ット線に読出されるメモリセルからのデータ信号も大き
くなる。

【０００７】以上述べたことにより、ＣＭＯＳ回路によ
って構成される半導体集積回路においては、基板電位Ｖ
_BBの印加は不可欠である。

【０００８】図７は、従来の基板電位発生回路１００の
構成を示す概略ブロック図である。従来の基板電位発生
回路１００は、常時動作するリングオシレータ回路６
と、リングオシレータ回路６の出力を受けて、基板電位
Ｖ_BBを発生する低電力チャージポンプ回路７（以下、Ｖ
_BBスモールポンプ回路と呼ぶ。）とを含む。

【０００９】従来の基板電位発生回路１００は、さら
に、上記リングオシレータ回路６およびＶ_BBスモールポ
ンプ回路７と並列に、基板電位Ｖ_BBの電位レベルをモニ
タし、所定の電位以上となった場合に基板電位レベル検
知信号を活性とするＶ_BBレベル検知回路１と、基板電位
レベル検知信号が活性となったことを受けて、動作を開
始するリングオシレータ回路２と、リングオシレータ回
路２の出力を受けて、より大きな供給電流Ｉ_CPで基板電
位Ｖ_BBを出力する高電力チャージポンプ回路３（以下、
Ｖ_BBラージポンプ回路と呼ぶ。）とを含む。

【００１０】基板電位Ｖ_BBは、基板電位発生回路自身の
電子電流供給能力と負荷である基板自身に流れる基板電
流（正孔電流）Ｉ_BBとの兼ね合いで決定される。ここ
で、基板電流Ｉ_BBは、たとえば、半導体集積回路内で動
作するＮチャネルＭＯＳトランジスタ部分で主に発生す
る。つまり、ＮチャネルＭＯＳトランジスタのドレイン
近傍では、高電界によってチャネル電子は加速されて衝
突電流を起こし、電子・正孔対を発生するが、この正孔
が基板に流れ込み基板電流となる。この結果、基板電圧
を正側に持上げようとする効果が生じることになる。

【００１１】たとえば、ＤＲＡＭを例にとると、動作待
機維持のようにリフレッシュ動作だけの場合には、基板
電流Ｉ_BBは小さくなるから、基板電位発生回路１００
は、その供給電流Ｉ_CPの小さな動作モードで動作すれば
十分であり、これにより動作待機中の低電力化を図るこ
とも可能となる。一方で、メモリセルに対するアクセス
動作が行なわれている場合は、基板電流Ｉ_BBも大きくな
るから、基板電位発生回路１００は、その供給電流Ｉ_CP
の大きな動作モードで動作する必要があり、Ｖ_BBスモー
ルポンプ５だけでなく、Ｖ_BBラージポンプ回路３も同時
に動作する必要があることになる。

【００１２】図８は、従来の基板電位発生回路１００の
構成をより詳細に示す回路図である。

【００１３】リングオシレータ回路６は、奇数段のイン
バータ回路（図８の例では３段）からなり、周波数ｆ₁
で自励発振する。Ｖ_BBスモールポンプ回路７は、ＭＯＳ
容量Ｃ₁と整流用ＮチャネルＭＯＳトランジスタＱ₁₁と
Ｑ₁₂から構成される。容量Ｃ ₁の一方の電極が、リング
オシレータ回路６の出力を受け、他方の電極はダイオー
ド接続されたトランジスタＱ₁₁を介して接地電位と接続
し、かつ容量Ｃ₁の他方の電極とダイオード接続された
トランジスタＱ₁₂が接続し、このトランジスタＱ₁₂から
基板電位Ｖ_BBが出力される。Ｖ_BBスモールポンプ回路７
の出力電圧Ｖ_BBは、トランジスタＱ₁₁とＱ₁₂のしきい値
電圧をＶ_Tとし、電源電圧をＶ_CCとすると、Ｖ_BB＝−Ｖ_CC＋２Ｖ_T …（１）となる。一方、その供給電流Ｉ_CP1は、以下の値に比例
する。

【００１４】Ｖ_DDＣ₁ｆ₁ …（２）一方、Ｖ_BBラージポンプ回路３においては、整流用トラ
ンジスタＱ₂₁およびＱ ₂₂のしきい値電圧をＶ_Tとする
と、その出力電圧は、Ｖ_BBスモールポンプ回路５と同様
に式（１）で表わされる値となる。ただし、リングオシ
レータ回路２の出力の周波数をｆ₂とし、ポンプ容量を
Ｃ₂とすると、その供給電流Ｉ_CP2は、以下の値に比例
する。

【００１５】Ｖ_CCＣ₂ｆ₂ …（３）つまり、供給電流Ｉ_CP2がＩ_CP1よりも大きくなるよう
に、ポンプ容量Ｃ₂およびリングオシレータ回路２の発
振周波数ｆ₂の値が設定されている。

【００１６】Ｖ_BBレベル検知回路１は、一端が基板電位
Ｖ_BBと結合するダイオード接続されたＮチャネルＭＯＳ
トランジスタＱ₅と、電源電位Ｖ_CCとＮチャネルＭＯＳ
トランジスタＱ₅の他端との間に直列に接続され、各々
のゲートが接地電位と接続するＰチャネルＭＯＳトラン
ジスタＱ₃およびＮチャネルＭＯＳトランジスタＱ₄を
含む。Ｖ_BBレベル検知回路１は、さらに、ＰチャネルＭ
ＯＳトランジスタＱ₃とＮチャネルＭＯＳトランジスタ
Ｑ₄の接続点Ｍの電位を入力とするインバータ回路ＩＶ
６と、インバータ回路ＩＶ５およびＰチャネルＭＯＳト
ランジスタＱ_Pで構成され、インバータ回路ＩＶ６の出
力を受けるハーフラッチ回路１１とを含む。Ｎチャネル
ＭＯＳトランジスタＱ₄およびＱ₅のしきい値電圧をＶ
_Tとすれば、基板電位Ｖ_BBが−２Ｖ_Tよりも大きくなる
と、ＮチャネルＭＯＳトランジスタＱ₄およびＱ₅は非
導通状態となり、ＰチャネルＭＯＳトランジスタＱ₃お
よびＮチャネルＭＯＳトランジスタＱ₄の接続点Ｍの電
位は“Ｈ”レベルとなる。したがって、この電位が、イ
ンバータ回路ＩＶ６で反転された後ハーフラッチ回路１
１に保持され、Ｖ_BBレベル検知回路１の出力も“Ｈ”レ
ベルとなる。

【００１７】ＮＡＮＤ回路ＮＤ１は、このＶ_BBレベル検
知回路１の出力を受けるインバータ回路ＩＶ４の出力
と、内部行ストローブ信号／ＲＡＳとを入力として受け
る。したがって、ＮＡＮＤ回路ＮＤ１の出力は、Ｖ_BBレ
ベル検知回路１の出力が“Ｈ”レベルとなる場合、すな
わち、基板電位Ｖ_BBが−２Ｖ_Tよりも大きくなった場合
に、ＤＲＡＭが外部からアクセスされる（／ＲＡＳが
“Ｌ”レベルになる）ごとに“Ｈ”レベルに変化する。

【００１８】リングオシレータ回路２は、互いに直列に
接続された奇数段のＮＡＮＤ回路から構成され、各ＮＡ
ＮＤ回路の一方の入力には、ＮＡＮＤ回路ＮＤ１の出力
が入力する。したがって、ＮＡＮＤ回路ＮＤ１の出力が
“Ｈ”レベルとなった場合に、リングオシレータ回路２
が動作を開始し、その出力を受けるＶ_BBラージポンプ回
路３が、Ｖ_BBスモールポンプ回路５よりも大きな供給電
流Ｉ_CP2を供給し始めることになる。

【００１９】つまり、動作待機時には低消費電力なＶ_BB
スモールポンプ回路５のみが動作し、アクセス時等にお
いて大きな基板電流Ｉ_BBが発生し、基板電位Ｖ_BBレベル
が浅くなった場合には、電流供給能力の大きなＶ_BBラー
ジポンプ回路３も動作を開始することになる。

【００２０】なおＣＭＯインバータ回路ＩＶ１およびＩ
Ｖ２は、信号波形の成形用であり、インバータＩＶ３は
大きな負荷Ｃ₂を駆動するためのバッファ回路である。

【００２１】

【発明が解決しようとする課題】従来の基板電位発生回
路１００は、以上のような構成であったので以下に述べ
るような問題点があった。

【００２２】すなわち、第１には、ＤＲＡＭ回路等の基
板電位発生回路を搭載する半導体集積回路装置の動作温
度が上昇した場合に、基板電位Ｖ_BBを安定に供給するこ
とが困難になることである。一般に、インバータ回路や
ＮＡＮＤ回路の動作速度は、動作環境温度の上昇ととも
に減少する。したがって、半導体集積回路装置の温度が
上昇した場合には、基板電位Ｖ_BBが浅くなったときに動
作を開始するＶ_BBラージポンプ回路３を駆動するリング
オシレータ回路２の発振周波数ｆ₂は減少することにな
る。このことは、式（３）によれば、Ｖ_BBラージポンプ
回路３の供給電流Ｉ_CP2が低下することに相当し、高温
動作においては、安定な基板電位Ｖ_BBの制御が困難にな
ることを意味する。

【００２３】第２には、基板電位Ｖ_BBレベルが上昇した
場合に、ＣＭＯＳ回路がラッチアップを起こす可能性は
電源電位Ｖ_CCレベルが高いほど大きくなることに対し、
何ら回路上の対策が取られていないことである。

【００２４】すなわち、ＣＭＯＳ回路のラッチアップ現
象は、たとえばＮチャネルＭＯＳトランジスタのｎ⁺拡
散層からの少数キャリアの注入をトリガとして発生し、
このトリガ電流は、電源電位Ｖ_CCが大きいほど大きくな
る。

【００２５】したがって、上記第１の問題点および第２
の問題点から、従来のＣＭＯＳ集積回路においては、高
温動作時で、かつ電源電位Ｖ_CCレベルが上限のときに、
ラッチアップが起こりやすいことになる。

【００２６】この発明は、以上のような問題点を解決す
るためになされたもので、その目的は、半導体集積回路
装置が高温で動作している場合でも、安定に基板電位を
供給することが可能な基板電位発生回路を提供すること
である。

【００２７】この発明の他の目的は、半導体集積回路装
置に供給される電源電位と動作温度を同時にモニタし
て、それらの変化に対して十分な供給電流を出力するこ
とが可能な基板電位発生回路を提供することである。

【００２８】

【課題を解決するための手段】請求項１記載の基板電位
発生回路は、第１の電源電位および第１の電源電位より
も高い第２の電源電位で動作する半導体集積回路に、第
１の電源電位よりも低い基板電位を供給する基板電位発
生回路であって、基板電位の絶対値が所定の電位以下で
ある場合、基板電位検知信号を活性とする基板電位検知
手段と、基板電位検知信号に応じて、第１の周波数で発
振動作を行なう第１の発振手段と、基板電位検知信号に
応じて、第１の周波数よりも高い第２の周波数で発振動
作を行なう第２の発振手段と、基板温度が所定の温度以
上である場合、発振手段選択信号を活性とする発振手段
選択信号発生手段と、第１および第２の発振手段の出力
を受けて、発振手段選択信号が不活性である場合第１の
発振手段の出力を、発振手段選択信号が活性である場合
第２の発振手段の出力を出力する選択手段と、選択手段
の出力を受けて基板電位を出力するチャージポンプ手段
とを備える。

【００２９】請求項２記載の基板電位発生回路は、第１
の電源電位および第１の電源電位よりも高い第２の電源
電位で動作する半導体集積回路に第１の電源電位よりも
低い基板電位を供給する基板電位発生回路であって、基
板電位の絶対値が所定の電位以下である場合、基板電位
検知信号を活性とする基板電位検知手段と、基板温度が
所定の温度以上である場合、発振手段選択信号を活性と
する発振手段選択信号発生手段と、基板電位検知信号お
よび発振手段選択信号を受けて、基板電位検知信号が活
性であり、発振手段選択信号が不活性である場合は、第
１の制御信号を活性とし、基板電位検知信号および発振
手段選択信号が活性である場合は第２の制御信号を活性
とする制御手段と、第１の制御信号に応じて第１の周波
数で発振動作を行なう第１の発振手段と、第２の制御信
号に応じて、第１の周波数よりも高い第２の周波数で発
振動作を行なう第２の発振手段と、第１および第２の発
振手段の出力を受けて基板電位を出力するチャージポン
プ手段とを備える。

【００３０】請求項３記載の基板電位発生回路は、請求
項１または２記載の基板電位発生回路の構成において、
発振手段選択信号発生手段は、外部制御パルス信号を受
けて伝達する第１の信号伝達経路と、外部制御パルス信
号を受けて伝達し、伝達遅延の基板温度上昇に応じた変
化が第１の信号伝達経路よりも大きな第２の信号伝達経
路と、第１および第２の伝達経路を伝達した外部制御パ
ルス信号がともに活性である期間、活性な内部制御信号
を出力する第１の論理ゲート手段と、内部制御信号を受
けて保持し、内部制御信号に応じた発振手段選択信号を
出力するラッチ手段とを含む。

【００３１】請求項４記載の基板電位発生回路は、請求
項３記載の基板電位発生回路の構成において、第２の信
号伝達経路は、偶数段の反転回路を含む。

【００３２】請求項５記載の基板電位発生回路は、請求
項４記載の基板電位発生回路の構成において、発振手段
選択信号発生手段は、第２の電源電位が所定の電位より
も高い場合に、電源電位レベル検知信号を活性とする電
源電位レベル検知手段と、電源電位レベル検知信号とラ
ッチ手段の出力信号を受けて、両信号が活性の場合に、
活性な発振手段選択信号を出力する第２の論理ゲート手
段をさらに含む。

【００３３】請求項６記載の基板電位発生回路は、請求
項５記載の基板電位発生回路の構成において、発振手段
選択信号発生手段は、外部リセット信号に応じてラッチ
手段の出力信号を不活性とするリセット手段をさらに含
む。

【００３４】

【発明の実施の形態】

［実施の形態１］図１は、本発明の実施の形態１の基板
電位発生回路２００の構成を示す概略ブロック図であ
る。

【００３５】基板電位発生回路２００は、常時動作する
リングオシレータ回路６と、リングオシレータ回路６の
出力を受けて動作し、基板電位Ｖ_BBを出力するＶ_BBスモ
ールポンプ回路７を含む。

【００３６】基板電位発生回路２００は、さらに、基板
電位Ｖ_BBをモニタし所定の値以上になった場合、活性な
基板電位レベル検知信号を出力するＶ_BBレベル検知回路
１と、基板電位レベル検知信号ＶＢＳを受けて動作を開
始し、周波数ｆ₂₁の信号を出力するリングオシレータ回
路２と、基板電位レベル検知信号ＶＢＳを受けて動作を
開始し、周波数ｆ₂₁よりも高い周波数ｆ₂₂の信号を出力
する高速リングオシレータ回路４と、基板電位Ｖ_BBおよ
び電源電位Ｖ_CCの電位レベルに応じて、発振回路選択信
号ＢＳを出力する選択信号発生回路５と、発振回路選択
信号ＳＳを受けて基板温度が所定の温度以上である場
合、導通状態となるトランスファーゲートＴＣ１と、発
振回路選択信号を受けて基板温度が所定の温度未満であ
る場合導通状態となるトランスファーゲートＴＧ２と、
トランスファーゲートＴＧ１およびＴＧ２によって選択
されたリングオシレータ回路２または高速リングオシレ
ータ回路４からの出力を受けて、基板電位Ｖ_BBを供給す
るＶ_BBラージポンプ回路３とを含む。

【００３７】すなわち、Ｖ_BBラージポンプ回路３は、選
択信号発生回路５の出力信号ＳＳが“Ｈ”レベルである
場合は、高速リングオシレータ回路４からの周波数ｆ₂₂
の信号により動作し、信号ＳＳが“Ｌ”レベルの場合
は、リングオシレータ回路２からの周波数ｆ₂₁の信号に
より動作することになる。

【００３８】Ｖ_BBレベル検知回路１の構成は、従来例に
おいて説明したものと同様の構成とすることができる。

【００３９】リングオシレータ回路２の構成も、従来例
のリングオシレータ回路２と同様に奇数段のＮＡＮＤ回
路の出力を順次次段のＮＡＮＤ回路の一方の入力に接続
し、最終段のＮＡＮＤ回路の出力を初段のＮＡＮＤ回路
の一方の入力に接続し、かつ、各ＮＡＮＤ回路の他方の
入力にはＶ_BBレベル検知回路１の出力を接続する構成と
することが可能である。

【００４０】高速リングオシレータ回路４の構成も、リ
ングオシレータ回路２の構成と同様にＮＡＮＤ回路を直
列に接続することにより実現することが可能であり、発
振周波数を調節するために、特に限定されないが、リン
グオシレータ回路２の場合よりも段数の少ないＮＡＮＤ
回路で構成することが可能である。

【００４１】図２は、図１における選択信号発生回路５
の構成の一例を示す回路図である。選択信号発生回路５
は、大きくは、温度が上昇するに従って伝達遅延の差が
大きくなるような２つの伝達経路を有する温度検知回路
５０２と、Ｖ_CCレベル検知回路５０４からなる。

【００４２】まず、温度検知回路５０２の構成について
説明する。温度検知回路５０２は、入力信号φが伝達さ
れる偶数段のインバータ回路で構成される第１の信号伝
達経路と、入力信号φが配線によって伝達される第２の
信号伝達経路と、第１および第２の信号伝達経路と入力
が接続するＮＡＮＤ回路ＮＤ３と、ＮＡＮＤ回路ＮＤ３
の出力を受けて、波形を成形し所定の遅延時間で伝達す
るインバータ回路Ｉ１４〜Ｉ１６と、クロックドインバ
ータ回路ＣＩ１およびインバータ回路Ｉ１８で構成さ
れ、インバータ回路Ｉ１６の出力を受けるラッチ回路５
０６と、入力信号φを受けて、所定のパルス幅のラッチ
回路制御信号を発生し、このラッチ回路制御信号が活性
である期間中クロックドインバータ回路ＣＩ１を開状態
として、ラッチ回路５０６の入力信号の受付けを可とす
るラッチ回路制御信号発生回路５０８とを含む。

【００４３】ラッチ回路制御信号発生回路５０８は、φ
を入力とし所定の時間遅延して伝達するインバータ回路
Ｉ１１〜Ｉ１３と、入力信号φを第１の入力とし、イン
バータ回路Ｉ１３の出力を第２の入力とし、その出力が
クロックドインバータ回路ＣＩ１に入力するＮＯＲ回路
ＮＲ１と、ＮＯＲ回路ＮＲ１の出力を受けて反転した信
号をクロックドインバータＣＩ１に出力するインバータ
回路Ｉ１７とを含む。

【００４４】温度検知回路５０２は、さらに、外部制御
信号／ＰＯＲに応じて、ラッチ回路５０６の出力ノード
を“Ｌ”レベルとするリセット回路５１０を含む。

【００４５】図３は、基板温度が所定の温度未満である
場合の温度検知回路５０２の動作を示すタイミングチャ
ートである。図４は、基板温度が所定の温度以上である
場合の温度検知回路５０２の動作を示すタイミングチャ
ートである。

【００４６】以下、図３および図４を参照して温度検知
回路５０２の動作について説明する。

【００４７】まず、図３を参照して、基板温度が所定の
温度以下である場合、時刻ｔ１において入力信号φが
“Ｈ”レベルとなると、信号は、偶数段のインバータ列
Ｉ５〜Ｉ１１を経て、ノードＡ１まで伝達する。したが
って、ＮＡＮＤ回路ＮＤ３の一方の入力と接続するノー
ドＡ１の電位は、所定の時間だけ遅延した時刻ｔ２にお
いて“Ｈ”レベルに変化する。一方、ＮＡＮＤ回路ＮＤ
３の他方の入力であるノードＡ２の電位は、ほぼ時刻ｔ
１において“Ｈ”レベルとなっている。したがって、Ｎ
ＡＮＤ回路ＮＤ３の出力がインバータ列Ｉ１４〜Ｉ１６
を伝達した後の電位レベルに相当するノードＢの電位
は、時刻ｔ３において“Ｈ”レベルに変化する。

【００４８】一方、ラッチ回路制御信号発生回路５０８
においては、入力信号φが“Ｈ”レベルから“Ｌ”レベ
ルとなったことに対応して、ＮＯＲ回路ＮＲ１の出力信
号ＣＬＫおよびインバータ回路Ｉ１７の出力信号／ＣＬ
Ｋは、それぞれ“Ｈ”レベルおよび“Ｌ”レベルへと変
化する。信号ＣＬＫおよび／ＣＬＫを受けて、ラッチ回
路５０６の入力信号の受付けが可となって、時刻ｔ５に
おけるノードＢの電位の“Ｈ”レベルがラッチ回路５０
６の入力ノードに保持される。

【００４９】時刻ｔ４からインバータ列Ｉ１１〜Ｉ１３
の遅延時間分だけ経過した時刻ｔ６において、ラッチ回
路制御信号発生回路５０８の出力信号ＣＬＫおよび／Ｃ
ＬＫは、それぞれ“Ｌ”レベルおよび“Ｈ”レベルへと
変化し、ラッチ回路５０６の入力信号の受付けは不可と
なる。

【００５０】したがって、以後は、ラッチ回路５０６の
出力信号および温度検知回路５０２の出力ノードＣの電
位は“Ｌ”レベルを維持することになる。

【００５１】次に、図４を参照して、基板温度が所定の
温度以上となった場合は、入力信号φが、時刻ｔ１にお
いて“Ｈ”レベルに変化した後、ノードＡ１が“Ｈ”レ
ベルに変化するまでの遅延時間が大きくなる。したがっ
て、入力信号φが“Ｌ”レベルに立下がる時刻ｔ２より
も遅れた時刻ｔ４においてノードＡ１のレベルは“Ｈ”
レベルに変化することになる。

【００５２】したがってＮＡＮＤ回路ＮＤ３の出力は常
に“Ｈ”レベルを維持し、ノードＢの電位も“Ｈ”レベ
ルに変化することがない。

【００５３】したがってラッチ回路５０６の出力は、
“Ｈ”レベルであって、ノードＣの電位は“Ｈ”レベル
に変化する。

【００５４】以上により、温度差検知回路５０２の出力
ノードＣの電位は、基板温度が所定の温度以下である場
合は、常に“Ｌ”レベルとなり、基板温度が所定の温度
以上となった場合“Ｈ”レベルへと変化することにな
る。

【００５５】上記ノードＣの電位を、図１における選択
信号発生回路５の出力信号ＳＳとして出力することによ
り、基板温度が所定の温度以上である場合において、高
速リングオシレータ回路４の出力により、Ｖ_BBラージポ
ンプ回路３を駆動する構成とすることも可能である。

【００５６】図２に示した選択信号発生回路５の構成に
おいては、さらに、電源電位Ｖ_CCレベル検知回路５０４
を備える。すなわち、Ｖ_CCレベル検知回路５０４は、一
端が電源電位Ｖ_CCと接続し、直列に接続される、各々が
ダイオード接続されたＮチャネルＭＯＳトランジスタＮ
２〜Ｎ６と、上記直列接続するＮチャネルＭＯＳトラン
ジスタＮ２〜Ｎ６の他端に入力が接続するインバータ回
路Ｉ２２およびさらにインバータ回路Ｉ２２に直列に接
続するインバータ回路Ｉ２３を含む。

【００５７】したがって、ＮチャネルＭＯＳトランジス
タＮ２〜Ｎ６のそれぞれのしきい値電圧をＶ_TNとすると
き、電源電位Ｖ_CCのレベルが５Ｖ_TNよりも大きくなった
場合に、インバータ回路Ｉ２３の出力レベルは“Ｈ”レ
ベルとなる。ＮＡＮＤ回路ＮＤ４は、上記インバータ回
路Ｉ２３の出力と第１の入力が接続し、温度検知回路５
０２の出力ノードＣと第２の入力が接続する。ＮＡＮＤ
回路４の出力信号を受けるインバータ回路Ｉ２４の出力
が、選択信号ＳＳとして、選択信号発生回路５から出力
される構成となっている。

【００５８】したがって、基板温度が、所定の温度以上
となって、温度検知回路５０２の出力信号が“Ｈ”レベ
ルとなり、かつ、電源電位Ｖ_CCが所定の電位（５Ｖ_TN）
以上となって、Ｖ_CCレベル検知回路５０４の出力信号が
“Ｈ”レベルとなった場合に、選択信号ＳＳは、“Ｈ”
レベルとなる。

【００５９】つまり、図２に示した選択信号発生回路５
の構成とした場合は、基板温度が上昇しかつ電源電位Ｖ
_CCレベルが所定の値以上であって、ラッチアップが特に
発生しやすい場合においてのみ、高速リングオシレータ
回路４によって、Ｖ_BBラージポンプ回路３が駆動され、
高温動作時においても基板電位発生回路２００は、安定
に基板電位Ｖ_BBを供給することが可能となる。

【００６０】また、図２に示した選択信号発生回路５
は、／ＰＯＲ信号により、ラッチ回路５０６の出力ノー
ドと、接地電位とをＮチャネルＭＯＳトランジスタＮ１
を介して接続させることにより、“Ｌ”レベルにするこ
とが可能なリセット回路５１０をさらに含む構成となっ
ている。したがって、電源投入時等の明らかに基板温度
が上昇していない状態においては、外部から与える信号
／ＰＯＲにより、選択信号ＳＳを“Ｌ”レベルとするこ
とで、通常のリングオシレータ回路２を動作させること
が可能である。

【００６１】図５は、選択信号発生回路５の動作を制御
する入力信号φを出力する内部タイミング発生回路８の
一例を示す概略ブロック図である。

【００６２】内部タイミング発生回路８は、外部からの
チップのアクセス動作を制御する行ストローブ信号／Ｒ
ＡＳを入力として受ける初段のカウンタ回路６１と、初
段のカウンタ回路６１の出力を順次受けて動作する直列
に接続された複数のカウンタ回路６２〜６ｎと、カウン
タ回路６ｎの出力を第１の入力として受け、信号／ＲＡ
Ｓを第２の入力として受けるＮＡＮＤ回路ＮＤ５と、Ｎ
ＡＮＤ回路ＮＤ５の出力を受けるインバータ回路Ｉ２５
とを含む。各カウンタ回路６１〜６ｎの動作は、インバ
ータ回路Ｉ２５の出力信号である、入力信号φの立下が
りに応じてリセットされる。

【００６３】互いに直列に接続されたカウンタ回路６１
〜６ｎにより、信号／ＲＡＳがＮ回（＝１つのカウンタ
回路のカウント数×ｎ回）変動した後にＮＡＮＤ回路Ｎ
Ｄ５の一方の入力は“Ｈ”レベルとなる。この後、信号
／ＲＡＳが“Ｈ”レベルとなったときに信号φも“Ｈ”
レベルとなり、信号／ＲＡＳが“Ｌ”レベルに変化する
際に、信号φも“Ｌ”レベルに変化し、このときカウン
タ回路６１〜６ｎもすべてリセットされる。したがっ
て、再び信号／ＲＡＳがＮ回変化するまでは、信号φは
“Ｌ”レベルのままである。つまり、信号／ＲＡＳがＮ
回変化するごとに、信号φは、“Ｈ”レベルを有するパ
ルス信号として出力されることになる。

【００６４】上記のような、内部タイミング発生回路８
の構成とすることにより、ＤＲＡＭがアクセス時、すな
わち、基板電位発生回路２００が大きな供給電流Ｉ_CPを
出力することが必要な場合は、外部からのチップのアク
セスに応じて、間欠的に選択信号発生回路５の動作を制
御する信号φが出力されることになる。

【００６５】［実施の形態２］図６は、本発明の実施の
形態２の基板電位発生回路３００の構成を示す概略ブロ
ック図である。

【００６６】実施の形態１と異なる点は、選択信号発生
回路５から出力される選択信号ＳＳに応じて、高速リン
グオシレータ回路４およびリングオシレータ回路２のい
ずれか一方のみが動作する構成とした点である。

【００６７】すなわち、基板電位発生回路３００は、基
板電位Ｖ_BBをモニタして所定の電位レベル以上である場
合に活性な基板電位レベル検知信号を出力するＶ_BBレベ
ル検知回路１と、基板温度が所定の温度以上である場合
に活性な選択信号ＳＳを出力する選択信号発生回路５
と、基板電位レベル検知信号ＶＢＳおよび選択信号ＳＳ
を入力とするＮＡＮＤ回路ＮＤ１と、基板電位レベル検
知信号ＶＢＳおよび選択信号ＳＳの反転信号を入力とす
るＮＡＮＤ回路ＮＤ２と、ＮＡＮＤ回路ＮＤ１の出力を
受けて、選択信号ＳＳ１を出力するインバータ回路Ｉ３
と、ＮＡＮＤ回路ＮＤ２の出力を受けて選択信号ＳＳ２
を出力するインバータ回路Ｉ４と、選択信号ＳＳ１に応
じて動作を開始する高速リングオシレータ回路４と、選
択信号ＳＳ２に応じて動作を開始するリングオシレータ
回路２と、高速リングオシレータ回路４およびリングオ
シレータ回路２の出力を受けて、基板電位Ｖ_BBを出力す
るＶ _BBラージポンプ回路３とを含む。

【００６８】したがって、実施の形態１と構成上異なる
点は、基板電位レベル検知信号ＶＢＳと選択信号ＳＳを
受けて、選択信号ＳＳ１または選択信号ＳＳ２のいずれ
か一方を活性とする、ＮＡＮＤ回路ＮＤ１、ＮＤ２およ
びインバータ回路Ｉ２、Ｉ３、Ｉ４から構成される制御
回路３０２を含む構成となっていることと、高速リング
オシレータ回路４の動作が選択信号ＳＳ１により制御さ
れ、リングオシレータ回路２の動作が選択信号ＳＳ２に
より制御される構成となっていることである。

【００６９】以下、図６を参照して、基板電位発生回路
３００の動作について説明する。以下では、選択信号発
生回路５の構成は、図２において示した実施の形態１に
おける選択信号発生回路５の構成と同様であるものとす
る。

【００７０】まず、基板温度が温度検知回路５０２の予
め設定された所定の温度以下である場合、電源電位Ｖ_CC
の電位レベルにかかわらず、選択信号ＳＳは常に“Ｌ”
レベルである。このとき、Ｖ_BBレベル検知回路１が、基
板電位Ｖ_BBが所定の電位レベル以上であることを検知す
ると、基板電位レベル検知信号ＶＢＳが“Ｈ”レベルと
なる。したがって、信号ＳＳとＶＢＳの論理積の結果で
ある選択信号ＳＳ１は“Ｌ”レベルであって、高速リン
グオシレータ回路４は起動されない。一方、信号ＶＢＳ
と選択信号ＳＳの反転信号の論理積の結果である選択信
号ＳＳ２は“Ｈ”レベルとなり、リングオシレータ回路
２が起動される。

【００７１】したがってＶ_BBラージポンプ回路３は、リ
ングオシレータ回路２からの周波数ｆ₂₁の信号により駆
動されることになる。

【００７２】これに対して、基板温度が所定の温度以上
であって、かつ電源電位Ｖ_CCのレベルが所定の電位レベ
ル以上である場合、すなわち、基板電位レベルが上昇し
やすくＣＭＯＳ回路にラッチアップが発生しやすい場合
は、選択信号ＳＳは“Ｈ”レベルとなる。

【００７３】このとき、基板電位Ｖ_BBが所定の電位レベ
ル以上であることが検知されると、Ｖ_BBレベル検知回路
１の出力信号ＶＢＳが“Ｈ”レベルとなる。したがっ
て、上記の場合とは逆に、選択信号ＳＳ２は“Ｌ”レベ
ルであり、選択信号ＳＳ１が“Ｈ”レベルとなって、高
速リングオシレータ回路４が起動される。

【００７４】したがって、Ｖ_BBラージポンプ回路３は、
リングオシレータ回路２の発振周波数ｆ₂₁よりも高い周
波数である高速リングオシレータ回路４の周波数ｆ₂₂の
信号により駆動されることになる。

【００７５】つまり、Ｖ_BBラージポンプ回路３は、リン
グオシレータ回路２により駆動される場合よりも、大き
な供給電流Ｉ_CP2を供給することが可能となり、高温か
つ電源電位レベルが高いという状況下においても、基板
電位レベルＶ_BBを安定に発生させることが可能となる。

【００７６】しかも、基板電位Ｖ_BBの電位レベルが所定
の電位レベル以上である場合に起動されるのは、高速リ
ングオシレータ回路４およびリングオシレータ回路２の
いずれか一方であるため、実施の形態１の場合に比べ
て、基板電位発生回路３００は、消費電力を低減するこ
とが可能である。

【００７７】なお、上記実施の形態２においては、選択
信号発生回路５は、基板温度および電源電位Ｖ_CCレベル
の両方を検知して、制御信号ＳＳを出力する構成とした
が、実施の形態１において述べたのと同様、基板温度の
みを検知して選択信号ＳＳを出力する構成とすることも
もちろん可能である。

【図面の簡単な説明】

【図１】本発明の実施の形態１の基板電位発生回路の
構成を示す概略ブロック図である。

【図２】選択信号発生回路５の構成を示す回路図であ
る。

【図３】選択信号発生回路５の通常動作を説明するた
めのタイミングチャートである。

【図４】選択信号発生回路５の高温動作を説明するた
めのタイミングチャートである。

【図５】内部タイミング発生回路８の構成を示す概略
ブロック図である。

【図６】本発明の実施の形態２の基板電位発生回路の
構成を示す概略ブロック図である。

【図７】従来の基板電位発生回路の構成を示す概略ブ
ロック図である。

【図８】従来の基板電位発生回路の構成を示す回路図
である。

【符号の説明】

１Ｖ_BBレベル検知回路、２リングオシレータ回路、
３Ｖ_BBラージポンプ回路、４高速リングオシレータ
回路、５選択信号発生回路、６リングオシレータ回
路、７Ｖ_BBスモールポンプ回路、８内部タイミング
発生回路、１００、２００、３００基板電位発生回
路、３０２制御回路、５０２温度検知回路、５０４
Ｖ_CCレベル検知回路、５０６ラッチ回路、５０８
ラッチ回路制御信号発生回路、５１０リセット回路。

Claims

【特許請求の範囲】

【請求項１】第１の電源電位および前記第１の電源電
位よりも高い第２の電源電位で動作する半導体集積回路
に、前記第１の電源電位よりも低い基板電位を供給する
基板電位発生回路であって、前記基板電位の絶対値が所定の電位以下である場合、基
板電位検知信号を活性とする基板電位検知手段と、前記基板電位検知信号に応じて、第１の周波数で発振動
作を行なう第１の発振手段と、前記基板電位検知信号に応じて、前記第１の周波数より
も高い第２の周波数で発振動作を行なう第２の発振手段
と、基板温度が所定の温度以上である場合、発振手段選択信
号を活性とする発振手段選択信号発生手段と、前記第１および前記第１の発振手段の出力を受けて、前
記発振手段選択信号が不活性である場合前記第１の発振
手段の出力を、前記発振手段選択信号が活性である場合
前記第２の発振手段の出力を出力する選択手段と、前記選択手段の出力を受けて前記基板電位を出力するチ
ャージポンプ手段とを備える、基板電位発生回路。
【請求項２】第１の電源電位および前記第１の電源電
位よりも高い第２の電源電位で動作する半導体集積回路
に前記第１の電源電位よりも低い基板電位を供給する基
板電位発生回路であって、前記基板電位の絶対値が所定の電位以下である場合、基
板電位検知信号を活性とする基板電位検知手段と、基板温度が所定の温度以上である場合、発振手段選択信
号を活性とする発振手段選択信号発生手段と、前記基板電位検知信号および前記発振手段選択信号を受
けて、前記基板電位検知信号が活性であり前記発振手段
選択信号が不活性である場合は第１の制御信号を活性と
し、前記基板電位検知信号および前記発振手段選択信号
が活性である場合は第２の制御信号を活性とする制御手
段と、前記第１の制御信号に応じて、第１の周波数で発振動作
を行なう第１の発振手段と、前記第２の制御信号に応じて、前記第１の周波数よりも
高い第２の周波数で発振動作を行なう第２の発振手段
と、前記第１および前記第２の発振手段の出力を受けて、前
記基板電位を出力するチャージポンプ手段とを備える、
基板電位発生回路。
【請求項３】前記発振手段選択信号発生手段は、外部制御パルス信号を受けて伝達する第１の信号伝達経
路と、前記外部制御パルス信号を受けて伝達し、伝達遅延の基
板温度上昇に応じた変化が前記第１の信号伝達経路より
も大きな第２の信号伝達経路と、前記第１および前記第２の伝達経路を伝達した前記外部
制御パルス信号がともに活性である期間、活性な内部制
御信号を出力する第１の論理ゲート手段と、前記内部制御信号を受けて保持し、前記内部制御信号に
応じた前記発振手段選択信号を出力するラッチ手段とを
含む、請求項１または２記載の基板電位発生回路。
【請求項４】前記第２の信号伝達経路は、偶数段の反転回路を含む、請求項３記載の基板電位発生
回路。
【請求項５】前記発振手段選択信号発生手段は、前記第２の電源電位が所定の電位よりも高い場合に、電
源電位レベル検知信号を活性とする電源電位レベル検知
手段と、前記電源電位レベル検知信号と前記ラッチ手段の出力信
号を受けて、前記両信号が活性の場合に、活性な前記発
振手段選択信号を出力する第２の論理ゲート手段をさら
に含む、請求項４記載の基板電位発生回路。
【請求項６】前記発振手段選択信号発生手段は、外部リセット信号に応じて前記ラッチ手段の出力信号を
不活性とするリセット手段をさらに含む、請求項５記載
の基板電位発生回路。