JPH0955085A - 内部電源回路 - Google Patents
内部電源回路Info
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- JPH0955085A JPH0955085A JP7203365A JP20336595A JPH0955085A JP H0955085 A JPH0955085 A JP H0955085A JP 7203365 A JP7203365 A JP 7203365A JP 20336595 A JP20336595 A JP 20336595A JP H0955085 A JPH0955085 A JP H0955085A
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Abstract
(57)【要約】
【課題】 センスアンプ動作時の内部電源電圧の制御能
力の高い内部電源回路を提供する。 【解決手段】 ロウアドレスストローブ信号／ＲＡＳが
Ｌレベルになりセンスアンプが動作して内部電源電圧ｉ
ｎｔＶｃｃが大きく下がる期間には、外部信号φ１，Ａ
がＨレベルになり感度の少し低い差動増幅回路を含む回
路１１５のみを動作させ内部電源電圧ｉｎｔＶｃｃの変
動に対して敏感に反応しすぎないようにする。センスア
ンプ動作が終了し内部電源電圧ｉｎｔＶｃｃがほぼ安定
すると、内部電源電圧ｉｎｔＶｃｃの変動に敏感に反応
するように、外部信号ＡがＬレベルに、外部信号ＢがＨ
レベルになり感度の少し低い差動増幅回路を含む回路１
１５から感度の良い差動増幅回路を含む回路１１７に切
換えられる。
力の高い内部電源回路を提供する。 【解決手段】 ロウアドレスストローブ信号／ＲＡＳが
Ｌレベルになりセンスアンプが動作して内部電源電圧ｉ
ｎｔＶｃｃが大きく下がる期間には、外部信号φ１，Ａ
がＨレベルになり感度の少し低い差動増幅回路を含む回
路１１５のみを動作させ内部電源電圧ｉｎｔＶｃｃの変
動に対して敏感に反応しすぎないようにする。センスア
ンプ動作が終了し内部電源電圧ｉｎｔＶｃｃがほぼ安定
すると、内部電源電圧ｉｎｔＶｃｃの変動に敏感に反応
するように、外部信号ＡがＬレベルに、外部信号ＢがＨ
レベルになり感度の少し低い差動増幅回路を含む回路１
１５から感度の良い差動増幅回路を含む回路１１７に切
換えられる。
Description
【０００１】
【発明の属する技術分野】本発明は内部電源回路に関
し、特に、半導体記憶装置に用いられる内部電源回路に
関する。
し、特に、半導体記憶装置に用いられる内部電源回路に
関する。
【０００２】
【従来の技術】図１０は、従来の内部電源回路１０００
の回路図である。
の回路図である。
【０００３】図１０を参照して、従来の内部電源回路１
０００は、内部電源ノード１３０と、内部電源電圧の基
準となるリファレンス電圧と内部電源電圧とを比較して
動作する差動増幅回路１００と、差動増幅回路１００の
出力に応答して外部電源電圧を内部電源ノード１３０に
供給するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯ
Ｓトランジスタと略す）１１０とを含む。
０００は、内部電源ノード１３０と、内部電源電圧の基
準となるリファレンス電圧と内部電源電圧とを比較して
動作する差動増幅回路１００と、差動増幅回路１００の
出力に応答して外部電源電圧を内部電源ノード１３０に
供給するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯ
Ｓトランジスタと略す）１１０とを含む。
【０００４】差動増幅回路１００には、リファレンス電
圧Ｖｒｅｆと内部電源電圧ｉｎｔＶｃｃとが入力され
る。ＰＭＯＳトランジスタ１１０は、ソース電極が外部
電源電圧ｅｘｔＶｃｃを供給する外部電源に接続され、
ドレイン電極が内部電源電圧ｉｎｔＶｃｃを供給する内
部電源に接続され、差動増幅回路１００の出力がゲート
電極に印加されている。
圧Ｖｒｅｆと内部電源電圧ｉｎｔＶｃｃとが入力され
る。ＰＭＯＳトランジスタ１１０は、ソース電極が外部
電源電圧ｅｘｔＶｃｃを供給する外部電源に接続され、
ドレイン電極が内部電源電圧ｉｎｔＶｃｃを供給する内
部電源に接続され、差動増幅回路１００の出力がゲート
電極に印加されている。
【０００５】図１１は、図１０の内部電源回路１０００
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【０００６】図１１を用いて図１０の内部電源回路１０
００の動作を説明する。ロウアドレスストローブ信号／
ＲＡＳが立下がりＬレベルになって、センスアンプが動
作すると、内部電源電圧の基準値であるリファレンス電
圧Ｖｒｅｆよりも内部電源電圧ｉｎｔＶｃｃが大きく下
がってしまう。このとき、外部信号φ１がＨレベルにな
り、それに応答して差動増幅回路１００が動作する。差
動増幅回路１００は、リファレンス電圧Ｖｒｅｆと内部
電源電圧ｉｎｔＶｃｃとの差を検出し、その出力がＰＭ
ＯＳトランジスタ１１０のゲート電極に印加されると、
ＰＭＯＳトランジスタ１１０がオンし、そのソース電極
に接続された外部電源から内部電源ノード１３０に電圧
が供給され、内部電源電圧ｉｎｔＶｃｃが昇圧される。
００の動作を説明する。ロウアドレスストローブ信号／
ＲＡＳが立下がりＬレベルになって、センスアンプが動
作すると、内部電源電圧の基準値であるリファレンス電
圧Ｖｒｅｆよりも内部電源電圧ｉｎｔＶｃｃが大きく下
がってしまう。このとき、外部信号φ１がＨレベルにな
り、それに応答して差動増幅回路１００が動作する。差
動増幅回路１００は、リファレンス電圧Ｖｒｅｆと内部
電源電圧ｉｎｔＶｃｃとの差を検出し、その出力がＰＭ
ＯＳトランジスタ１１０のゲート電極に印加されると、
ＰＭＯＳトランジスタ１１０がオンし、そのソース電極
に接続された外部電源から内部電源ノード１３０に電圧
が供給され、内部電源電圧ｉｎｔＶｃｃが昇圧される。
【０００７】
【発明が解決しようとする課題】しかしながら、昇圧さ
れた内部電源電圧ｉｎｔＶｃｃがオーバシュートにより
リファレンス電圧Ｖｒｅｆを超えてしまった場合の制御
には時間がかかり、その期間に電源電流を浪費してしま
うという問題点があった。
れた内部電源電圧ｉｎｔＶｃｃがオーバシュートにより
リファレンス電圧Ｖｒｅｆを超えてしまった場合の制御
には時間がかかり、その期間に電源電流を浪費してしま
うという問題点があった。
【０００８】本発明は、以上のような問題点を解決する
ためになされたもので、センスアンプ動作時の内部電源
電圧の制御能力の高い内部電源回路を提供することを目
的とする。
ためになされたもので、センスアンプ動作時の内部電源
電圧の制御能力の高い内部電源回路を提供することを目
的とする。
【０００９】
【課題を解決するための手段】請求項１に係る内部電源
回路は、内部電源ノードと、第１および第１よりも大き
い第２の駆動能力を有し、外部電源電圧に基づいて内部
電源電圧を生成して内部電源ノードに供給する内部電源
電圧生成手段と、内部電源電圧が低下してから所定期
間、内部電源電圧生成手段を第１の駆動能力で動作さ
せ、所定期間経過後、内部電源電圧生成手段を第２の駆
動能力で動作させる制御手段とを設けたものである。
回路は、内部電源ノードと、第１および第１よりも大き
い第２の駆動能力を有し、外部電源電圧に基づいて内部
電源電圧を生成して内部電源ノードに供給する内部電源
電圧生成手段と、内部電源電圧が低下してから所定期
間、内部電源電圧生成手段を第１の駆動能力で動作さ
せ、所定期間経過後、内部電源電圧生成手段を第２の駆
動能力で動作させる制御手段とを設けたものである。
【００１０】請求項２に係る内部電源回路は、内部電源
ノードと、第１の駆動能力を有し、外部電源電圧に基づ
いて内部電源電圧を生成して内部電源ノードに供給する
第１の内部電源電圧生成手段と、第１よりも大きい第２
の駆動能力を有し、外部電源電圧に基づいて内部電源電
圧を生成して内部電源ノードに供給する第２の内部電源
電圧生成手段と、内部電源電圧が低下してから所定期
間、第１の内部電源電圧生成手段を動作させ、所定期間
経過後、第２の内部電源電圧生成手段を動作させる制御
手段とを設けたものである。
ノードと、第１の駆動能力を有し、外部電源電圧に基づ
いて内部電源電圧を生成して内部電源ノードに供給する
第１の内部電源電圧生成手段と、第１よりも大きい第２
の駆動能力を有し、外部電源電圧に基づいて内部電源電
圧を生成して内部電源ノードに供給する第２の内部電源
電圧生成手段と、内部電源電圧が低下してから所定期
間、第１の内部電源電圧生成手段を動作させ、所定期間
経過後、第２の内部電源電圧生成手段を動作させる制御
手段とを設けたものである。
【００１１】請求項３に係る内部電源回路は、請求項２
の内部電源回路において、第１の内部電源電圧生成手段
に、第１の増幅率を有し、基準電圧と内部電源電圧とが
入力される第１の差動増幅回路と、外部電源電圧と内部
電源電圧との間に設けられ第１の差動増幅回路の出力に
よりオン／オフする第１のトランジスタとを設け、第２
の内部電源電圧生成手段に、第１よりも大きい第２の増
幅率を有し、基準電圧と内部電源電圧とが入力される第
２の差動増幅回路と、外部電源電圧と内部電源電圧との
間に設けられ第２の差動増幅回路の出力によりオン／オ
フする第２のトランジスタとを設けたものである。
の内部電源回路において、第１の内部電源電圧生成手段
に、第１の増幅率を有し、基準電圧と内部電源電圧とが
入力される第１の差動増幅回路と、外部電源電圧と内部
電源電圧との間に設けられ第１の差動増幅回路の出力に
よりオン／オフする第１のトランジスタとを設け、第２
の内部電源電圧生成手段に、第１よりも大きい第２の増
幅率を有し、基準電圧と内部電源電圧とが入力される第
２の差動増幅回路と、外部電源電圧と内部電源電圧との
間に設けられ第２の差動増幅回路の出力によりオン／オ
フする第２のトランジスタとを設けたものである。
【００１２】請求項４に係る内部電源回路は、請求項１
の内部電源回路において、内部電源電圧生成手段に、基
準電圧と内部電源電圧との差を検出する差動増幅回路
と、外部電源と内部電源ノードとの間に設けられ差動増
幅回路の出力によりオン／オフする第１のトランジスタ
とを設け、差動増幅回路に、電流源と、外部電源と電流
源との間に並列に設けられた第２および第３のトランジ
スタとを設けたものである。
の内部電源回路において、内部電源電圧生成手段に、基
準電圧と内部電源電圧との差を検出する差動増幅回路
と、外部電源と内部電源ノードとの間に設けられ差動増
幅回路の出力によりオン／オフする第１のトランジスタ
とを設け、差動増幅回路に、電流源と、外部電源と電流
源との間に並列に設けられた第２および第３のトランジ
スタとを設けたものである。
【００１３】請求項５に係る内部電源回路は、請求項４
の内部電源回路において、電流源に、第２および第３の
トランジスタの一方電極に接続され外部信号に基づいて
オン／オフする第４および第５のトランジスタを設けた
ものである。
の内部電源回路において、電流源に、第２および第３の
トランジスタの一方電極に接続され外部信号に基づいて
オン／オフする第４および第５のトランジスタを設けた
ものである。
【００１４】請求項６に係る内部電源回路は、内部電源
ノードと、外部電源電圧に基づいて内部電源電圧を生成
して内部電源ノードに供給する内部電源電圧生成手段
と、外部電源電圧または接地電位に基づいて内部電源電
圧生成手段で生成された内部電源電圧を補正するための
電圧を内部電源ノードに供給する内部電源電圧補正手段
とを設け、内部電源電圧補正手段に、内部電源電圧の大
きさに応じて活性化される第１および第２のトランジス
タを設けたものである。
ノードと、外部電源電圧に基づいて内部電源電圧を生成
して内部電源ノードに供給する内部電源電圧生成手段
と、外部電源電圧または接地電位に基づいて内部電源電
圧生成手段で生成された内部電源電圧を補正するための
電圧を内部電源ノードに供給する内部電源電圧補正手段
とを設け、内部電源電圧補正手段に、内部電源電圧の大
きさに応じて活性化される第１および第２のトランジス
タを設けたものである。
【００１５】請求項７に係る内部電源回路は、内部電源
ノードと、所定の駆動能力を有し、外部電源電圧に基づ
いて内部電源電圧を生成して内部電源ノードに供給する
１１および第２の内部電源電圧生成手段と、内部電源電
圧が低下してから所定期間、第１および第２の内部電源
電圧生成手段を動作させ、所定期間経過後、第１の内部
電源電圧生成手段のみを動作させる制御手段とを設けた
ものである。
ノードと、所定の駆動能力を有し、外部電源電圧に基づ
いて内部電源電圧を生成して内部電源ノードに供給する
１１および第２の内部電源電圧生成手段と、内部電源電
圧が低下してから所定期間、第１および第２の内部電源
電圧生成手段を動作させ、所定期間経過後、第１の内部
電源電圧生成手段のみを動作させる制御手段とを設けた
ものである。
【００１６】請求項８に係る内部電源回路は、請求項７
の内部電源回路において、第１および第２の内部電源電
圧生成手段の各々に、所定の増幅率を有し、基準電圧と
内部電源電圧とが入力される差動増幅回路と、外部電源
と内部電源ノードとの間に設けられ差動増幅回路の出力
によりオン／オフするトランジスタとを設けたものであ
る。
の内部電源回路において、第１および第２の内部電源電
圧生成手段の各々に、所定の増幅率を有し、基準電圧と
内部電源電圧とが入力される差動増幅回路と、外部電源
と内部電源ノードとの間に設けられ差動増幅回路の出力
によりオン／オフするトランジスタとを設けたものであ
る。
【００１７】請求項９に係る内部電源回路は、内部電源
ノードと、所定の駆動能力を有し、外部電源電圧に基づ
いて内部電源電圧を生成して内部電源ノードに供給する
内部電源電圧生成手段と、外部電源電圧に基づいて内部
電源電圧を補正するための電圧を内部電源ノードに供給
する内部電源電圧補正手段とを設け、内部電源電圧生成
手段に、所定の増幅率を有し、基準電圧と内部電源電圧
とが入力される差動増幅回路と、外部電源と内部電源ノ
ードとの間に設けられ差動増幅回路の出力によりオン／
オフする第１のトランジスタとを設け、内部電源電圧補
正手段に、外部電源と内部電源ノードとの間に第１のト
ランジスタと並列に設けられ、外部信号に基づいて活性
化される第２のトランジスタとを設けたものである。
ノードと、所定の駆動能力を有し、外部電源電圧に基づ
いて内部電源電圧を生成して内部電源ノードに供給する
内部電源電圧生成手段と、外部電源電圧に基づいて内部
電源電圧を補正するための電圧を内部電源ノードに供給
する内部電源電圧補正手段とを設け、内部電源電圧生成
手段に、所定の増幅率を有し、基準電圧と内部電源電圧
とが入力される差動増幅回路と、外部電源と内部電源ノ
ードとの間に設けられ差動増幅回路の出力によりオン／
オフする第１のトランジスタとを設け、内部電源電圧補
正手段に、外部電源と内部電源ノードとの間に第１のト
ランジスタと並列に設けられ、外部信号に基づいて活性
化される第２のトランジスタとを設けたものである。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【００１９】（１） 実施の形態１ 図１は、本発明の内部電源回路１００１の構成を示す図
である。
である。
【００２０】図１を参照して、内部電源回路１００１
は、内部降圧回路１１３と、その制御用論理ゲート１１
９とを含む。
は、内部降圧回路１１３と、その制御用論理ゲート１１
９とを含む。
【００２１】内部降圧回路１１３は、さらに、回路１１
５，１１７を含む。制御用論理ゲート１１９は、さら
に、回路１１５用制御用論理ゲート１２１と、回路１１
７用制御用論理ゲート１２３とを含む。回路１１５用制
御用論理ゲート１２１は、ＮＡＮＤゲート１２１ａと、
ＮＡＮＤゲート１２１ａの出力が入力されるインバータ
１２１ｂとを含み、回路１１７用制御用論理ゲート１２
３は、ＮＡＮＤゲート１２３ａとＮＡＮＤゲート１２３
ａの出力が入力されるインバータ１２３ｂとを含む。
５，１１７を含む。制御用論理ゲート１１９は、さら
に、回路１１５用制御用論理ゲート１２１と、回路１１
７用制御用論理ゲート１２３とを含む。回路１１５用制
御用論理ゲート１２１は、ＮＡＮＤゲート１２１ａと、
ＮＡＮＤゲート１２１ａの出力が入力されるインバータ
１２１ｂとを含み、回路１１７用制御用論理ゲート１２
３は、ＮＡＮＤゲート１２３ａとＮＡＮＤゲート１２３
ａの出力が入力されるインバータ１２３ｂとを含む。
【００２２】ＮＡＮＤゲート１２１ａの一方の入力端子
に外部信号Ａが入力され、他方の入力端子に外部信号φ
１が入力される。ＮＡＮＤゲート１２３ａの一方の入力
端子に外部信号Ｂが入力され、他方の入力端子に外部信
号φ１が入力される。
に外部信号Ａが入力され、他方の入力端子に外部信号φ
１が入力される。ＮＡＮＤゲート１２３ａの一方の入力
端子に外部信号Ｂが入力され、他方の入力端子に外部信
号φ１が入力される。
【００２３】インバータ１２１ｂの出力は回路１１５に
入力され、インバータ１２３ｂの出力は回路１１７に入
力され、それぞれの回路をオンまたはオフする。回路１
１５の入力端子と回路１１７の入力端子は内部電源ノー
ド１３０に接続され、出力された電圧は内部電源に供給
される。
入力され、インバータ１２３ｂの出力は回路１１７に入
力され、それぞれの回路をオンまたはオフする。回路１
１５の入力端子と回路１１７の入力端子は内部電源ノー
ド１３０に接続され、出力された電圧は内部電源に供給
される。
【００２４】図２は、図１の回路１１５（，１１７）の
回路図である。図２を参照して、回路１１５は、感度を
少し下げた差動増幅回路１００と、ＰＭＯＳトランジス
タ１１０とを含む。
回路図である。図２を参照して、回路１１５は、感度を
少し下げた差動増幅回路１００と、ＰＭＯＳトランジス
タ１１０とを含む。
【００２５】差動増幅回路１００は、外部電源に接続さ
れ、ＰＭＯＳトランジスタ１０３，１０４で構成された
カレントミラー回路１０１と、リファレンス電圧Ｖｒｅ
ｆがゲート電極に印加されるＮチャネルＭＯＳトランジ
スタ（以下、ＮＭＯＳトランジスタと略す）１０５と、
内部電源電圧ｉｎｔＶｃｃがゲート電極に印加されるＮ
ＭＯＳトランジスタ１０６と、外部信号φ２がＨレベル
のとき差動増幅回路１００をオンするＮＭＯＳトランジ
スタ１０７とを含む。
れ、ＰＭＯＳトランジスタ１０３，１０４で構成された
カレントミラー回路１０１と、リファレンス電圧Ｖｒｅ
ｆがゲート電極に印加されるＮチャネルＭＯＳトランジ
スタ（以下、ＮＭＯＳトランジスタと略す）１０５と、
内部電源電圧ｉｎｔＶｃｃがゲート電極に印加されるＮ
ＭＯＳトランジスタ１０６と、外部信号φ２がＨレベル
のとき差動増幅回路１００をオンするＮＭＯＳトランジ
スタ１０７とを含む。
【００２６】差動増幅回路１００の出力はＰＭＯＳトラ
ンジスタ１１０のゲート電極に印加され、差動増幅回路
１００の出力がＬレベルのときＰＭＯＳトランジスタ１
１０がオンし、ソース電極から外部電源電圧ｅｘｔＶｃ
ｃが与えられ、ドレイン電極に接続された内部電源ノー
ド１３０を介して内部電源に供給される。
ンジスタ１１０のゲート電極に印加され、差動増幅回路
１００の出力がＬレベルのときＰＭＯＳトランジスタ１
１０がオンし、ソース電極から外部電源電圧ｅｘｔＶｃ
ｃが与えられ、ドレイン電極に接続された内部電源ノー
ド１３０を介して内部電源に供給される。
【００２７】回路１１７は、回路１１５よりも感度の良
い差動増幅回路１００′と、ＰＭＯＳトランジスタ１１
０とを含む。
い差動増幅回路１００′と、ＰＭＯＳトランジスタ１１
０とを含む。
【００２８】差動増幅回路１００′は、回路１１５の差
動増幅回路１００と同様の構成を有する。ただし、ＮＭ
ＯＳトランジスタ１０７は、外部信号φ３がＨレベルの
ときオンする。
動増幅回路１００と同様の構成を有する。ただし、ＮＭ
ＯＳトランジスタ１０７は、外部信号φ３がＨレベルの
ときオンする。
【００２９】差動増幅回路１００，１００′の感度は、
ＰＭＯＳトランジスタ１０３，１０４，およびＮＭＯＳ
トランジスタ１０５，１０６，１０７のサイズを変える
ことで調整できる。
ＰＭＯＳトランジスタ１０３，１０４，およびＮＭＯＳ
トランジスタ１０５，１０６，１０７のサイズを変える
ことで調整できる。
【００３０】図３は、図１の内部電源回路１００１の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【００３１】図３を用いて図１の内部電源回路１００１
の動作を説明する。ロウアドレスストローブ信号／ＲＡ
ＳがＬレベルになり、ＤＲＡＭが動作状態に入ると、外
部信号φ１，ＡがＨレベルになり、まず感度を少し下げ
た差動増幅回路１００を含む回路１１５が動作する。ワ
ード線が立上がってセンスアンプが動作し、内部電源電
圧ｉｎｔＶｃｃが大きく変動する期間には、回路１１５
のみが動作するようにして、内部電源電圧ｉｎｔＶｃｃ
の変動に対して敏感に反応し過ぎないようにする。セン
スアンプの動作が終了し、内部電源電圧ｉｎｔＶｃｃが
安定した状態のときには、外部信号ＡがＬレベルに、外
部信号ＢがＨレベルになり、感度を少し下げた差動増幅
回路１００を含む回路１１５から、感度の良い差動増幅
回路１００′を含む回路１１７に切換えられ、内部電源
電圧ｉｎｔＶｃｃの変動に敏感に反応するようにする。
このようにして内部電源電圧ｉｎｔＶｃｃを制御するこ
とにより、内部電源電圧ｉｎｔＶｃｃの変動は少なくな
る。
の動作を説明する。ロウアドレスストローブ信号／ＲＡ
ＳがＬレベルになり、ＤＲＡＭが動作状態に入ると、外
部信号φ１，ＡがＨレベルになり、まず感度を少し下げ
た差動増幅回路１００を含む回路１１５が動作する。ワ
ード線が立上がってセンスアンプが動作し、内部電源電
圧ｉｎｔＶｃｃが大きく変動する期間には、回路１１５
のみが動作するようにして、内部電源電圧ｉｎｔＶｃｃ
の変動に対して敏感に反応し過ぎないようにする。セン
スアンプの動作が終了し、内部電源電圧ｉｎｔＶｃｃが
安定した状態のときには、外部信号ＡがＬレベルに、外
部信号ＢがＨレベルになり、感度を少し下げた差動増幅
回路１００を含む回路１１５から、感度の良い差動増幅
回路１００′を含む回路１１７に切換えられ、内部電源
電圧ｉｎｔＶｃｃの変動に敏感に反応するようにする。
このようにして内部電源電圧ｉｎｔＶｃｃを制御するこ
とにより、内部電源電圧ｉｎｔＶｃｃの変動は少なくな
る。
【００３２】以上のように、本発明の実施の形態１の内
部電源回路は、感度の異なる差動増幅回路をそれぞれ含
む２つの回路を２段階に分けて動作させるため、内部電
源電圧の制御能力の高い内部電源回路を提供することが
できる。
部電源回路は、感度の異なる差動増幅回路をそれぞれ含
む２つの回路を２段階に分けて動作させるため、内部電
源電圧の制御能力の高い内部電源回路を提供することが
できる。
【００３３】（２） 実施の形態２ ロウアドレスストローブ信号／ＲＡＳがＬレベルにな
り、ＤＲＡＭが動作すると、ワード線が立上がりセンス
アンプが動作して、内部電源電圧ｉｎｔＶｃｃがリファ
レンス電圧Ｖｒｅｆレベルよりも大きく下がってしま
う。このときに内部電源回路が動作するが、差動増幅回
路の感度が良すぎると、内部電源電圧ｉｎｔＶｃｃがリ
ファレンス電圧Ｖｒｅｆレベルを超えてオーバシュート
してしまう可能性がある。それを防止するためには、内
部電源回路が含んでいる差動増幅回路を流れる電流を変
化させると効果的である。
り、ＤＲＡＭが動作すると、ワード線が立上がりセンス
アンプが動作して、内部電源電圧ｉｎｔＶｃｃがリファ
レンス電圧Ｖｒｅｆレベルよりも大きく下がってしま
う。このときに内部電源回路が動作するが、差動増幅回
路の感度が良すぎると、内部電源電圧ｉｎｔＶｃｃがリ
ファレンス電圧Ｖｒｅｆレベルを超えてオーバシュート
してしまう可能性がある。それを防止するためには、内
部電源回路が含んでいる差動増幅回路を流れる電流を変
化させると効果的である。
【００３４】図４は、本発明の内部電源回路１００２の
回路図である。図４を参照して、内部電源回路１００２
は、差動増幅回路２００と、ＰＭＯＳトランジスタ２１
０とを含む。
回路図である。図４を参照して、内部電源回路１００２
は、差動増幅回路２００と、ＰＭＯＳトランジスタ２１
０とを含む。
【００３５】差動増幅回路２００は、外部電源に接続さ
れ、ＰＭＯＳトランジスタ２０３，２０４で構成された
カレントミラー回路２０１と、ゲート電極にリファレン
ス電圧Ｖｒｅｆが印加されているＮＭＯＳトランジスタ
２０５と、ゲート電極に内部電源電圧ｉｎｔＶｃｃが印
加されているＮＭＯＳトランジスタ２０６と、ドレイン
電極がＮＭＯＳトランジスタ２０５のソース電極とＮＭ
ＯＳトランジスタ２０６のソース電極とが接続された接
続ノード４０３に接続され、ソース電極が接地され、ゲ
ート電極に外部信号Ａが印加されているＮＭＯＳトラン
ジスタ２０７と、ＮＭＯＳトランジスタ２０７と同様に
ドレイン電極が接続ノード４０３に接続され、ソース電
極が接地され、ゲート電極に外部信号Ｂが印加されてい
るＮＭＯＳトランジスタ２０８とを含む。
れ、ＰＭＯＳトランジスタ２０３，２０４で構成された
カレントミラー回路２０１と、ゲート電極にリファレン
ス電圧Ｖｒｅｆが印加されているＮＭＯＳトランジスタ
２０５と、ゲート電極に内部電源電圧ｉｎｔＶｃｃが印
加されているＮＭＯＳトランジスタ２０６と、ドレイン
電極がＮＭＯＳトランジスタ２０５のソース電極とＮＭ
ＯＳトランジスタ２０６のソース電極とが接続された接
続ノード４０３に接続され、ソース電極が接地され、ゲ
ート電極に外部信号Ａが印加されているＮＭＯＳトラン
ジスタ２０７と、ＮＭＯＳトランジスタ２０７と同様に
ドレイン電極が接続ノード４０３に接続され、ソース電
極が接地され、ゲート電極に外部信号Ｂが印加されてい
るＮＭＯＳトランジスタ２０８とを含む。
【００３６】ＰＭＯＳトランジスタ２１０は、ソース電
極が外部電源に接続され、ドレイン電極が内部電源ノー
ド１３０に接続され、ゲート電極に差動増幅回路２００
の出力が印加されている。
極が外部電源に接続され、ドレイン電極が内部電源ノー
ド１３０に接続され、ゲート電極に差動増幅回路２００
の出力が印加されている。
【００３７】差動増幅回路２００の出力がＬレベルのと
きＰＭＯＳトランジスタ２１０がオンし、外部電源電圧
ｅｘｔＶｃｃが内部電源ノード１３０を介して内部電源
ノード１３０に供給される。
きＰＭＯＳトランジスタ２１０がオンし、外部電源電圧
ｅｘｔＶｃｃが内部電源ノード１３０を介して内部電源
ノード１３０に供給される。
【００３８】図４において、センスアンプの動作時は、
外部信号ＡによってＮＭＯＳトランジスタ２０７をオン
させて差動増幅回路２００に流れる電流を減らして差動
増幅回路２００の反応を少し抑えておく。次に、センス
アンプ動作終了後、内部電源電圧ｉｎｔＶｃｃが安定し
ているときは、外部信号ＢによってＮＭＯＳトランジス
タ２０８もオンさせて差動増幅回路２００を流れる電流
を増やして差動増幅回路２００の感度を良くし、内部電
源電圧ｉｎｔＶｃｃの変動に早く反応するようにする。
外部信号ＡによってＮＭＯＳトランジスタ２０７をオン
させて差動増幅回路２００に流れる電流を減らして差動
増幅回路２００の反応を少し抑えておく。次に、センス
アンプ動作終了後、内部電源電圧ｉｎｔＶｃｃが安定し
ているときは、外部信号ＢによってＮＭＯＳトランジス
タ２０８もオンさせて差動増幅回路２００を流れる電流
を増やして差動増幅回路２００の感度を良くし、内部電
源電圧ｉｎｔＶｃｃの変動に早く反応するようにする。
【００３９】以上のように、実施の形態２の内部電源回
路は、内部電源回路が含んでいる差動増幅回路を流れる
電流を２段階に分けて制御できるので、差動増幅回路の
反応の程度を調整できるようになり、内部電源電圧の制
御能力の高い内部電源回路を提供することが可能とな
る。
路は、内部電源回路が含んでいる差動増幅回路を流れる
電流を２段階に分けて制御できるので、差動増幅回路の
反応の程度を調整できるようになり、内部電源電圧の制
御能力の高い内部電源回路を提供することが可能とな
る。
【００４０】（３） 実施の形態３ 図５は、本発明の実施の形態３の内部電源回路１００３
の回路図である。
の回路図である。
【００４１】図５を参照して、内部電源回路１００３
は、回路１２０と、回路５００とを含む。
は、回路１２０と、回路５００とを含む。
【００４２】回路５００は、ＰＭＯＳトランジスタ２０
０，２０１で構成されたカレントミラー回路５０１と、
ＰＭＯＳトランジスタ２００と内部電源ノード１３０と
の間に接続されたＮＭＯＳトランジスタ２０２と、ＮＭ
ＯＳトランジスタ２０４，２０５で構成されたカレント
ミラー回路５０３と、ＮＭＯＳトランジスタ２０４と内
部電源ノード１３０との間に接続されたＰＭＯＳトラン
ジスタ２０３とを含む。ＰＭＯＳトランジスタ２００よ
りＰＭＯＳトランジスタ２０１の方がトランジスタサイ
ズが大きい。
０，２０１で構成されたカレントミラー回路５０１と、
ＰＭＯＳトランジスタ２００と内部電源ノード１３０と
の間に接続されたＮＭＯＳトランジスタ２０２と、ＮＭ
ＯＳトランジスタ２０４，２０５で構成されたカレント
ミラー回路５０３と、ＮＭＯＳトランジスタ２０４と内
部電源ノード１３０との間に接続されたＰＭＯＳトラン
ジスタ２０３とを含む。ＰＭＯＳトランジスタ２００よ
りＰＭＯＳトランジスタ２０１の方がトランジスタサイ
ズが大きい。
【００４３】ＰＭＯＳトランジスタ２００，２０１のソ
ース電極の各々は、外部電源に接続され、ＰＭＯＳトラ
ンジスタ２００のドレイン電極はＮＭＯＳトランジスタ
２０２のドレイン電極に接続されている。ＮＭＯＳトラ
ンジスタ２０４，２０５のソース電極の各々は接地さ
れ、ＮＭＯＳトランジスタ２０４のドレイン電極はＰＭ
ＯＳトランジスタ２０３のドレイン電極に接続されてい
る。ＮＭＯＳトランジスタ２０２のソース電極とＰＭＯ
Ｓトランジスタ２０３のソース電極とは内部電源ノード
１３０で接続されている。ＮＭＯＳトランジスタ２０２
の基板は接地され、ゲート電極にはリファレンス電圧Ｖ
ｒｅｆ１が印加されている。ＰＭＯＳトランジスタ２０
３の基板は外部電源に接続され、ゲート電極にはリファ
レンス電圧Ｖｒｅｆ２が印加されている。
ース電極の各々は、外部電源に接続され、ＰＭＯＳトラ
ンジスタ２００のドレイン電極はＮＭＯＳトランジスタ
２０２のドレイン電極に接続されている。ＮＭＯＳトラ
ンジスタ２０４，２０５のソース電極の各々は接地さ
れ、ＮＭＯＳトランジスタ２０４のドレイン電極はＰＭ
ＯＳトランジスタ２０３のドレイン電極に接続されてい
る。ＮＭＯＳトランジスタ２０２のソース電極とＰＭＯ
Ｓトランジスタ２０３のソース電極とは内部電源ノード
１３０で接続されている。ＮＭＯＳトランジスタ２０２
の基板は接地され、ゲート電極にはリファレンス電圧Ｖ
ｒｅｆ１が印加されている。ＰＭＯＳトランジスタ２０
３の基板は外部電源に接続され、ゲート電極にはリファ
レンス電圧Ｖｒｅｆ２が印加されている。
【００４４】リファレンス電圧Ｖｒｅｆ１は、ＮＭＯＳ
トランジスタ２０２のスレッショルド電圧Ｖｔｈｎだけ
内部電源電圧ｉｎｔＶｃｃより高い電圧に設定してお
く。この場合、ＰＭＯＳトランジスタ２００，２０１、
ＮＭＯＳトランジスタ２０２を流れる電流は非常に小さ
い。
トランジスタ２０２のスレッショルド電圧Ｖｔｈｎだけ
内部電源電圧ｉｎｔＶｃｃより高い電圧に設定してお
く。この場合、ＰＭＯＳトランジスタ２００，２０１、
ＮＭＯＳトランジスタ２０２を流れる電流は非常に小さ
い。
【００４５】図５において、内部電源電圧ｉｎｔＶｃｃ
がリファレンス電圧Ｖｒｅｆレベルよりも下がった場合
は、従来の内部電源回路と同様に回路１２０が動作し
て、内部電源電圧ｉｎｔＶｃｃをリファレンス電圧Ｖｒ
ｅｆまで回復させる。このとき、ＰＭＯＳトランジスタ
２００，２０１からなるカレントミラー回路５０１も動
作するが、この効果は回路１２０に比べて少ない。
がリファレンス電圧Ｖｒｅｆレベルよりも下がった場合
は、従来の内部電源回路と同様に回路１２０が動作し
て、内部電源電圧ｉｎｔＶｃｃをリファレンス電圧Ｖｒ
ｅｆまで回復させる。このとき、ＰＭＯＳトランジスタ
２００，２０１からなるカレントミラー回路５０１も動
作するが、この効果は回路１２０に比べて少ない。
【００４６】すなわち、内部電源電圧ｉｎｔＶｃｃが設
定値より低くなった場合、内部電源電圧ｉｎｔＶｃｃと
リファレンス電圧Ｖｒｅｆ１との間にはスレッショルド
電圧Ｖｔｈｎ以下の差が生じ、ＮＭＯＳトランジスタ２
０２はオン状態になる。このとき、ＮＭＯＳトランジス
タ２０２を流れる電流がカレントミラー回路５０３で増
幅され、ＰＭＯＳトランジスタ２０１を介して外部電源
から内部電源ノード１３０に電圧が供給され、内部電源
電圧ｉｎｔＶｃｃが昇圧される。
定値より低くなった場合、内部電源電圧ｉｎｔＶｃｃと
リファレンス電圧Ｖｒｅｆ１との間にはスレッショルド
電圧Ｖｔｈｎ以下の差が生じ、ＮＭＯＳトランジスタ２
０２はオン状態になる。このとき、ＮＭＯＳトランジス
タ２０２を流れる電流がカレントミラー回路５０３で増
幅され、ＰＭＯＳトランジスタ２０１を介して外部電源
から内部電源ノード１３０に電圧が供給され、内部電源
電圧ｉｎｔＶｃｃが昇圧される。
【００４７】内部電源電圧ｉｎｔＶｃｃがたとえば３．
３Ｖに設定されると、リファレンス電圧Ｖｒｅｆ１は、
Ｖｒｅｆ１＝ｉｎｔＶｃｃ＋Ｖｔｈｎ≒３．３＋０．７
＝４．０Ｖであり、内部電源電圧ｉｎｔＶｃｃが３．３
ＶになればＮＭＯＳトランジスタ２０２はオフするの
で、内部電源ノード１３０への電圧の供給が止まる。し
たがって、内部電源電圧ｉｎｔＶｃｃは３．３Ｖに安定
する。
３Ｖに設定されると、リファレンス電圧Ｖｒｅｆ１は、
Ｖｒｅｆ１＝ｉｎｔＶｃｃ＋Ｖｔｈｎ≒３．３＋０．７
＝４．０Ｖであり、内部電源電圧ｉｎｔＶｃｃが３．３
ＶになればＮＭＯＳトランジスタ２０２はオフするの
で、内部電源ノード１３０への電圧の供給が止まる。し
たがって、内部電源電圧ｉｎｔＶｃｃは３．３Ｖに安定
する。
【００４８】リファレンス電圧Ｖｒｅｆ２は、ＰＭＯＳ
トランジスタ２０３のスレッショルド電圧Ｖｔｈｐだけ
内部電源電圧ｉｎｔＶｃｃより低い電圧に設定してお
く。この場合、ＰＭＯＳトランジスタ２０３，ＮＭＯＳ
トランジスタ２０４，２０５を流れる電流は非常に小さ
い。内部電源電圧ｉｎｔＶｃｃが、たとえば３．３Ｖに
設定されると、リファレンス電圧Ｖｒｅｆ２は、Ｖｒｅ
ｆ２＝ｉｎｔＶｃｃ−｜Ｖｔｈｐ｜≒３．３−０．７＝
２．６Ｖに設定される。内部電源電圧ｉｎｔＶｃｃが設
定値（３．３Ｖ）より高くなった場合、内部電源電圧ｉ
ｎｔＶｃｃとリファレンス電圧Ｖｒｅｆ２との間にはス
レッショルド電圧Ｖｔｈｐ以上の差が出るため、ＰＭＯ
Ｓトランジスタ２０３はオン状態になる。このとき、Ｐ
ＭＯＳトランジスタ２０３を流れる電流を２０３で増幅
して（ＮＭＯＳトランジスタ２０４よりＮＭＯＳトラン
ジスタ２０５の方がトランジスタサイズが大きい）、内
部電源電圧ｉｎｔＶｃｃをＮＭＯＳトランジスタ２０５
を介してＧＮＤに引抜く。内部電源電圧ｉｎｔＶｃｃが
３．３Ｖになれば、ＰＭＯＳトランジスタ２０３はオフ
するので、内部電源電圧ｉｎｔＶｃｃは３．３Ｖに安定
する。
トランジスタ２０３のスレッショルド電圧Ｖｔｈｐだけ
内部電源電圧ｉｎｔＶｃｃより低い電圧に設定してお
く。この場合、ＰＭＯＳトランジスタ２０３，ＮＭＯＳ
トランジスタ２０４，２０５を流れる電流は非常に小さ
い。内部電源電圧ｉｎｔＶｃｃが、たとえば３．３Ｖに
設定されると、リファレンス電圧Ｖｒｅｆ２は、Ｖｒｅ
ｆ２＝ｉｎｔＶｃｃ−｜Ｖｔｈｐ｜≒３．３−０．７＝
２．６Ｖに設定される。内部電源電圧ｉｎｔＶｃｃが設
定値（３．３Ｖ）より高くなった場合、内部電源電圧ｉ
ｎｔＶｃｃとリファレンス電圧Ｖｒｅｆ２との間にはス
レッショルド電圧Ｖｔｈｐ以上の差が出るため、ＰＭＯ
Ｓトランジスタ２０３はオン状態になる。このとき、Ｐ
ＭＯＳトランジスタ２０３を流れる電流を２０３で増幅
して（ＮＭＯＳトランジスタ２０４よりＮＭＯＳトラン
ジスタ２０５の方がトランジスタサイズが大きい）、内
部電源電圧ｉｎｔＶｃｃをＮＭＯＳトランジスタ２０５
を介してＧＮＤに引抜く。内部電源電圧ｉｎｔＶｃｃが
３．３Ｖになれば、ＰＭＯＳトランジスタ２０３はオフ
するので、内部電源電圧ｉｎｔＶｃｃは３．３Ｖに安定
する。
【００４９】以上のようにして、本発明の実施の形態３
による内部電源回路は、内部電源電圧がリファレンス電
圧より低くなった場合に電位を上げる回路に加えて、内
部電源電圧がリファレンス電圧より高くなった場合に電
位を上げる回路を設けたので、内部電源電圧の制御能力
の高い内部電源回路を提供することが可能となる。
による内部電源回路は、内部電源電圧がリファレンス電
圧より低くなった場合に電位を上げる回路に加えて、内
部電源電圧がリファレンス電圧より高くなった場合に電
位を上げる回路を設けたので、内部電源電圧の制御能力
の高い内部電源回路を提供することが可能となる。
【００５０】（４） 実施の形態４ 図６は、本発明の実施の形態４による内部電源回路１０
０４の構成を示す図である。
０４の構成を示す図である。
【００５１】図６を参照して、内部電源回路１００４
は、内部降圧回路６１３と、その制御用論理ゲート６１
９とを含む。
は、内部降圧回路６１３と、その制御用論理ゲート６１
９とを含む。
【００５２】内部降圧回路６１３は、さらに、回路６１
５，６１７を含み、制御用論理ゲート６１９は、さら
に、回路６１５用制御用論理ゲート６２１と、回路６１
７用制御用論理ゲート６２３とを含む。回路６１５，６
１７は、図３の回路１１５（，１１７）と同様の回路で
ある。ただし、回路６１５，６１７が含む差動増幅回路
の感度は、ともに低いものを使用している。
５，６１７を含み、制御用論理ゲート６１９は、さら
に、回路６１５用制御用論理ゲート６２１と、回路６１
７用制御用論理ゲート６２３とを含む。回路６１５，６
１７は、図３の回路１１５（，１１７）と同様の回路で
ある。ただし、回路６１５，６１７が含む差動増幅回路
の感度は、ともに低いものを使用している。
【００５３】制御用論理ゲート６２１は、ＮＡＮＤゲー
ト６２１ａと、ＮＡＮＤゲート６２１ａの出力が入力さ
れるインバータ６２１ｂとを含み、制御用論理ゲート６
２３は、ＮＡＮＤゲート６２３ａと、ＮＡＮＤゲート６
２３ａの出力が入力されるインバータ６２３ｂとを含
む。
ト６２１ａと、ＮＡＮＤゲート６２１ａの出力が入力さ
れるインバータ６２１ｂとを含み、制御用論理ゲート６
２３は、ＮＡＮＤゲート６２３ａと、ＮＡＮＤゲート６
２３ａの出力が入力されるインバータ６２３ｂとを含
む。
【００５４】ＮＡＮＤゲート６２１ａの一方の入力端子
に外部信号Ｄが入力され、他方の入力端子に外部信号φ
２が入力される。ＮＡＮＤゲート６２３ａの一方の入力
端子に外部信号Ｅが入力され、他方の入力端子に外部信
号φ２が入力される。
に外部信号Ｄが入力され、他方の入力端子に外部信号φ
２が入力される。ＮＡＮＤゲート６２３ａの一方の入力
端子に外部信号Ｅが入力され、他方の入力端子に外部信
号φ２が入力される。
【００５５】インバータ６２１ｂの出力は回路６１５に
入力され、インバータ６２３ｂの出力は回路６１７に入
力され、それぞれの回路をオンまたはオフする。回路６
１５と回路６１７との出力端子は内部電源ノード１３０
に接続され、出力された電圧は内部電源ノード１３０に
供給され、内部電源電圧ｉｎｔＶｃｃを昇圧する。
入力され、インバータ６２３ｂの出力は回路６１７に入
力され、それぞれの回路をオンまたはオフする。回路６
１５と回路６１７との出力端子は内部電源ノード１３０
に接続され、出力された電圧は内部電源ノード１３０に
供給され、内部電源電圧ｉｎｔＶｃｃを昇圧する。
【００５６】図７は、図６の内部電源回路１００４の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【００５７】以下、図７のタイミングチャートを用いて
図６の内部電源回路１００４の動作を説明する。
図６の内部電源回路１００４の動作を説明する。
【００５８】ロウアドレスストローブ信号／ＲＡＳがＬ
レベルになり、センスアンプの動作が終了するまでは内
部電源電圧ｉｎｔＶｃｃのレベルが大きく下がるので、
この期間は外部信号φ２，Ｄ，ＥをＨレベルにして２つ
の回路６１５，６１７を動作させる（第１段階）。回路
６１５，６１７によって、内部電源電圧ｉｎｔＶｃｃの
レベルがリファレンス電圧Ｖｒｅｆレベルまでほぼ回復
したら、内部電源電圧ｉｎｔＶｃｃが上がり過ぎないよ
うに、一方の回路、たとえば外部信号ＥをＬレベルにし
て回路６１７を止める（第２段階）。
レベルになり、センスアンプの動作が終了するまでは内
部電源電圧ｉｎｔＶｃｃのレベルが大きく下がるので、
この期間は外部信号φ２，Ｄ，ＥをＨレベルにして２つ
の回路６１５，６１７を動作させる（第１段階）。回路
６１５，６１７によって、内部電源電圧ｉｎｔＶｃｃの
レベルがリファレンス電圧Ｖｒｅｆレベルまでほぼ回復
したら、内部電源電圧ｉｎｔＶｃｃが上がり過ぎないよ
うに、一方の回路、たとえば外部信号ＥをＬレベルにし
て回路６１７を止める（第２段階）。
【００５９】以上のように、本発明の実施の形態４によ
る内部電源回路１００４は、内部降圧回路が上記のよう
に第１，第２の２段階で動作するため、内部電源電圧の
制御能力の高い内部電源回路を提供することが可能とな
る。
る内部電源回路１００４は、内部降圧回路が上記のよう
に第１，第２の２段階で動作するため、内部電源電圧の
制御能力の高い内部電源回路を提供することが可能とな
る。
【００６０】（５） 実施の形態５ 図８は、本発明の実施の形態５の内部電源回路１００５
の回路図である。
の回路図である。
【００６１】図８を参照して、内部電源回路１００５
は、差動増幅回路３００と、ＰＭＯＳトランジスタ３１
０，８１０と、内部電源電圧補正回路８２０とを含む。
は、差動増幅回路３００と、ＰＭＯＳトランジスタ３１
０，８１０と、内部電源電圧補正回路８２０とを含む。
【００６２】差動増幅回路３００およびＰＭＯＳトラン
ジスタ３１０は、それぞれ図３の差動増幅回路１００お
よびＰＭＯＳトランジスタ１１０と同様のものである。
ジスタ３１０は、それぞれ図３の差動増幅回路１００お
よびＰＭＯＳトランジスタ１１０と同様のものである。
【００６３】内部電源電圧補正回路８２０は、インバー
タ８３０，８４０と、ＰＭＯＳトランジスタ８５０とを
含む。インバータ８３０には外部信号Ａが入力され、イ
ンバータ８３０の出力がインバータ８４０に入力されて
いる。インバータ８４０の出力はＰＭＯＳトランジスタ
８５０のゲート電極に印加されている。
タ８３０，８４０と、ＰＭＯＳトランジスタ８５０とを
含む。インバータ８３０には外部信号Ａが入力され、イ
ンバータ８３０の出力がインバータ８４０に入力されて
いる。インバータ８４０の出力はＰＭＯＳトランジスタ
８５０のゲート電極に印加されている。
【００６４】次にこの内部電源回路１００５の動作を説
明する。ロウアドレスストローブ信号／ＲＡＳがＬレベ
ルになり、センスアンプが動作すると、内部電源電圧ｉ
ｎｔＶｃｃはリファレンス電圧Ｖｒｅｆレベルから大き
く下がってしまう。このとき、第１の実施の形態で説明
したのと同様に、差動増幅回路３００により内部電源電
圧ｉｎｔＶｃｃとリファレンス電圧Ｖｒｅｆとの差が検
出され、ＰＭＯＳトランジスタ３１０がオンし、ＰＭＯ
Ｓトランジスタ３１０のソース電極に接続された外部電
源から内部電源ノード１３０に電圧が供給され、内部電
源電圧ｉｎｔＶｃｃが昇圧される。
明する。ロウアドレスストローブ信号／ＲＡＳがＬレベ
ルになり、センスアンプが動作すると、内部電源電圧ｉ
ｎｔＶｃｃはリファレンス電圧Ｖｒｅｆレベルから大き
く下がってしまう。このとき、第１の実施の形態で説明
したのと同様に、差動増幅回路３００により内部電源電
圧ｉｎｔＶｃｃとリファレンス電圧Ｖｒｅｆとの差が検
出され、ＰＭＯＳトランジスタ３１０がオンし、ＰＭＯ
Ｓトランジスタ３１０のソース電極に接続された外部電
源から内部電源ノード１３０に電圧が供給され、内部電
源電圧ｉｎｔＶｃｃが昇圧される。
【００６５】一方、ロウアドレスストローブ信号／ＲＡ
ＳがＬレベルになると、外部信号ＡがＬレベルになり、
インバータ８３０に入力される。インバータ８３０のＨ
レベルの出力はインバータ８４０の入力となり、インバ
ータ８４０のＬレベルの出力はＰＭＯＳトランジスタ８
５０のゲート電極に印加され、ＰＭＯＳトランジスタ８
５０はオンし、ソース電極に接続された外部電源からＰ
ＭＯＳトランジスタ８１０のソース電極に電圧が供給さ
れる。ＰＭＯＳトランジスタ８１０のゲート電極にはＰ
ＭＯＳトランジスタ３１０と同様に差動増幅回路３００
の出力が印加されているので、ＰＭＯＳトランジスタ８
１０はオン状態にあり、ＰＭＯＳトランジスタ８１０を
介して内部電源ノード１３０に電圧が供給され、内部電
源電圧ｉｎｔＶｃｃが昇圧される。
ＳがＬレベルになると、外部信号ＡがＬレベルになり、
インバータ８３０に入力される。インバータ８３０のＨ
レベルの出力はインバータ８４０の入力となり、インバ
ータ８４０のＬレベルの出力はＰＭＯＳトランジスタ８
５０のゲート電極に印加され、ＰＭＯＳトランジスタ８
５０はオンし、ソース電極に接続された外部電源からＰ
ＭＯＳトランジスタ８１０のソース電極に電圧が供給さ
れる。ＰＭＯＳトランジスタ８１０のゲート電極にはＰ
ＭＯＳトランジスタ３１０と同様に差動増幅回路３００
の出力が印加されているので、ＰＭＯＳトランジスタ８
１０はオン状態にあり、ＰＭＯＳトランジスタ８１０を
介して内部電源ノード１３０に電圧が供給され、内部電
源電圧ｉｎｔＶｃｃが昇圧される。
【００６６】このように、内部電源回路１００５のドラ
イバとしてＰＭＯＳトランジスタ３１０，８１０の双方
が動作し、内部電源電圧ｉｎｔＶｃｃがリファレンス電
圧Ｖｒｅｆレベルまで回復したら、外部信号ＡがＬレベ
ルになり、ＰＭＯＳトランジスタ８５０がオフして、Ｐ
ＭＯＳトランジスタ８１０への電圧供給を止めて、内部
電源電圧ｉｎｔＶｃｃがリファレンス電圧Ｖｒｅｆレベ
ルを超えてしまうことを防止する。
イバとしてＰＭＯＳトランジスタ３１０，８１０の双方
が動作し、内部電源電圧ｉｎｔＶｃｃがリファレンス電
圧Ｖｒｅｆレベルまで回復したら、外部信号ＡがＬレベ
ルになり、ＰＭＯＳトランジスタ８５０がオフして、Ｐ
ＭＯＳトランジスタ８１０への電圧供給を止めて、内部
電源電圧ｉｎｔＶｃｃがリファレンス電圧Ｖｒｅｆレベ
ルを超えてしまうことを防止する。
【００６７】図９は、本発明の実施の形態５による内部
電源回路１００５′の回路図である。
電源回路１００５′の回路図である。
【００６８】図９を参照して、内部電源回路１００５′
は、差動増幅回路３００と、ＰＭＯＳトランジスタ３１
０，８１０と、内部電源電圧補正回路８２１とを含む。
は、差動増幅回路３００と、ＰＭＯＳトランジスタ３１
０，８１０と、内部電源電圧補正回路８２１とを含む。
【００６９】差動増幅回路３００およびＰＭＯＳトラン
ジスタ３１０，８１０は、図８と同様の差動増幅回路お
よびＰＭＯＳトランジスタであって、接続関係もまた図
８と同様である。
ジスタ３１０，８１０は、図８と同様の差動増幅回路お
よびＰＭＯＳトランジスタであって、接続関係もまた図
８と同様である。
【００７０】内部電源電圧補正回路８２１は、インバー
タ８３１と、ＮＭＯＳトランジスタ８５１とを含む。
タ８３１と、ＮＭＯＳトランジスタ８５１とを含む。
【００７１】インバータ８３１には外部信号Ａが入力さ
れ、インバータ８３１の出力がＮＭＯＳトランジスタ８
５１のゲート電極に印加されている。ＮＭＯＳトランジ
スタ８２１のソース電極は外部電源に接続され、ドレイ
ン電極はＰＭＯＳトランジスタ８１０のソース電極に接
続されている。ＰＭＯＳトランジスタ８１０のドレイン
電極は内部電源ノード１３０に接続され、ゲート電極に
は差動増幅回路３００の出力が印加されている。
れ、インバータ８３１の出力がＮＭＯＳトランジスタ８
５１のゲート電極に印加されている。ＮＭＯＳトランジ
スタ８２１のソース電極は外部電源に接続され、ドレイ
ン電極はＰＭＯＳトランジスタ８１０のソース電極に接
続されている。ＰＭＯＳトランジスタ８１０のドレイン
電極は内部電源ノード１３０に接続され、ゲート電極に
は差動増幅回路３００の出力が印加されている。
【００７２】ロウアドレスストローブ信号／ＲＡＳがＬ
レベルになりセンスアンプが動作すると、内部電源電圧
ｉｎｔＶｃｃはリファレンス電圧Ｖｒｅｆレベルから大
きく下がり、内部電源電圧ｉｎｔＶｃｃとリファレンス
電圧Ｖｒｅｆとの差が差動増幅回路３００により検出さ
れ、ＰＭＯＳトランジスタ３１０がオンし、ＰＭＯＳト
ランジスタ３１０のソース電極に接続された外部電源か
ら内部電源ノード１３０に電圧が供給され、内部電源電
圧ｉｎｔＶｃｃが昇圧される。
レベルになりセンスアンプが動作すると、内部電源電圧
ｉｎｔＶｃｃはリファレンス電圧Ｖｒｅｆレベルから大
きく下がり、内部電源電圧ｉｎｔＶｃｃとリファレンス
電圧Ｖｒｅｆとの差が差動増幅回路３００により検出さ
れ、ＰＭＯＳトランジスタ３１０がオンし、ＰＭＯＳト
ランジスタ３１０のソース電極に接続された外部電源か
ら内部電源ノード１３０に電圧が供給され、内部電源電
圧ｉｎｔＶｃｃが昇圧される。
【００７３】一方、ロウアドレスストローブ信号／ＲＡ
ＳがＬレベルになると、外部信号ＡがＬレベルになり、
インバータ８３１に入力される。インバータ８３１のＨ
レベルの出力はＮＭＯＳトランジスタのゲート電極に印
加され、ＮＭＯＳトランジスタ８５１はオンし、ソース
電極に接続された外部電源からＰＭＯＳトランジスタ８
１０のソース電極に電圧が供給される。ＰＭＯＳトラン
ジスタ８１０のゲート電極には、差動増幅回路３００の
出力が印加されているので、ＰＭＯＳトランジスタ８１
０はオン状態にあり、ＰＭＯＳトランジスタ８１０を介
して内部電源ノード１３０に電圧が供給され、内部電源
電圧ｉｎｔＶｃｃが昇圧される。このように、ＰＭＯＳ
トランジスタ３１０，８１０の双方が内部電源回路１０
０５′のドライバとして動作し、内部電源電圧ｉｎｔＶ
ｃｃがリファレンス電圧Ｖｒｅｆレベルまで回復する
と、外部信号ＡがＨレベルになりＰＭＯＳトランジスタ
８５１がオフしてＰＭＯＳトランジスタ８１０への電圧
供給が止まり、内部電源電圧ｉｎｔＶｃｃがリファレン
ス電圧Ｖｒｅｆレベルを超えてしまうことが防止され
る。
ＳがＬレベルになると、外部信号ＡがＬレベルになり、
インバータ８３１に入力される。インバータ８３１のＨ
レベルの出力はＮＭＯＳトランジスタのゲート電極に印
加され、ＮＭＯＳトランジスタ８５１はオンし、ソース
電極に接続された外部電源からＰＭＯＳトランジスタ８
１０のソース電極に電圧が供給される。ＰＭＯＳトラン
ジスタ８１０のゲート電極には、差動増幅回路３００の
出力が印加されているので、ＰＭＯＳトランジスタ８１
０はオン状態にあり、ＰＭＯＳトランジスタ８１０を介
して内部電源ノード１３０に電圧が供給され、内部電源
電圧ｉｎｔＶｃｃが昇圧される。このように、ＰＭＯＳ
トランジスタ３１０，８１０の双方が内部電源回路１０
０５′のドライバとして動作し、内部電源電圧ｉｎｔＶ
ｃｃがリファレンス電圧Ｖｒｅｆレベルまで回復する
と、外部信号ＡがＨレベルになりＰＭＯＳトランジスタ
８５１がオフしてＰＭＯＳトランジスタ８１０への電圧
供給が止まり、内部電源電圧ｉｎｔＶｃｃがリファレン
ス電圧Ｖｒｅｆレベルを超えてしまうことが防止され
る。
【００７４】以上のようにして、本発明の実施の形態５
による内部電源回路は、内部電源回路のドライバとして
動作する２つのＰＭＯＳトランジスタが２段階に分けて
活性化され内部電源電圧がオーバシュートしないように
昇圧できるので、内部電源電圧の制御能力の高い内部電
源回路を提供することが可能となる。
による内部電源回路は、内部電源回路のドライバとして
動作する２つのＰＭＯＳトランジスタが２段階に分けて
活性化され内部電源電圧がオーバシュートしないように
昇圧できるので、内部電源電圧の制御能力の高い内部電
源回路を提供することが可能となる。
【図１】 本発明の実施の形態１による内部電源回路１
００１の構成を示す図である。
００１の構成を示す図である。
【図２】 図１の回路１１５，１１７の回路図である。
【図３】 図１の内部電源回路１０００の動作を示すタ
イミングチャートである。
イミングチャートである。
【図４】 本発明の実施の形態２による内部電源回路１
００２の回路図である。
００２の回路図である。
【図５】 本発明の実施の形態３による内部電源回路１
００３の回路図である。
００３の回路図である。
【図６】 本発明の実施の形態４による内部電源回路１
００４の構成を示す図である。
００４の構成を示す図である。
【図７】 図６の内部電源回路１００４の動作を示すタ
イミングチャートである。
イミングチャートである。
【図８】 本発明の実施の形態５による内部電源回路１
００５の回路図である。
００５の回路図である。
【図９】 本発明の実施の形態５による内部電源回路１
００５′の回路図である。
００５′の回路図である。
【図１０】 従来の内部電源回路１０００の回路図であ
る。
る。
【図１１】 図１０の内部電源回路１０００の動作を示
すタイミングチャートである。
すタイミングチャートである。
１００，２００，３００ 差動増幅回路、１０１，２０
１，５０１，５０３カレントミラー回路、１０３，１０
４，１１０，２０３，２０４，２１０，３１０，８１
０，８５０ ＰＭＯＳトランジスタ、１０５，１０６，
１０７，２０５，２０６，２０７，２０８，８５１ Ｎ
ＭＯＳトランジスタ、１００１，１００２，１００３，
１００４，１００５，１００５′ 内部電源回路、１１
３，６１３ 内部降圧回路、１１９，６１９ 制御用論
理ゲート、１２１ 回路１１５用制御用論理ゲート、１
２３ 回路１１７用制御用論理ゲート、６２１ 回路６
１５用制御用論理ゲート、６２３ 回路６１７用制御用
論理ゲート、１２１ａ，１２３ａ，６２１ａ，６２３ａ
ＮＡＮＤゲート、１２１ｂ，１２３ｂ，６２１ｂ，６
２３ｂ，８３０，８３１，８４０ インバータ、１１
５，１１７，１２０，６１５，６１７ 回路、１３０
内部電源ノード、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，φ１，φ２，φ
３ 外部信号、／ＲＡＳ ロウアドレスストローブ信
号、ｉｎｔＶｃｃ内部電源電圧、ｅｘｔＶｃｃ 外部電
源電圧、Ｖｒｅｆ リファレンス電圧。
１，５０１，５０３カレントミラー回路、１０３，１０
４，１１０，２０３，２０４，２１０，３１０，８１
０，８５０ ＰＭＯＳトランジスタ、１０５，１０６，
１０７，２０５，２０６，２０７，２０８，８５１ Ｎ
ＭＯＳトランジスタ、１００１，１００２，１００３，
１００４，１００５，１００５′ 内部電源回路、１１
３，６１３ 内部降圧回路、１１９，６１９ 制御用論
理ゲート、１２１ 回路１１５用制御用論理ゲート、１
２３ 回路１１７用制御用論理ゲート、６２１ 回路６
１５用制御用論理ゲート、６２３ 回路６１７用制御用
論理ゲート、１２１ａ，１２３ａ，６２１ａ，６２３ａ
ＮＡＮＤゲート、１２１ｂ，１２３ｂ，６２１ｂ，６
２３ｂ，８３０，８３１，８４０ インバータ、１１
５，１１７，１２０，６１５，６１７ 回路、１３０
内部電源ノード、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，φ１，φ２，φ
３ 外部信号、／ＲＡＳ ロウアドレスストローブ信
号、ｉｎｔＶｃｃ内部電源電圧、ｅｘｔＶｃｃ 外部電
源電圧、Ｖｒｅｆ リファレンス電圧。
Claims (9)
- 【請求項１】 外部電源電圧に基づいて内部電源電圧を
発生する内部電源回路であって、 内部電源ノードと、 第１および第１よりも大きい第２の駆動能力を有し、外
部電源電圧に基づいて内部電源電圧を生成して前記内部
電源ノードに供給する内部電源電圧生成手段と、 内部電源電圧が低下してから所定期間、前記内部電源電
圧生成手段を前記第１の駆動能力で動作させ、前記所定
期間経過後、前記内部電源電圧生成手段を前記第２の駆
動能力で動作させる制御手段と、を備えた、内部電源回
路。 - 【請求項２】 外部電源電圧に基づいて内部電源電圧を
発生する内部電源回路であって、 内部電源ノードと、 第１の駆動能力を有し、外部電源電圧に基づいて内部電
源電圧を生成して前記内部電源ノードに供給する第１の
内部電源電圧生成手段と、 前記第１よりも大きい第２の駆動能力を有し、外部電源
電圧に基づいて内部電源電圧を生成して前記内部電源ノ
ードに供給する第２の内部電源電圧生成手段と、 内部電源電圧が低下してから所定期間、前記第１の内部
電源電圧生成手段を動作させ、前記所定期間経過後、前
記第２の内部電源電圧生成手段を動作させる制御手段
と、を備えた、内部電源回路。 - 【請求項３】 前記第１の内部電源電圧生成手段は、 第１の増幅率を有し、基準電圧と内部電源電圧とが入力
される第１の差動増幅回路と、 外部電源電圧と内部電源電圧との間に設けられ前記第１
の差動増幅回路の出力によりオン／オフする第１のトラ
ンジスタと、を備え、 前記第２の内部電源電圧生成手段は、 前記第１よりも大きい第２の増幅率を有し、基準電圧と
内部電源電圧とが入力され、前記基準電圧と前記内部電
源電圧との差を検出する第２の差動増幅回路と、 外部電源電圧と内部電源電圧との間に設けられ前記第２
の差動増幅回路の出力によりオン／オフする第２のトラ
ンジスタと、を備えた、請求項２に記載の内部電源回
路。 - 【請求項４】 前記内部電源電圧生成手段は、 基準電圧と内部電源電圧とが入力され、前記基準電圧と
前記内部電源電圧との差を検出する差動増幅回路と、 外部電源と前記内部電源ノードとの間に設けられ前記差
動増幅回路の出力によりオン／オフする第１のトランジ
スタと、を備え、 前記差動増幅回路は、 電流源と、 外部電源と前記電流源との間に並列に設けられた第２お
よび第３のトランジスタと、を備えた、請求項１に記載
の内部電源回路。 - 【請求項５】 前記電流源は、 前記第２および第３のトランジスタの一方電極に接続さ
れ外部信号に基づいてオン／オフする第４および第５の
トランジスタ、を備えた、請求項４に記載の内部電源回
路。 - 【請求項６】 外部電源電圧に基づいて内部電源電圧を
生成する内部電源回路であって、 内部電源ノードと、 外部電源電圧に基づいて内部電源電圧を生成して前記内
部電源ノードに供給する内部電源電圧生成手段と、 外部電源電圧または接地電圧に基づいて前記内部電源電
圧生成手段で生成された内部電源電圧を補正するための
電圧を前記内部電源ノードに供給する内部電源電圧補正
手段と、を備え、 前記内部電源電圧補正手段は、 内部電源電圧の大きさに応じて活性化される第１および
第２のトランジスタ、を備え、前記第１のトランジスタ
を介して外部電源から前記内部電源ノードに電圧を供給
し、前記第２のトランジスタを介して接地により前記内
部電源ノードから電圧を引抜く内部電源回路。 - 【請求項７】 外部電源電圧に基づいて内部電源電圧を
生成する内部電源回路であって、 内部電源ノードと、 所定の駆動能力を有し、外部電源電圧に基づいて内部電
源電圧を生成して前記内部電源ノードに供給する第１お
よび第２の内部電源電圧生成手段と、 内部電源電圧が低下してから所定期間、前記第１および
第２の内部電源電圧生成手段を動作させ、前記所定期間
経過後、前記第１の内部電源電圧生成手段のみを動作さ
せる制御手段と、を備えた、内部電源回路。 - 【請求項８】 前記第１および第２の内部電源電圧生成
手段の各々は、 所定の増幅率を有し、基準電圧と内部電源電圧とが入力
される差動増幅回路と、 外部電源と内部電源ノードとの間に設けられ前記差動増
幅回路の出力によりオン／オフするトランジスタと、を
備えた、請求項７に記載の内部電源回路。 - 【請求項９】 外部電源電圧に基づいて内部電源電圧を
生成する内部電源回路であって、 内部電源ノードと、 所定の駆動能力を有し、外部電源電圧に基づいて内部電
源電圧を生成して前記内部電源ノードに供給する内部電
源電圧生成手段と、 外部電源電圧に基づいて内部電源電圧を補正するための
電圧を前記内部電源ノードに供給する内部電源電圧補正
手段と、を備え、 前記内部電源電圧生成手段は、 所定の増幅率を有し、基準電圧と内部電源電圧とが入力
される差動増幅回路と、 外部電源と内部電源ノードとの間に設けられ前記差動増
幅回路の出力によりオン／オフする第１のトランジスタ
と、を備え、 前記内部電源電圧補正手段は、 外部電源と内部電源ノードとの間に前記第１のトランジ
スタと並列に設けられ、外部信号に基づいて活性化され
る第２のトランジスタ、を備えた、内部電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20336595A JP3677322B2 (ja) | 1995-08-09 | 1995-08-09 | 内部電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20336595A JP3677322B2 (ja) | 1995-08-09 | 1995-08-09 | 内部電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955085A true JPH0955085A (ja) | 1997-02-25 |
| JP3677322B2 JP3677322B2 (ja) | 2005-07-27 |
Family
ID=16472825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20336595A Expired - Fee Related JP3677322B2 (ja) | 1995-08-09 | 1995-08-09 | 内部電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3677322B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318154A (ja) * | 2007-06-18 | 2007-12-06 | Renesas Technology Corp | 半導体装置及び直流電圧回路 |
| JP2009116684A (ja) * | 2007-11-07 | 2009-05-28 | Toshiba Corp | 電圧発生回路 |
| JP2021163511A (ja) * | 2020-04-03 | 2021-10-11 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
-
1995
- 1995-08-09 JP JP20336595A patent/JP3677322B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318154A (ja) * | 2007-06-18 | 2007-12-06 | Renesas Technology Corp | 半導体装置及び直流電圧回路 |
| JP2009116684A (ja) * | 2007-11-07 | 2009-05-28 | Toshiba Corp | 電圧発生回路 |
| JP2021163511A (ja) * | 2020-04-03 | 2021-10-11 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
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| Publication number | Publication date |
|---|---|
| JP3677322B2 (ja) | 2005-07-27 |
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