JPH0955303A - チップ型薄膜サーミスタ素子およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 実装部品をより少なくし、温度補償回路の製
造をより容易化する。 【解決手段】 素子形成面を有する基材１、素子形成面
上に設けられた第１電極層２、第１電極層上に設けられ
たサーミスタ薄膜３、ならびにサーミスタ薄膜を介して
第１電極層と対向する第２および第３の電極層４、５を
備える。素子の製造に際しては、サーミスタ薄膜は各素
子毎に分離したパターンとして形成する必要はない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば水晶発振器の低
温部補償用に用いられる負の温度係数を有するサーミス
タとして好適に用いられる、チップ型薄膜サーミスタ素
子の製造方法に関する。

【０００２】

【従来の技術】携帯電話等の屋外で使用される小型通信
機器には、使用温度による発振周波数の変化が僅少とな
るようにＡＴカット板水晶振動子と増幅器と温度補償回
路を含む温度補償型の水晶発振器が用いられているが、
この温度補償回路としては、従来、図４に示されるもの
が知られている。

【０００３】この温度補償回路は、同図に示すように、
水晶振動子に直列に接続した低温部補償回路Ｌおよび高
温部補償回路Ｈを備える。低温部補償回路Ｌは相互に並
列に接続したコンデンサＣ_L およびサーミスタＴｈ_L を
有し、高温部補償回路Ｈは相互に並列に接続したコンデ
ンサＣ_H およびサーミスタＴｈ_H を有する。サーミスタ
Ｔｈ_L 、Ｔｈ_H はいずれも負の温度特性を有するもので
ある。そして各コンデンサＣ_L 、Ｃ_H の容量と温度補償
回路全体としての等価直列容量との比の温度変化に対す
る変化量が、低温部補償回路Ｌでは常温（２５℃）以上
においては僅少であるが低温部において大きくなるよう
に、また高温部補償回路Ｈでは常温以下においては僅少
であるが高温部において大きくなるように、それぞれの
コンデンサＣ_L 、Ｃ_H とサーミスタＴｈ_L 、Ｔｈ_H を設
定している。

【０００４】また、温度補償回路の補償感度調整用とし
て、低温部補償回路ＬにおいてはサーミスタＴｈ_L に並
列に抵抗Ｒ_L を挿入し、高温部補償回路２においてはサ
ーミスタＴｈ_H に直列に抵抗Ｒ_H を挿入している。した
がって、低温部補償回路Ｌおよび高温部補償回路Ｈに使
用されるチップ型素子としては、サーミスタ、コンデン
サおよび調整抵抗の３種類を必要とする。

【０００５】

【発明が解決しようとする課題】しかしながら、水晶発
振器の小型化が要求される昨今においては、より実装部
品数が少なく、かつ製造容易であることが要求されてい
る。

【０００６】そこで本発明は、水晶発振器の温度補償回
路の低温部補償用のサーミスタ用等として有用なチップ
型薄膜サーミスタ素子およびその製造方法において、実
装部品をより少なくし、補償回路の製造をより容易化す
ることを目的とする。

【０００７】

【課題を解決するための手段および作用】この目的を達
成するため本発明のチップ型薄膜サーミスタ素子は、素
子形成面を有する基材（１）、前記素子形成面上に設け
られた第１の電極層（２）、この第１電極層上に設けら
れたサーミスタ薄膜（３）、ならびに、このサーミスタ
薄膜を介して前記第１電極層と対向する第２および第３
の電極層（４，５）を具備することを特徴とする。

【０００８】この構成において、第２電極層および第１
電極層間は第１のサーミスタ素子として作用し、第３電
極層および第１電極層間は第２のサーミスタ素子として
作用する。したがって、第１および第２サーミスタ素子
を直列に接続した構成となっている。所望の特性は、サ
ーミスタ薄膜の温度特性、誘電率、膜厚、各電極間の交
差面積等を制御することによって得られる。

【０００９】具体的な一態様においては、前記サーミス
タ素子は負の抵抗温度係数を有し、２５℃、５〜２５Ｍ
Ｈｚにおける前記第２および第３電極層間の容量値が１
５ｐＦ以上、抵抗値が１００Ω以下であることを特徴と
する。かかる容量値が１５ｐＦ未満では、水晶発振器の
発振が不安定となり、また、抵抗値が１００Ωを超える
と、損失抵抗が大きくなり、望ましくないからである。
かかる特性を制御することにより、図４の従来例におけ
る低温部補償回路のコンデンサＣ_L 、さらには調整抵抗
Ｒ_L の機能をサーミスタ素子が有し、図５に示すよう
に、低温部補償回路を本サーミスタ素子Ｔｈ_L のみで構
成することも可能である。

【００１０】このような本発明のチップ型薄膜サーミス
タ素子の製造は、前記基材となる基板（３１）上に複数
チップ分の前記第１電極層をマトリクス状に配置した薄
膜パターンを成膜し、次に、前記サーミスタ薄膜となる
層を前記複数チップの領域にわたる１枚の薄膜層として
成膜し、次に、前記第１電極層に対応する前記第２およ
び第３電極層の薄膜パターンを成膜し、そして、前記第
２および第３電極層の薄膜パターンを成膜した後、チッ
プ（３４）毎に切断することにより、行うことができ
る。これによれば、サーミスタ薄膜を、全チップに渡っ
て連続した１つの薄膜として成膜することができ、各チ
ップ毎に孤立したパターンとして成膜することが不要と
なるため、生産性の向上が図られるとともに、サーミス
タ薄膜あるいは素子としての特性向上が図られる。

【００１１】なお、より具体的な態様においては、第１
電極層と第２および第３電極層とがサーミスタ薄膜を介
して対向する素子部分の上が保護層（６）で覆われる。
また、素子のＸ方向に垂直な両端面上には、外部との接
続のために、それぞれ第２電極層および第３電極層に接
続した端面電極層（７）が設けられる。なお、外部との
接続のためには、端面電極に限らず、ワイヤボンディン
グ等の他の手段を用いても良い。

【００１２】

【実施例】図１（ａ）は本発明の一実施例に係るチップ
型薄膜サーミスタ素子を示す平面図であり、同図（ｂ）
はそのＡＡ線断面図である。同図に示すように、この素
子は、各面がＸＹＺ方向に直行するほぼ直方体形状を有
し、Ｚ方向に垂直な１つの面を素子形成面とする基材
１、素子形成面上に設けられた第１の電極層２、第１電
極層２を覆い、素子形成面のＸ方向１端から他端へかけ
て設けられたサーミスタ薄膜３、ならびに、サーミスタ
薄膜３を介して第１電極層２と対向する第２および第３
の電極層４および５を備える。また、第１電極層２と第
２および第３電極層４および５とがサーミスタ薄膜３を
介して対向する素子部分の上は保護層６で覆われてい
る。また、素子のＸ方向に垂直な両端面上から第２およ
び第３電極層４および５上にかけては、外部との接続の
ために、それぞれ第２電極層および第３電極層４および
５に接続した端面電極層７が設けられる。

【００１３】基材１は、ホウケイ酸バリウムガラス等か
らなる。第１〜第３電極層２、４、５はニッケル、クロ
ム、アルミニウム、チタン、銅等の薄膜からなる。ま
た、サーミスタ薄膜３はマンガン・コバルト複合酸化
物、これにニッケル、銅、カルシウムのうちの少なくと
も１種を含む複合酸化物である。

【００１４】サーミスタ薄膜３の厚みは０．５〜２０μ
ｍが望ましく、厚みが０．５μｍ未満では本素子の容量
値（Ｃｐ）、抵抗値（Ｒｐ）の制御が困難であり、厚み
が２０μｍを超えると厚膜領域となり、コスト高とな
る。また、第２電極層および第３電極層４および５と第
１電極層２との重なり部分の面積（電極面積）は長さ１
００〜８００μｍ×幅１００〜６００μｍである。電極
面積がこれより小さいと２５℃、１５ＭＨｚにおける容
量値（Ｃｐ）が１５ｐＦ以上であるという、後述の要件
を満足できず、またチップサイズにより制限されるた
め、これより大きくできない。

【００１５】保護層６は、第２および第３電極層４およ
び５のＸ方向端部側が露出するように設けられている。
保護層６の材料としては、シリコーン樹脂、エポキシ樹
脂、ポリイミド樹脂等の絶縁性耐熱樹脂が例示される。
また、第２および第３電極層４および５の上に酸化ケイ
素薄膜を形成し、その上に絶縁性耐熱樹脂を設け、これ
らの層で保護層６を構成して、耐熱性を向上させるよう
にしてもよい。

【００１６】端面電極層７は下から密着層、電極層、お
よび半田層の順の３層で構成され、各端面電極層７の密
着層はそれぞれ第２および第３電極層４および５に接続
している。端面電極層７の密着層はチタンまたはクロム
の薄膜からなり、電極層はニッケル薄膜、または銅、ニ
ッケル、銀を主剤としたポリマーまたはサーメット厚膜
からなる。また、表面層はスズ薄膜等の半田下地層また
はその上のＰｂ／Ｓｎ、Ａｇ／Ｓｎ等の層からなる。各
端面電極層７は、それぞれ第２および第３電極層４およ
び５のＸ方向端部側露出部を覆うように形成される。な
お、端面電極層７の密着層として、銀粉を主成分とした
樹脂硬化型ペーストを両端面に塗布、硬化したものを用
いてもよい。

【００１７】このサーミスタ素子は、負の抵抗温度係数
を有し、サーミスタの電気伝導特性および誘電特性を利
用することにより、図５に示すように低温部補償回路を
１つのチップＴｈ_L で実現するものである。すなわち、
サーミスタを構成する複合酸化物を薄膜化し、誘電体特
性を付加することにより、低温部補償用として従来は必
要であった図４に示されるコンデンサＣ_L と抵抗Ｒ_L が
不要となる。またそのためには、２５℃、５〜２５ＭＨ
ｚにおける容量値（Ｃｐ）をが１５ｐＦ以上、抵抗値
（Ｒｐ）を１００Ω以下とする必要がある。容量値（Ｃ
ｐ）が１５ｐＦ未満では、水晶発振器の発振が不安定と
なり、また、抵抗値（Ｒｐ）が１００Ωを超えると、損
失抵抗が大きくなり、望ましくない。

【００１８】次に、このサーミスタ素子の製造方法を説
明する。製造は、下記(1)〜(10)の手順で行う。

【００１９】(1)基材処理：基材１となる、縦１００ｍ
ｍ、横１００ｍｍ、厚さ０．５ｍｍのホウケイ酸バリウ
ムガラス基板を用意し、これを、中性洗剤を満たした超
音波洗浄槽中において脱脂し、その後、超純水で洗浄
し、そして、クリーンルーム内で室温下において乾燥さ
せる。

【００２０】(2)下側電極成膜：図２に示すようなドラ
ム型スパッタリング装置を用い、リフトオフ法により、
ＸＹ方向にマトリクス状に配置された複数チップ分の第
１電極２パターンを形成する。すなわちまず、基板上の
第１電極２パターンを形成する部分以外をレジストで覆
い、この基板を回転ドラム１１に装着する。次に、チタ
ンおよびニッケルを順次スパッタリングターゲット１３
として用い、回転ドラム１１を回転させ、アルゴン・ガ
ス流１２を供給しながらスパッタリングを行なう。スパ
ッタリング終了後、レジストを剥離する。これにより、
膜厚が０．１μｍのチタン層を基板に対する密着層とす
る、膜厚が０．３μｍのニッケル薄膜による第１電極２
のパターンが形成される。チタンを密着層としたのは、
基材１を構成するホウケイ酸バリウムガラスとの密着
性、およびサーミスタ薄膜３（マンガン・コバルト・ニ
ッケル複合酸化物薄膜）に対する影響を考慮したもので
ある。なお、成膜条件は次の通りである。

【００２１】［成膜条件］スパッタ圧：５ｍｍＴｏｒ
ｒ、Ａｒガス流量：１２０ｃｃ／ｍｉｎ．、ＤＣパワ
ー：３ＫＷ、チタン成膜時間：２０分、ニッケル成膜時
間：３０分、ドラム回転：１０ｒｐｍ。

【００２２】(3)サーミスタ成膜：図２のドラム型スパ
ッタリング装置を用い、第１電極２のパターンを形成し
た基板を回転ドラム１１に装着する。次にマンガン・コ
バルト・ニッケル複合酸化物をスパッタリングターゲッ
ト１３とし、回転ドラム１１を回転させ、アルゴンおよ
び酸素の混合ガス流１２を供給しながらスパッタリング
を行なう。これにより、基板および下側電極２上に厚さ
０．６μｍのサーミスタ薄膜（マンガン・コバルト・ニ
ッケル複合酸化物薄膜）が形成される。なお、成膜条件
は次の通りである。

【００２３】［成膜条件］スパッタ圧：２ｍｍＴｏｒ
ｒ、ＡｒおよびＯ₂ の混合ガスの流量：２０ｃｃ／ｍｉ
ｎ．（Ａｒ：１８ｃｃ／ｍｉｎ．、Ｏ₂ ：２ｃｃ／ｍｉ
ｎ．）、ＤＣパワー：１ＫＷ、成膜時間：４時間、ドラ
ム回転：１０ｒｐｍ。

【００２４】(4)上側電極成膜：図２のドラム型スパッ
タリング装置を用い、リフトオフ法により第２および第
３電極４、５のパターンを形成する。すなわち、まず、
サーミスタ薄膜３のパターンが形成された基板上の第２
および第３電極４、５のパターンを形成する部分以外を
レジストで覆い、この基板を回転ドラム１１に装着す
る。次に、ニッケルをスパッタリングターゲット１３と
して用い、回転ドラム１１を回転させ、アルゴン・ガス
流１２を供給しながらスパッタリングを行なう。そして
スパッタリング終了後、レジストを剥離する。これによ
り、厚さ０．３μｍの第２および第３電極４、５のパタ
ーン（ニッケル薄膜）が形成される。なお成膜条件は次
の通りである。

【００２５】［成膜条件］スパッタ圧：５ｍｍＴｏｒ
ｒ、Ａｒガス流量：１２０ｃｃ／ｍｉｎ．、ＤＣパワ
ー：３ＫＷ、成膜時間：３０分、ドラム回転：１０ｒｐ
ｍ。

【００２６】(5)保護膜成膜：図２のドラム型スパッタ
リング装置を用い、リフトオフ法により保護層６を構成
する酸化ケイ素薄膜を第２および第３電極４、５パター
ン上に形成する。すなわち、まず、保護層６のパターン
が形成される部分以外をレジストで覆う。このとき、保
護層６が、第２および第３電極４、５の端面部分が露出
するようにして形成されるように、また保護層６のパタ
ーンはＹ方向に隣接した各素子間で連続したストライプ
状のものとして形成されるようにレジストを配置する。
次に、ＳｉＯ₂ をターゲット１３とし、回転ドラム１１
を回転させ、アルゴン・ガス流１２を供給しながらスパ
ッタリングを行う。そしてスパッタリング終了後、レジ
ストを剥離する。これにより保護層５を構成する厚さ
０．４μｍの酸化ケイ素薄膜が形成される。なお成膜条
件は次の通りである。

【００２７】［成膜条件］スパッタ圧：２ｍｍＴｏｒ
ｒ、Ａｒガス流量：２０ｃｃ／ｍｉｎ．、ＤＣパワー：
１ＫＷ、成膜時間：４時間、ドラム回転：１０ｒｐｍ。

【００２８】(6)アニール：エアーオーブンにより、３
００℃で４時間、アニールを行ない、その後、空気中で
自然冷却させる。このアニールと、前記（３）のサーミ
スタ成膜工程におけるＡｒガスへのＯ₂ ガスの混入とに
より、サーミスタ薄膜３は熱的安定性が向上し、経時変
化が減少したものとなる。

【００２９】(7)保護樹脂印刷：０．１ｍｍ厚さのパタ
ーニングされたメタルマスクを用い、エポキシ系熱硬化
樹脂をスクリーン印刷機にてスクリーン印刷し、これを
排気型オーブン中で２００℃、３０分、加熱硬化するこ
とによって、厚さ５０μｍの絶縁性耐熱樹脂層を上記酸
化ケイ素薄膜上に形成する。これにより、酸化ケイ素薄
膜および絶縁性耐熱樹脂層からなる保護層６のパターン
が形成される。

【００３０】(8)スティック化：以下の工程の説明では
主に図３を参照する。粘着性テープ上に、保護層６まで
の薄膜パターンが形成された基板３１を配置し、そして
これをダイシング装置に配置し、その高速回転するダイ
ヤモンドブレードによって、粘着性テープ上の基板３１
をスティック状に順次切断する。切断方向は、サーミス
タ素子を基準とする図１および図３のＸＹＺ方向によれ
ばＹＺ方向に平行であり、切断間隔は基材１のＸ方向幅
Ｗ_x に一致する。次に、このようにして切断した基材１
を粘着性テープから剥離する。これにより、長さが１０
０ｍｍ、幅が１．６ｍｍ、厚さが０．５ｍｍの、多数の
スティック状に切断されたスティック状物３２を得る。

【００３１】(9)端面電極の成膜：スティック状物３２
を複数本ずつ、各スティックの向きを揃え、各スティッ
ク状物３２をＺ方向に積み重ねる。

【００３２】次に、この積畳物３３を、Ｘの正方向から
スパッタリングが行われるように、図２のスパッタリン
グ装置の回転ドラム１１に装着する。そして、チタン、
ニッケルおよび銀をこの順で順次スパッタリングターゲ
ット１３として用い、回転ドラム１１を回転させなが
ら、前記積畳物に対し、Ｘの正方向（方向Ａ）からスパ
ッタリングを行う。また、逆の方向からも、すなわちＸ
の負方向（方向Ｂ）からも同様にしてスパッタリングを
行う。これにより、厚さが０．０５μｍの密着層（チタ
ン薄膜）、厚さが０．５μｍの電極層（ニッケル薄
膜）、および厚さが０．２μｍの表面層（銀薄膜）から
なる端面電極が形成される。図１（ｂ）はこのスパッタ
リング終了後の積畳物３３の一部を拡大してＹ方向から
見た様子を示す。保護層のパターンは、Ｙ方向に隣接す
る各素子間で連続したストライプ状のものとして成膜さ
れているため、図３（ｂ）に示すように、保護層のパタ
ーン５ｓにより、両側の端面電極の薄膜パターン２３は
相互に分離して成膜される。なお、成膜条件は次の通り
である。

【００３３】［成膜条件］スパッタ圧：５ｍｍＴｏｒ
ｒ、Ａｒガス流量：１２０ｃｃ／ｍｉｎ．、ＤＣパワ
ー：３ＫＷ、チタン成膜時間：１０分、ニッケル成膜時
間：３０分、銀成膜時間：１０分、ドラム回転：１０ｒ
ｐｍ。

【００３４】(10)チップ化：前記積畳物を、前記ダイシ
ング装置により、ＸＺ平面に平行に０．８ｍｍ間隔（Ｗ
_y )で切断する。これにより、１チップの長さ（Ｘ方向
寸法）が１．６ｍｍ、幅（Ｙ方向寸法）が約０．８ｍ
ｍ、厚さ（Ｚ方向寸法）が０．５ｍｍのサーミスタ素子
３４が複数得られる。

【００３５】このようにして得られたサーミスタ素子の
交流値を下記の方法で評価した結果を従来より低温部補
償用に用いられているサーミスタ（マンガン・コバルト
複合酸化物焼結体）およびコンデンサの値と共に、表１
に示す。

【００３６】［交流値］２５℃および０℃の循風式恒温
槽中に設置された測定用治具に素子をセットした後、イ
ンピーダンスアナライザにより１５ＭＨｚにおける素子
の抵抗値（Ｒｐ）と容量（Ｃｐ）を測定したものであ
る。

【００３７】

【表１】 またこのサーミスタ素子の温度補償特性を下記の方法で
評価した結果を示す。先ず、従来の低温部補償回路にサ
ーミスタ、コンデンサ、抵抗を有する図４に示される水
晶発信器の温度補償回路の温度補償特性を図６に、低温
部補償回路を用いず、高温部補償回路のみを用いた水晶
発信器の温度補償回路の温度補償特性を図７に、低温部
補償回路として本発明のサーミスタ素子のみを用いた図
５に示される水晶発信器の温度補償回路の温度補償特性
を図８にそれぞれ示す。

【００３８】［温度補償特性］−３０℃から＋８０℃ま
で調整できる循風式恒温槽中に、低温部補償回路に所望
の素子を接続した水晶発振器を設置する。水晶発振器に
は直流電源（５Ｖ）および周波数カウンターが接続され
ており、温度を変化させながら発振周波数を測定する。
２５℃における発振周波数をｆ２５とすると、Ｔ℃にお
ける周波数偏差値は、次式で表わされる。 Δｆ／ｆ＝（ｆＴ−ｆ２５）／ｆ２５ 図６〜８の比較から明らかなように、図８に示される温
度補償特性は図６とほぼ同等であり、図７に示される温
度補償特性を大幅に改善していることが判る。

【００３９】また、従来より低温部補償用に用いられて
いるサーミスタ（マンガン・コバルト複合酸化物焼結
体）およびコンデンサの５〜２５ＭＨｚにおける容量値
（Ｃｐ）と抵抗値（Ｒｐ）を下記の測定条件により測定
し、その結果を図９に示すと共に、本実施例のサーミス
タ素子の５〜２５ＭＨｚにおける容量値（Ｃｐ）と抵抗
値（Ｒｐ）を同様に測定し、その結果を図１０に示す。

【００４０】［測定条件］２５℃に温度調整された室内
に設置したインピーダンスアナライザにより、容量値
（Ｃｐ）と抵抗値（Ｒｐ）を測定する。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
低温部補償回路のコンデンサ、さらには調整抵抗の機能
をサーミスタ素子が有するため、低温部補償回路を本発
明のサーミスタ素子のみで構成することができる。した
がって、実装部品をより少なくし、補償回路の製造をよ
り容易化することができる。また、本発明の製造方法に
よれば、サーミスタ薄膜のパターンを、Ｘ方向各列毎の
第１電極層に対応したストライプ状のパターンとして成
膜するため、生産性の向上を図ることができるととも
に、サーミスタ薄膜あるいは素子としての特性向上を図
ることができる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係るチップ型薄膜サーミ
スタ素子を示す平面図およびそのＡＡ線断面図である。

【図２】 図１の素子の製造に使用されるドラム型スパ
ッタリング装置を示す側面図および上面図である。

【図３】 図１の素子を製造する際のスティック化から
チップ化までの工程を概念的に示す図である。

【図４】 従来例に係る温度補償回路を示す回路図であ
る。

【図５】 本発明の製造方法により製造されるサーミス
タ素子を用いた温度補償回路を示す回路図である。

【図６】 従来の水晶発振器に用いられている温度補償
回路の温度補償特性を示すグラフである。

【図７】 水晶発信器に用いられる温度補償回路の低温
部補償回路を除いた際の温度補償特性を示すグラフであ
る。

【図８】 図１のサーミスタ素子を水晶発振器における
温度補償回路の低温部補償用のサーミスタとして用いた
温度補償回路の温度補償特性を示すグラフである。

【図９】 従来より低温部補償用に用いられているサー
ミスタ（マンガン・コバルト複合酸化物焼結体）の５〜
２５ＭＨｚにおける容量値（Ｃｐ）と抵抗値（Ｒｐ）を
示すグラフである。

【図１０】 図１のサーミスタ素子の５〜２５ＭＨｚに
おける容量値（Ｃｐ）と抵抗値（Ｒｐ）を示すグラフで
ある。

【符号の説明】

１：基材、２：第１電極層、３：サーミスタ薄膜、４：
第２電極層、５：第３電極層、６：保護膜、７：端面電
極層、１１：回転ドラム、１２：ガス流、１３：ターゲ
ット。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 素子形成面を有する基材（１）、前記素
   子形成面上に設けられた第１の電極層（２）、この第１
   電極層上に設けられたサーミスタ薄膜（３）、ならび
   に、このサーミスタ薄膜を介して前記第１電極層と対向
   する第２および第３の電極層（４，５）を具備すること
   を特徴とするチップ型薄膜サーミスタ素子。
2. 【請求項２】 前記サーミスタ素子は負の抵抗温度係数
   を有し、２５℃、５〜２５ＭＨｚにおける前記第２およ
   び第３電極層間の容量値が１５ｐＦ以上、抵抗値が１０
   ０Ω以下であることを特徴とする請求項１記載のチップ
   型サーミスタ素子。
3. 【請求項３】 素子形成面を有する基材（１）、前記素
   子形成面上に設けられた第１の電極層（２）、この第１
   電極層上に設けられたサーミスタ薄膜（３）、ならび
   に、このサーミスタ薄膜を介して前記第１電極層と対向
   する第２および第３の電極層（４，５）を具備するチッ
   プ型薄膜サーミスタ素子を製造する方法であって、 前記基材となる基板（３１）上に複数チップ分の前記第
   １電極層をマトリクス状に配置した薄膜パターンを成膜
   する工程と、 前記第１電極層のパターンを成膜した後、前記サーミス
   タ薄膜となる層を前記複数チップの領域にわたる１つの
   薄膜層として成膜する工程と、 前記サーミスタ薄膜の層を成膜した後、前記第１電極層
   に対応する前記第２および第３電極層の薄膜パターンを
   成膜する工程と、 前記第２および第３電極層の薄膜パターンを成膜した
   後、チップ（３４）毎に切断する工程とを具備すること
   を特徴とするチップ型薄膜サーミスタ素子の製造方法。