JPH0955431A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0955431A JPH0955431A JP22970595A JP22970595A JPH0955431A JP H0955431 A JPH0955431 A JP H0955431A JP 22970595 A JP22970595 A JP 22970595A JP 22970595 A JP22970595 A JP 22970595A JP H0955431 A JPH0955431 A JP H0955431A
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Abstract
(57)【要約】
【課題】 配線間容量に起因する信号遅延を抑制する。
【解決手段】 配線となるアルミニウム膜３上にシリコ
ン酸化膜４を形成してからパターニングを行って、アル
ミニウム膜３を配線形状に加工するとともに、アルミニ
ウム膜３間に高アスペクト比の溝部を形成する。しかる
後、溝部が埋め込まれずかつこの溝部の上部が塞がれる
ようにスパッタリング法でシリコン酸化膜６を形成する
ことにより、配線間に空洞Ａを形成する。 【効果】 配線間容量が低下し高速化に寄与できる。
ン酸化膜４を形成してからパターニングを行って、アル
ミニウム膜３を配線形状に加工するとともに、アルミニ
ウム膜３間に高アスペクト比の溝部を形成する。しかる
後、溝部が埋め込まれずかつこの溝部の上部が塞がれる
ようにスパッタリング法でシリコン酸化膜６を形成する
ことにより、配線間に空洞Ａを形成する。 【効果】 配線間容量が低下し高速化に寄与できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体装置において配線間容量を低減す
るために用いて好適である。
法に関し、特に半導体装置において配線間容量を低減す
るために用いて好適である。
【０００２】
【従来の技術】半導体集積回路は年々その集積度が増大
し、それに従い配線幅やコンタクト孔径は微細化された
が、この微細化により種々の問題が顕在化してきてい
る。この問題として、例えば、微細なコンタクト孔内で
のメタル配線膜の被覆性の低下の問題、メタル配線幅の
縮小化による配線抵抗増大の問題、あるいは、メタル配
線間隔の縮小化による配線間容量増大の問題がある。
し、それに従い配線幅やコンタクト孔径は微細化された
が、この微細化により種々の問題が顕在化してきてい
る。この問題として、例えば、微細なコンタクト孔内で
のメタル配線膜の被覆性の低下の問題、メタル配線幅の
縮小化による配線抵抗増大の問題、あるいは、メタル配
線間隔の縮小化による配線間容量増大の問題がある。
【０００３】ところで配線による信号遅延は、配線抵抗
と配線間容量との積で表される。従って、信号遅延を最
小限に抑制するためには、配線抵抗および配線間容量の
両方の低減を図る必要がある。このうち配線抵抗は配線
材料や配線形状で決定され、配線間容量は配線間隔およ
び配線間に存在する絶縁体の誘電率で決定される。配線
間容量Ｃは、平行平板近似によると、２つの導体板（配
線）の間に挟まれた絶縁体の比誘電率をεr 、真空の誘
電率をεo 、導体の面積をＳ、導体（配線）間の距離を
Ｒとしたときに、以下の（１）式のように表される。 Ｃ＝εr ・εo ・Ｓ／Ｒ2 （１）
と配線間容量との積で表される。従って、信号遅延を最
小限に抑制するためには、配線抵抗および配線間容量の
両方の低減を図る必要がある。このうち配線抵抗は配線
材料や配線形状で決定され、配線間容量は配線間隔およ
び配線間に存在する絶縁体の誘電率で決定される。配線
間容量Ｃは、平行平板近似によると、２つの導体板（配
線）の間に挟まれた絶縁体の比誘電率をεr 、真空の誘
電率をεo 、導体の面積をＳ、導体（配線）間の距離を
Ｒとしたときに、以下の（１）式のように表される。 Ｃ＝εr ・εo ・Ｓ／Ｒ2 （１）
【０００４】通常、配線間にはシリコン酸化膜やシリコ
ン窒化膜などの絶縁膜が被覆されるが、“ VLSI Techno
logy second edition (McGRAW-HILL) ”によれば、それ
ぞれの比誘電率は３．９〜４．９、および６〜９と記さ
れている。
ン窒化膜などの絶縁膜が被覆されるが、“ VLSI Techno
logy second edition (McGRAW-HILL) ”によれば、それ
ぞれの比誘電率は３．９〜４．９、および６〜９と記さ
れている。
【０００５】ここで、従来の配線の形成方法を図３に基
づき説明する。図３は、配線が形成された従来の半導体
装置の断面図である。
づき説明する。図３は、配線が形成された従来の半導体
装置の断面図である。
【０００６】図３の構造を得るには、半導体基板２１上
にシリコン酸化膜２２を形成した後、このシリコン酸化
膜２２上の全面に膜厚８００ｎｍ程度のアルミニウム膜
をスパッタ法で形成する。次に、このアルミニウム膜を
選択的にエッチング除去することにより、アルミニウム
膜からなる複数の配線２３を形成する。その後、複数の
配線層２３間を埋めるとともに配線２３を覆うシリコン
酸化膜２４をＣＶＤ法により形成する。以上の工程によ
り、図３のような配線２３を有する構造を得ることがで
きる。また、シリコン酸化膜２４上にはさらに図示しな
い上層配線が形成されて、多層配線構造が形成されるこ
とがある。
にシリコン酸化膜２２を形成した後、このシリコン酸化
膜２２上の全面に膜厚８００ｎｍ程度のアルミニウム膜
をスパッタ法で形成する。次に、このアルミニウム膜を
選択的にエッチング除去することにより、アルミニウム
膜からなる複数の配線２３を形成する。その後、複数の
配線層２３間を埋めるとともに配線２３を覆うシリコン
酸化膜２４をＣＶＤ法により形成する。以上の工程によ
り、図３のような配線２３を有する構造を得ることがで
きる。また、シリコン酸化膜２４上にはさらに図示しな
い上層配線が形成されて、多層配線構造が形成されるこ
とがある。
【０００７】
【発明が解決しようとする課題】しかしながら、図３に
示したような従来の配線構造によると、（１）式から明
らかなように、微細化による配線２３間隔の減少に伴っ
て配線間容量が増大するとともに、多層配線構造をとる
ためにシリコン酸化膜２４などの層間絶縁膜の表面を平
坦化することによる配線２３の真上に位置するシリコン
酸化膜２４の膜厚減少に伴って配線間容量が増大するこ
とから、配線間における電気信号の混信（クロストー
ク）および容量抵抗（Ｃ−Ｒ）結合による電気信号の伝
達遅延が生じてしまっていた。また、絶縁膜が有する応
力に起因して配線に断線が生ずる等の種々問題点があっ
た。
示したような従来の配線構造によると、（１）式から明
らかなように、微細化による配線２３間隔の減少に伴っ
て配線間容量が増大するとともに、多層配線構造をとる
ためにシリコン酸化膜２４などの層間絶縁膜の表面を平
坦化することによる配線２３の真上に位置するシリコン
酸化膜２４の膜厚減少に伴って配線間容量が増大するこ
とから、配線間における電気信号の混信（クロストー
ク）および容量抵抗（Ｃ−Ｒ）結合による電気信号の伝
達遅延が生じてしまっていた。また、絶縁膜が有する応
力に起因して配線に断線が生ずる等の種々問題点があっ
た。
【０００８】この問題を解決する技術として、特開昭６
３−１７９５４８号公報に記載されているように、配線
間に空洞を設けることにより配線間の比誘電率を低減
し、配線間容量を最小限に抑制し、且つ絶縁膜が有する
応力に起因した配線の断線を防止する技術が知られてい
る。しかし前記公報には、配線間に空洞を設けるための
具体的な方法が示されておらず、配線間に空洞を形成す
る方法を現実に実施することができなかった。
３−１７９５４８号公報に記載されているように、配線
間に空洞を設けることにより配線間の比誘電率を低減
し、配線間容量を最小限に抑制し、且つ絶縁膜が有する
応力に起因した配線の断線を防止する技術が知られてい
る。しかし前記公報には、配線間に空洞を設けるための
具体的な方法が示されておらず、配線間に空洞を形成す
る方法を現実に実施することができなかった。
【０００９】そこで、本発明の目的は、配線間に空洞を
形成して配線間容量および絶縁膜の応力を低減すること
によって配線間容量を小さくし、電気信号の混信および
信号伝達遅延を少なくするとともに、断線が生じない信
頼性の高い配線構造を得ることができる半導体装置の製
造方法を提供することである。
形成して配線間容量および絶縁膜の応力を低減すること
によって配線間容量を小さくし、電気信号の混信および
信号伝達遅延を少なくするとともに、断線が生じない信
頼性の高い配線構造を得ることができる半導体装置の製
造方法を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板上全
面に導体層を形成する第１の工程と、前記導体層上全面
に第１の絶縁膜を形成する第２の工程と、前記第１の絶
縁膜及び前記導電層を選択的にエッチングすることによ
り、前記導電層からなる複数の配線層を形成する第３の
工程と、前記複数の配線層間の溝部が埋め込まれず且つ
前記溝部がその上部において塞がれるように、スパッタ
法又はＣＶＤ法により第２の絶縁膜を形成する第４の工
程とを具備する。
に、本発明の半導体装置の製造方法は、半導体基板上全
面に導体層を形成する第１の工程と、前記導体層上全面
に第１の絶縁膜を形成する第２の工程と、前記第１の絶
縁膜及び前記導電層を選択的にエッチングすることによ
り、前記導電層からなる複数の配線層を形成する第３の
工程と、前記複数の配線層間の溝部が埋め込まれず且つ
前記溝部がその上部において塞がれるように、スパッタ
法又はＣＶＤ法により第２の絶縁膜を形成する第４の工
程とを具備する。
【００１１】より具体的には、半導体基板上全面に導体
層を形成する第１の工程と、前記導体層上全面に第１の
絶縁膜を形成する第２の工程と、前記第１の絶縁膜及び
前記導電層を選択的にエッチングすることにより、前記
導電層からなる複数の配線層を形成する第３の工程と、
スパッタ法又はＣＶＤ法により、前記配線層間の側壁領
域には空洞が形成され、且つ、前記配線層の直上に形成
された前記第１の絶縁膜上に形成されると共に前記第１
の絶縁膜間の側壁領域を埋める第２の絶縁膜を形成する
第４の工程とを具備する。
層を形成する第１の工程と、前記導体層上全面に第１の
絶縁膜を形成する第２の工程と、前記第１の絶縁膜及び
前記導電層を選択的にエッチングすることにより、前記
導電層からなる複数の配線層を形成する第３の工程と、
スパッタ法又はＣＶＤ法により、前記配線層間の側壁領
域には空洞が形成され、且つ、前記配線層の直上に形成
された前記第１の絶縁膜上に形成されると共に前記第１
の絶縁膜間の側壁領域を埋める第２の絶縁膜を形成する
第４の工程とを具備する。
【００１２】
【作用】導体上に絶縁膜を形成後、前記導体および前記
絶縁膜を配線形状に加工することにより、配線間の溝の
アスペクト比を増加させることができるので、その後の
絶縁膜の形成において配線間の溝の下部には絶縁膜がほ
とんど被覆されず、配線層間には空洞が形成される。従
って、配線間容量が低減すると共に、配線間に絶縁膜の
代わりに空洞を形成することによって絶縁膜が保有する
応力が低下するために配線膜の断線が防止できる。
絶縁膜を配線形状に加工することにより、配線間の溝の
アスペクト比を増加させることができるので、その後の
絶縁膜の形成において配線間の溝の下部には絶縁膜がほ
とんど被覆されず、配線層間には空洞が形成される。従
って、配線間容量が低減すると共に、配線間に絶縁膜の
代わりに空洞を形成することによって絶縁膜が保有する
応力が低下するために配線膜の断線が防止できる。
【００１３】
【実施例】以下、本発明の第１の実施例を図１を用いて
説明する。
説明する。
【００１４】まず、図１（ａ）に示すように、半導体基
体（シリコン基板）１上にシリコン酸化膜２を形成後、
このシリコン酸化膜２上に膜厚８００ｎｍ程度のアルミ
ニウム膜３をスパッタリング法で形成する。
体（シリコン基板）１上にシリコン酸化膜２を形成後、
このシリコン酸化膜２上に膜厚８００ｎｍ程度のアルミ
ニウム膜３をスパッタリング法で形成する。
【００１５】続いて、図１（ｂ）に示すように、アルミ
ニウム膜３上に膜厚２０００ｎｍ程度のシリコン酸化膜
４をプラズマＣＶＤ法で形成する。
ニウム膜３上に膜厚２０００ｎｍ程度のシリコン酸化膜
４をプラズマＣＶＤ法で形成する。
【００１６】その後、図１（ｃ）に示すように、シリコ
ン酸化膜４上にレジスト５を塗布し、フォトリソグラフ
ィ技術によりレジスト５を配線形状にパターニングす
る。しかる後、このレジスト５をマスクにして、ＣＦ4
を主成分とするガスによりシリコン酸化膜４のエッチン
グ加工を行う。このとき、アルミニウム膜３間には、ア
スペクト比が比較的大きな溝部が形成される。なお、本
実施例では配線の最小ライン幅と最小ライン間隔はそれ
ぞれ６００ｎｍ、８００ｎｍに設定されてある。
ン酸化膜４上にレジスト５を塗布し、フォトリソグラフ
ィ技術によりレジスト５を配線形状にパターニングす
る。しかる後、このレジスト５をマスクにして、ＣＦ4
を主成分とするガスによりシリコン酸化膜４のエッチン
グ加工を行う。このとき、アルミニウム膜３間には、ア
スペクト比が比較的大きな溝部が形成される。なお、本
実施例では配線の最小ライン幅と最小ライン間隔はそれ
ぞれ６００ｎｍ、８００ｎｍに設定されてある。
【００１７】次いで、図１（ｄ）に示すように、塩素を
主成分とするガスにより、レジスト５をマスクにしてア
ルミニウム膜３のエッチング加工を行い、アルミニウム
膜３を配線形状にする。その後、酸素プラズマを用いた
アッシング技術によりレジスト５を除去する。
主成分とするガスにより、レジスト５をマスクにしてア
ルミニウム膜３のエッチング加工を行い、アルミニウム
膜３を配線形状にする。その後、酸素プラズマを用いた
アッシング技術によりレジスト５を除去する。
【００１８】続いて、図１（ｅ）に示すように、スパッ
タリング法により膜厚１５００ｎｍ程度のシリコン酸化
膜６を形成する。スパッタリング条件は、ターゲット種
が多結晶シリコン、放電ガス種はアルゴンおよび酸素の
混合ガス、放電モードは高周波スパッタ、放電ガス圧は
４ｍＴｏｒｒ、放電電力は２ｋＷ、成膜温度は１００℃
である。スパッタリング法によると、成膜粒子が任意の
方向から直線的に基体上に付着するので、シリコン酸化
膜６は主にシリコン酸化膜４の表面上に成膜されること
になり、パターニングされたアルミニウム膜３間の溝の
下部が埋めこまれる前に溝の上部がシリコン酸化膜６で
塞がれる。これにより、アルミニウム３膜間の側壁領域
には空洞Ａが形成される。
タリング法により膜厚１５００ｎｍ程度のシリコン酸化
膜６を形成する。スパッタリング条件は、ターゲット種
が多結晶シリコン、放電ガス種はアルゴンおよび酸素の
混合ガス、放電モードは高周波スパッタ、放電ガス圧は
４ｍＴｏｒｒ、放電電力は２ｋＷ、成膜温度は１００℃
である。スパッタリング法によると、成膜粒子が任意の
方向から直線的に基体上に付着するので、シリコン酸化
膜６は主にシリコン酸化膜４の表面上に成膜されること
になり、パターニングされたアルミニウム膜３間の溝の
下部が埋めこまれる前に溝の上部がシリコン酸化膜６で
塞がれる。これにより、アルミニウム３膜間の側壁領域
には空洞Ａが形成される。
【００１９】本条件によりアルミニウム膜３間の溝は数
ｍＴｏｒｒという低圧力下でシリコン酸化膜６により塞
がれることになり、アルミニウム膜３の配線間の比誘電
率はほぼ１としてよい。これにより、配線間容量を大幅
に低減することができる。また、配線間には絶縁膜の代
わりに空洞が形成されるので、絶縁膜が保有する応力が
低下して配線が断線することがなくなる。
ｍＴｏｒｒという低圧力下でシリコン酸化膜６により塞
がれることになり、アルミニウム膜３の配線間の比誘電
率はほぼ１としてよい。これにより、配線間容量を大幅
に低減することができる。また、配線間には絶縁膜の代
わりに空洞が形成されるので、絶縁膜が保有する応力が
低下して配線が断線することがなくなる。
【００２０】なお、通常の半導体装置では配線間隔は一
定ではなく、配線間隔が大きくなるにつれて配線間の溝
がスパッタリング法で形成したシリコン酸化膜６で埋め
こまれやすくなるという現象が生じるが、上記（１）式
からも明らかなように、配線間容量は配線間隔の２乗に
逆比例することから、配線間隔が大きい溝部で絶縁膜が
埋めこまれて空洞が形成されなくても実際上は配線間容
量が著しく増大することはない。
定ではなく、配線間隔が大きくなるにつれて配線間の溝
がスパッタリング法で形成したシリコン酸化膜６で埋め
こまれやすくなるという現象が生じるが、上記（１）式
からも明らかなように、配線間容量は配線間隔の２乗に
逆比例することから、配線間隔が大きい溝部で絶縁膜が
埋めこまれて空洞が形成されなくても実際上は配線間容
量が著しく増大することはない。
【００２１】次に、本発明の第２の実施例を、図２に基
づき説明する。
づき説明する。
【００２２】まず、図２（ａ）に示すように、半導体基
体（シリコン基板）１１上にシリコン酸化膜１２を形成
後、このシリコン酸化膜１２上に膜厚８００ｎｍ程度の
アルミニウム膜１３をスパッタリング法で形成する。
体（シリコン基板）１１上にシリコン酸化膜１２を形成
後、このシリコン酸化膜１２上に膜厚８００ｎｍ程度の
アルミニウム膜１３をスパッタリング法で形成する。
【００２３】続いて、図２（ｂ）に示すように、アルミ
ニウム膜１３上に膜厚２０００ｎｍ程度のシリコン酸化
膜１４をプラズマＣＶＤ法で形成する。
ニウム膜１３上に膜厚２０００ｎｍ程度のシリコン酸化
膜１４をプラズマＣＶＤ法で形成する。
【００２４】その後、図２（ｃ）に示すように、シリコ
ン酸化膜１４上にレジスト１５を塗布し、フォトリソグ
ラフィ技術によりレジスト１５を配線形状にパターニン
グする。しかる後、このレジスト１５をマスクにして、
ＣＦ4 を主成分とするガスによりシリコン酸化膜１４の
エッチング加工を行う。このとき、アルミニウム膜１３
間には、アスペクト比が比較的大きな溝部が形成され
る。なお、本実施例では配線の最小ライン幅と最小ライ
ン間隔はそれぞれ６００ｎｍ、８００ｎｍに設定されて
ある。
ン酸化膜１４上にレジスト１５を塗布し、フォトリソグ
ラフィ技術によりレジスト１５を配線形状にパターニン
グする。しかる後、このレジスト１５をマスクにして、
ＣＦ4 を主成分とするガスによりシリコン酸化膜１４の
エッチング加工を行う。このとき、アルミニウム膜１３
間には、アスペクト比が比較的大きな溝部が形成され
る。なお、本実施例では配線の最小ライン幅と最小ライ
ン間隔はそれぞれ６００ｎｍ、８００ｎｍに設定されて
ある。
【００２５】次いで、図２（ｄ）に示すように、塩素を
主成分とするガスにより、レジスト１５をマスクにして
アルミニウム膜１３のエッチング加工を行い、アルミニ
ウム膜１３を配線形状にする。その後、酸素プラズマを
用いたアッシング技術によりレジスト１５を除去する。
主成分とするガスにより、レジスト１５をマスクにして
アルミニウム膜１３のエッチング加工を行い、アルミニ
ウム膜１３を配線形状にする。その後、酸素プラズマを
用いたアッシング技術によりレジスト１５を除去する。
【００２６】続いて、図２（ｅ）に示すように、プラズ
マＣＶＤ法により膜厚１５００ｎｍ程度のシリコン酸化
膜１６を形成する。このシリコン酸化膜１６は主にシリ
コン酸化膜１４の表面上に形成されるので、パターニン
グされたアルミニウム膜１３間の溝の下部が埋めこまれ
る前に溝の上部がシリコン酸化膜１６で塞がれ、アルミ
ニウム膜１３の配線間の側壁領域には、空洞Ｂが形成さ
れる。この際のシリコン酸化膜１６の形成条件は、原料
ガスがＳｉＨ4 とＯ2 、成膜温度が４００℃、成膜ガス
圧は１０Ｔｏｒｒ、プラズマ電力は４ｋＷである。
マＣＶＤ法により膜厚１５００ｎｍ程度のシリコン酸化
膜１６を形成する。このシリコン酸化膜１６は主にシリ
コン酸化膜１４の表面上に形成されるので、パターニン
グされたアルミニウム膜１３間の溝の下部が埋めこまれ
る前に溝の上部がシリコン酸化膜１６で塞がれ、アルミ
ニウム膜１３の配線間の側壁領域には、空洞Ｂが形成さ
れる。この際のシリコン酸化膜１６の形成条件は、原料
ガスがＳｉＨ4 とＯ2 、成膜温度が４００℃、成膜ガス
圧は１０Ｔｏｒｒ、プラズマ電力は４ｋＷである。
【００２７】続いて、図２（ｆ）に示すように、プラズ
マＣＶＤ法にてシリコン酸化膜１６上に膜厚５００ｎｍ
程度のシリコン窒化膜１７を形成する。
マＣＶＤ法にてシリコン酸化膜１６上に膜厚５００ｎｍ
程度のシリコン窒化膜１７を形成する。
【００２８】上記第１、第２の実施例では、導体配線層
としてアルミニウム膜３、１３を用いたが、アルミニウ
ム以外の金属およびその化合物や合金、多結晶シリコン
のいずれか又はこれらの積層構造の使用が可能である。
また、上記第１、第２の実施例では、アルミニウム膜
３、１３上にシリコン酸化膜６、１６を成膜して空洞
Ａ、Ｂを形成したが、シリコン酸化膜６、１６の代わり
にＣＶＤ法又はスパッタ法などによりシリコン窒化膜、
シリコンオキシナイトライド膜を成膜してもよく、ま
た、ＣＶＤ法で有機絶縁膜等を成膜してもよい。なお、
シリコン酸化膜４、１４及びアルミニウム膜３、１３に
形成した孔（溝部）のアスペクト比が３以上であれば空
洞Ａ、Ｂが形成されやすい。
としてアルミニウム膜３、１３を用いたが、アルミニウ
ム以外の金属およびその化合物や合金、多結晶シリコン
のいずれか又はこれらの積層構造の使用が可能である。
また、上記第１、第２の実施例では、アルミニウム膜
３、１３上にシリコン酸化膜６、１６を成膜して空洞
Ａ、Ｂを形成したが、シリコン酸化膜６、１６の代わり
にＣＶＤ法又はスパッタ法などによりシリコン窒化膜、
シリコンオキシナイトライド膜を成膜してもよく、ま
た、ＣＶＤ法で有機絶縁膜等を成膜してもよい。なお、
シリコン酸化膜４、１４及びアルミニウム膜３、１３に
形成した孔（溝部）のアスペクト比が３以上であれば空
洞Ａ、Ｂが形成されやすい。
【００２９】上述の実施例の方法は、半導体基板１、１
１上全面にアルミニウム膜３、１３を形成する第１の工
程と、アルミニウム膜３、１３上全面にシリコン酸化膜
４、１４を形成する第２の工程と、このシリコン酸化膜
４、１４及びアルミニウム膜３、１３を選択的にエッチ
ングすることにより、アルミニウム膜３、１３からなる
複数のアルミニウム配線（３、１３）を形成する第３の
工程と、スパッタ法（又はＣＶＤ法）により、アルミニ
ウム配線（３、１３）間の側壁領域には堆積されず空洞
Ａ、Ｂが形成され、且つ、アルミニウム配線（３、１
３）の直上に形成されたシリコン酸化膜４、１４上に形
成されると共にこのシリコン酸化膜４、１４の側壁領域
を埋めるシリコン酸化膜６、１６を形成する第４の工程
を具備するものである。この実施例によると、同一層内
のアルミニウム配線（３、１３）間（導体間）が絶縁膜
で埋めこまれないので、配線間の容量の増大を最小限に
抑えることができるとともに、絶縁膜が有する応力に起
因して配線が断線するのを防止することができる。
１上全面にアルミニウム膜３、１３を形成する第１の工
程と、アルミニウム膜３、１３上全面にシリコン酸化膜
４、１４を形成する第２の工程と、このシリコン酸化膜
４、１４及びアルミニウム膜３、１３を選択的にエッチ
ングすることにより、アルミニウム膜３、１３からなる
複数のアルミニウム配線（３、１３）を形成する第３の
工程と、スパッタ法（又はＣＶＤ法）により、アルミニ
ウム配線（３、１３）間の側壁領域には堆積されず空洞
Ａ、Ｂが形成され、且つ、アルミニウム配線（３、１
３）の直上に形成されたシリコン酸化膜４、１４上に形
成されると共にこのシリコン酸化膜４、１４の側壁領域
を埋めるシリコン酸化膜６、１６を形成する第４の工程
を具備するものである。この実施例によると、同一層内
のアルミニウム配線（３、１３）間（導体間）が絶縁膜
で埋めこまれないので、配線間の容量の増大を最小限に
抑えることができるとともに、絶縁膜が有する応力に起
因して配線が断線するのを防止することができる。
【００３０】
【発明の効果】以上説明したように、本発明によると、
容易に配線間容量の増大を抑制することが可能となるの
で、電気信号の混信および信号伝達遅延が少なくなると
ともに、断線が生じない信頼性の高い高速動作可能な半
導体装置を製造できるようになる。
容易に配線間容量の増大を抑制することが可能となるの
で、電気信号の混信および信号伝達遅延が少なくなると
ともに、断線が生じない信頼性の高い高速動作可能な半
導体装置を製造できるようになる。
【図１】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図２】本発明による第１の実施例を説明するための工
程順の断面図である。
程順の断面図である。
【図３】従来の半導体装置の製造方法を説明するための
断面図である。
断面図である。
１、１１ 半導体基体 ２、１２ シリコン酸化膜 ３、１３ アルミニウム膜（配線） ４、１４ シリコン酸化膜 ５、１５ レジスト ６、１６ シリコン酸化膜 １７ シリコン窒化膜
Claims (1)
- 【請求項１】 半導体基板上全面に導体層を形成する第
１の工程と、 前記導体層上全面に第１の絶縁膜を形成する第２の工程
と、 前記第１の絶縁膜及び前記導電層を選択的にエッチング
することにより、前記導電層からなる複数の配線層を形
成する第３の工程と、 前記複数の配線層間の溝部が埋め込まれず且つ前記溝部
がその上部において塞がれるように、スパッタ法又はＣ
ＶＤ法により第２の絶縁膜を形成する第４の工程とを具
備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22970595A JPH0955431A (ja) | 1995-08-15 | 1995-08-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22970595A JPH0955431A (ja) | 1995-08-15 | 1995-08-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955431A true JPH0955431A (ja) | 1997-02-25 |
Family
ID=16896413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22970595A Pending JPH0955431A (ja) | 1995-08-15 | 1995-08-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955431A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000042652A1 (fr) * | 1999-01-12 | 2000-07-20 | Tokyo Electron Limited | Dispositif a semiconducteur et procede de fabrication |
| US6242336B1 (en) | 1997-11-06 | 2001-06-05 | Matsushita Electronics Corporation | Semiconductor device having multilevel interconnection structure and method for fabricating the same |
| US6303487B1 (en) | 1998-12-03 | 2001-10-16 | Nec Corporation | Method for forming an air gap in an insulating film between adjacent interconnection conductors in a semiconductor device |
| WO2002095820A3 (de) * | 2001-05-22 | 2003-02-06 | Infineon Technologies Ag | Hohlraumstruktur in einer integrierten schaltung |
| WO2002071482A3 (de) * | 2001-03-01 | 2003-05-30 | Infineon Technologies Ag | Hohlraumstruktur in einer integrierten schaltung und verfahren zum herstellen einer hohlraumstruktur in einer integrierten schaltung |
| US7473632B2 (en) | 2004-10-25 | 2009-01-06 | Panasonic Corporation | Semiconductor device with an air gap between lower interconnections and a connection portion to the lower interconnections not formed adjacent to the air gap |
| US7557029B2 (en) | 2002-11-15 | 2009-07-07 | Sharp Kabushiki Kaisha | Semiconductor device and fabrication process thereof |
| JP2011066068A (ja) * | 2009-09-15 | 2011-03-31 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| CN113766096A (zh) * | 2020-06-05 | 2021-12-07 | 宁波舜宇光电信息有限公司 | 线路板、感光组件、摄像模组和感光组件的制备方法 |
-
1995
- 1995-08-15 JP JP22970595A patent/JPH0955431A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242336B1 (en) | 1997-11-06 | 2001-06-05 | Matsushita Electronics Corporation | Semiconductor device having multilevel interconnection structure and method for fabricating the same |
| US6545361B2 (en) | 1997-11-06 | 2003-04-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having multilevel interconnection structure and method for fabricating the same |
| US6303487B1 (en) | 1998-12-03 | 2001-10-16 | Nec Corporation | Method for forming an air gap in an insulating film between adjacent interconnection conductors in a semiconductor device |
| WO2000042652A1 (fr) * | 1999-01-12 | 2000-07-20 | Tokyo Electron Limited | Dispositif a semiconducteur et procede de fabrication |
| US7259441B2 (en) | 2001-03-01 | 2007-08-21 | Infineon Technologies Ag | Hollow structure in an integrated circuit and method for producing such a hollow structure in an integrated circuit |
| WO2002071482A3 (de) * | 2001-03-01 | 2003-05-30 | Infineon Technologies Ag | Hohlraumstruktur in einer integrierten schaltung und verfahren zum herstellen einer hohlraumstruktur in einer integrierten schaltung |
| WO2002095820A3 (de) * | 2001-05-22 | 2003-02-06 | Infineon Technologies Ag | Hohlraumstruktur in einer integrierten schaltung |
| US7557029B2 (en) | 2002-11-15 | 2009-07-07 | Sharp Kabushiki Kaisha | Semiconductor device and fabrication process thereof |
| US7473632B2 (en) | 2004-10-25 | 2009-01-06 | Panasonic Corporation | Semiconductor device with an air gap between lower interconnections and a connection portion to the lower interconnections not formed adjacent to the air gap |
| US7622807B2 (en) | 2004-10-25 | 2009-11-24 | Panasonic Corporation | Semiconductor device with a low dielectric constant film between lower interconnections |
| US7749891B2 (en) | 2004-10-25 | 2010-07-06 | Panasonic Corporation | Method and fabricating semiconductor device and semiconductor device |
| US7830014B2 (en) | 2004-10-25 | 2010-11-09 | Panasonic Corporation | Method for fabricating semiconductor device and semiconductor device |
| US8034707B2 (en) | 2004-10-25 | 2011-10-11 | Panasonic Corporation | Method for fabricating semiconductor device and semiconductor device |
| JP2011066068A (ja) * | 2009-09-15 | 2011-03-31 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| CN113766096A (zh) * | 2020-06-05 | 2021-12-07 | 宁波舜宇光电信息有限公司 | 线路板、感光组件、摄像模组和感光组件的制备方法 |
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