JPH0955503A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH0955503A JPH0955503A JP20703895A JP20703895A JPH0955503A JP H0955503 A JPH0955503 A JP H0955503A JP 20703895 A JP20703895 A JP 20703895A JP 20703895 A JP20703895 A JP 20703895A JP H0955503 A JPH0955503 A JP H0955503A
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- film
- semiconductor device
- electrode
- wsix
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Abstract
(57)【要約】
【課題】 電極上にオフセット膜が形成された構造につ
いて、膜剥がれの問題点や、膜質が水分を有する場合の
問題点を解決して、安定した電極構造とすることができ
る半導体装置及び半導体装置の製造方法を提供する。 【解決手段】 電極１（ＭＯＳ型トランジスタのゲート
電極等）上にオフセット膜２が形成された構造を有する
半導体装置において、該電極１の少なくとも上層はＷＳ
ｉ等のシリサイド１ｂにより形成し、かつ該シリサイド
１ｂの上にＳｉＮ等のバリアー層３を介して上記オフセ
ット膜２を形成する。
いて、膜剥がれの問題点や、膜質が水分を有する場合の
問題点を解決して、安定した電極構造とすることができ
る半導体装置及び半導体装置の製造方法を提供する。 【解決手段】 電極１（ＭＯＳ型トランジスタのゲート
電極等）上にオフセット膜２が形成された構造を有する
半導体装置において、該電極１の少なくとも上層はＷＳ
ｉ等のシリサイド１ｂにより形成し、かつ該シリサイド
１ｂの上にＳｉＮ等のバリアー層３を介して上記オフセ
ット膜２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関する。特に、電極上にオフセッ
ト膜が形成された構造を有する半導体装置及びその製造
方法に関するものである。
導体装置の製造方法に関する。特に、電極上にオフセッ
ト膜が形成された構造を有する半導体装置及びその製造
方法に関するものである。
【０００２】
【従来の技術】半導体装置の電極上にオフセット膜が形
成された構造としては、例えばゲート電極上にＣＶＤ酸
化膜を形成してオフセット膜とすることなどが行われて
いる。
成された構造としては、例えばゲート電極上にＣＶＤ酸
化膜を形成してオフセット膜とすることなどが行われて
いる。
【０００３】ところで、ゲート電極として、少なくとも
その上層にシリサイド層を形成した構造のものが知られ
ている。例えば、ポリＳｉ層上に高融点金属シリサイド
層を形成して、ゲート構造とすることが知られており、
このようなゲート構造はポリサイド構造と称されてい
る。（ポリサイド構造については、例えば月刊Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ １９９２，１２の
「ＣＶＤ−ＷＳｉのＵＬＳＩポリサイドアプリケーショ
ン」（２１６頁〜）参照）。
その上層にシリサイド層を形成した構造のものが知られ
ている。例えば、ポリＳｉ層上に高融点金属シリサイド
層を形成して、ゲート構造とすることが知られており、
このようなゲート構造はポリサイド構造と称されてい
る。（ポリサイド構造については、例えば月刊Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ １９９２，１２の
「ＣＶＤ−ＷＳｉのＵＬＳＩポリサイドアプリケーショ
ン」（２１６頁〜）参照）。
【０００４】ところが、電極の上層が上記のようなシリ
サイドである場合、該シリサイドにおいて「剥がれ」が
生じることがある。これは、その上にオフセット膜を形
成する場合に更に顕著である。
サイドである場合、該シリサイドにおいて「剥がれ」が
生じることがある。これは、その上にオフセット膜を形
成する場合に更に顕著である。
【０００５】このようなシリサイド層における「剥が
れ」は、タングステンシリサイド（以上ＷＳｉｘあるい
は単にＷＳｉと記すこともある）について典型的に生ず
るので、以下ＷＳｉｘについてその剥がれの問題を説明
する。
れ」は、タングステンシリサイド（以上ＷＳｉｘあるい
は単にＷＳｉと記すこともある）について典型的に生ず
るので、以下ＷＳｉｘについてその剥がれの問題を説明
する。
【０００６】ＷＳｉｘには、代表的には、低温で形成で
きるモノシラン系のＬＴ−ＷＳｉｘとスパッタＷＳｉｘ
があり、また高温でカバレージが良く形成できかつフッ
素含有量を減らせるジクロルシラン系ＨＴ−ＷＳｉｘが
ある。ここでは従来多用されてきたＬＴ−ＷＳｉｘにつ
いて知られている物性をもとに記述する。
きるモノシラン系のＬＴ−ＷＳｉｘとスパッタＷＳｉｘ
があり、また高温でカバレージが良く形成できかつフッ
素含有量を減らせるジクロルシラン系ＨＴ−ＷＳｉｘが
ある。ここでは従来多用されてきたＬＴ−ＷＳｉｘにつ
いて知られている物性をもとに記述する。
【０００７】ＳｉＨ4 系低温ＷＳｉｘ（ｘ＝２，４〜
２，６〜２，８のような各組成をとる）は、Ｎ2 アニー
ル後の組成はｘ＝２．２程度で、過剰Ｓｉは膜の下に析
出する。
２，６〜２，８のような各組成をとる）は、Ｎ2 アニー
ル後の組成はｘ＝２．２程度で、過剰Ｓｉは膜の下に析
出する。
【０００８】形成されたＷＳｉｘ中のフッ素含有量は、
堆積時で２〜５Ｅ２０Ｆａｔｏｍｓ／ｃｍ2 程度であ
り、Ｅ２１以上の含有では剥離する。Ｎ2 アニール後に
ＷＳｉｘ／ＰｏｌｙＳｉ界面にＥ１９程度存在する。酸
化膜界面ではＥ２１オーダーで偏析する。
堆積時で２〜５Ｅ２０Ｆａｔｏｍｓ／ｃｍ2 程度であ
り、Ｅ２１以上の含有では剥離する。Ｎ2 アニール後に
ＷＳｉｘ／ＰｏｌｙＳｉ界面にＥ１９程度存在する。酸
化膜界面ではＥ２１オーダーで偏析する。
【０００９】ＷＳｉｘ膜の耐ストレス性は、膜厚が〜５
００ｎｍ以上で剥離する。引っ張り応力は、〜１７Ｅ８
Ｐａ、７００℃以上の熱処理後での引っ張り応力は１１
Ｅ８Ｐａである。
００ｎｍ以上で剥離する。引っ張り応力は、〜１７Ｅ８
Ｐａ、７００℃以上の熱処理後での引っ張り応力は１１
Ｅ８Ｐａである。
【００１０】結晶性は、堆積時はアモルファス、熱処理
後の結晶相変化は、〜６００℃までｈｅｘａｇｏｎａｌ
構造、〜７００℃でｔｅｔｒａｇｏｎａｌ構造に相転移
する。結晶子径は、Ｎ2 アニールの温度や処理時間によ
るが、４０〜４５０ｎｍ程度である。
後の結晶相変化は、〜６００℃までｈｅｘａｇｏｎａｌ
構造、〜７００℃でｔｅｔｒａｇｏｎａｌ構造に相転移
する。結晶子径は、Ｎ2 アニールの温度や処理時間によ
るが、４０〜４５０ｎｍ程度である。
【００１１】ステップカバレッジ（被覆性）は、アスペ
クト比１までは７０％のステップカバレッジが得られる
が、生成のために気相反応領域の反応を使っているた
め、アスペクト比２では２０〜３０％と急激に悪化す
る。
クト比１までは７０％のステップカバレッジが得られる
が、生成のために気相反応領域の反応を使っているた
め、アスペクト比２では２０〜３０％と急激に悪化す
る。
【００１２】ＷＳｉｘの酸化物については、低級酸化物
ＷＯｘは、タングステンブルーに代表されるように大気
中の水分等と反応しやすく、２５℃でも昇華する。酸化
物は各種変態を持ち、数種類の組成を持つ。安定な酸化
膜はオレンジ色に発色する。（フッ素等のハロゲン化合
物も蒸気圧が高い。）
ＷＯｘは、タングステンブルーに代表されるように大気
中の水分等と反応しやすく、２５℃でも昇華する。酸化
物は各種変態を持ち、数種類の組成を持つ。安定な酸化
膜はオレンジ色に発色する。（フッ素等のハロゲン化合
物も蒸気圧が高い。）
【００１３】上記のようなＷＳｉｘがポリＳｉ上で剥離
を生じるのは、ポリＳｉ上に自然酸化膜（ｎ−Ｓｉ
Ｏ2 ）が生成していることが大きな要因と考えられる。
ポリＳｉ上のｎ−ＳｉＯ2 の成長は、例えばＰをドープ
したポリＳｉについては、Ｓｉ基板の２〜４倍の増速酸
化する。ドーパントが入ると、更に厚く形成し、Ａｓや
ＢがドーピングされたポリＳｉ上のｎ−ＳｉＯ2 につい
ては、そのエッチングレートが遅くなる。
を生じるのは、ポリＳｉ上に自然酸化膜（ｎ−Ｓｉ
Ｏ2 ）が生成していることが大きな要因と考えられる。
ポリＳｉ上のｎ−ＳｉＯ2 の成長は、例えばＰをドープ
したポリＳｉについては、Ｓｉ基板の２〜４倍の増速酸
化する。ドーパントが入ると、更に厚く形成し、Ａｓや
ＢがドーピングされたポリＳｉ上のｎ−ＳｉＯ2 につい
ては、そのエッチングレートが遅くなる。
【００１４】酸化膜の耐圧は無い。パイロ酸化は、ほと
んどｎ−ＳｉＯ2 並の、ドライ酸化で生成したものも、
ＣＶＤＳｉＯ2 以下である。
んどｎ−ＳｉＯ2 並の、ドライ酸化で生成したものも、
ＣＶＤＳｉＯ2 以下である。
【００１５】ＷＳｉｘの剥がれは、その一般的な形態と
しては、次のように考えることができる。ＷＳｉｘの剥
がれ過程の形態は、（ａ）剥がれ初期がｒｉｆｔｉｎｇ
（開裂）、過渡期がｃｒａｃｋｉｎｇ（割れ）、最終段
階がｐｅｅｌｉｎｇ（むけ）という場合と、ｒｉｆｔｉ
ｎｇ、次いでｆｏａｍｉｎｇ（発泡）、次いでｅｘｐｌ
ｏｓｉｏｎ（破裂）の場合の２種類が一般的に分類でき
る。出発形態は同じであるので、ｒｉｆｔｉｎｇの発生
について述べる。
しては、次のように考えることができる。ＷＳｉｘの剥
がれ過程の形態は、（ａ）剥がれ初期がｒｉｆｔｉｎｇ
（開裂）、過渡期がｃｒａｃｋｉｎｇ（割れ）、最終段
階がｐｅｅｌｉｎｇ（むけ）という場合と、ｒｉｆｔｉ
ｎｇ、次いでｆｏａｍｉｎｇ（発泡）、次いでｅｘｐｌ
ｏｓｉｏｎ（破裂）の場合の２種類が一般的に分類でき
る。出発形態は同じであるので、ｒｉｆｔｉｎｇの発生
について述べる。
【００１６】従来のＷＳｉｘは剥がれ構造の概要として
は、ＷＳｉｘに関しては、 １）ＷＳｉｘの形成 ２）ポリサイド（Ｐｏｌｙｃｉｄｅ）ドライエッチング ３）ＬＤＤ領域形成用のＣＶＤ−ＳｉＯ2 形成 ４）ＬＤＤエッチバック ５）ＷＳｉｘ露出面への２度目のＳｉＯ2 （キャッピン
グ用ＳｉＯ2 、以下キャップ−ＳｉＯ2 と称する）形成 の５つの段階で剥がれが発見され、その後キャップ−Ｓ
ｉＯ2 が被覆された後での剥離の報告は従来は無い。
は、ＷＳｉｘに関しては、 １）ＷＳｉｘの形成 ２）ポリサイド（Ｐｏｌｙｃｉｄｅ）ドライエッチング ３）ＬＤＤ領域形成用のＣＶＤ−ＳｉＯ2 形成 ４）ＬＤＤエッチバック ５）ＷＳｉｘ露出面への２度目のＳｉＯ2 （キャッピン
グ用ＳｉＯ2 、以下キャップ−ＳｉＯ2 と称する）形成 の５つの段階で剥がれが発見され、その後キャップ−Ｓ
ｉＯ2 が被覆された後での剥離の報告は従来は無い。
【００１７】その中で ２）ポリサイド（Ｐｏｌｙｃｉｄｅ）ドライエッチング
後、 ３）ＬＤＤ領域形成用のＣＶＤ−ＳｉＯ2 形成、 ４）ＬＤＤエッチバック の３つの段階に関して言えば、はじめの工程での問題
や、その物性から発生したものが多い。段階５）のみ、
プロセス・モジュールにおける組み合わせで発生したも
のが多い。発生した剥がれの具体的な状況は下記〜
の如きものであった。 ＷＳｉｘの形成後に、 （イ）下地にベタ形成された酸化膜、あるいはポリＳｉ
から皮むけ状の剥がれを発生 （ロ）高濃度ＡｓやＢドーブした下地密パターンの片隅
のポリＳｉから気泡状に浮いた剥がれを発生 ポリサイドドライエッチング後に、 （イ）ＷＳｉｘの形成後に、高濃度ドーブした下地ポリ
Ｓｉ密パターン下から剥がれを発生 （ロ）ポリサイド構造の異なるウエーハ周辺の狭いパタ
ーンで剥がれを発生 ＬＤＤＣＶＤ−ＳｉＯ2 形成後に、ポリサイドエッチ
ング後すでにｒｉｆｔｉｎｇし、剥がれを発見 ＬＤＤエッチバック後に、ポリサイドエッチング後す
でに微細にｒｉｆｔｉｎｇし、ＬＤＤエッチバックでは
っきり剥がれを発見 ＷＳｉｘ露出面に２度目のキャップ−ＳｉＯ2 形成
に、 （イ）パイロ酸化やＴＥＯＳ等のＣＶＤ膜の膜厚によっ
て、微細パターンで剥がれを発生 （ロ）ＷＳｉｘのＳｉ組成小やＷＳｉｘ膜厚によって、
微細パターンで剥がれを発生
後、 ３）ＬＤＤ領域形成用のＣＶＤ−ＳｉＯ2 形成、 ４）ＬＤＤエッチバック の３つの段階に関して言えば、はじめの工程での問題
や、その物性から発生したものが多い。段階５）のみ、
プロセス・モジュールにおける組み合わせで発生したも
のが多い。発生した剥がれの具体的な状況は下記〜
の如きものであった。 ＷＳｉｘの形成後に、 （イ）下地にベタ形成された酸化膜、あるいはポリＳｉ
から皮むけ状の剥がれを発生 （ロ）高濃度ＡｓやＢドーブした下地密パターンの片隅
のポリＳｉから気泡状に浮いた剥がれを発生 ポリサイドドライエッチング後に、 （イ）ＷＳｉｘの形成後に、高濃度ドーブした下地ポリ
Ｓｉ密パターン下から剥がれを発生 （ロ）ポリサイド構造の異なるウエーハ周辺の狭いパタ
ーンで剥がれを発生 ＬＤＤＣＶＤ−ＳｉＯ2 形成後に、ポリサイドエッチ
ング後すでにｒｉｆｔｉｎｇし、剥がれを発見 ＬＤＤエッチバック後に、ポリサイドエッチング後す
でに微細にｒｉｆｔｉｎｇし、ＬＤＤエッチバックでは
っきり剥がれを発見 ＷＳｉｘ露出面に２度目のキャップ−ＳｉＯ2 形成
に、 （イ）パイロ酸化やＴＥＯＳ等のＣＶＤ膜の膜厚によっ
て、微細パターンで剥がれを発生 （ロ）ＷＳｉｘのＳｉ組成小やＷＳｉｘ膜厚によって、
微細パターンで剥がれを発生
【００１８】上記したような剥がれ現象はいずれにして
も防止しなければならないが、かかる剥がれ防止は、と
りわけ、ＬＤＤのＴＥＯＳ−ＳｉＯ2 化のプロセス安定
化のために、必須である。
も防止しなければならないが、かかる剥がれ防止は、と
りわけ、ＬＤＤのＴＥＯＳ−ＳｉＯ2 化のプロセス安定
化のために、必須である。
【００１９】ＷＳｉｘの形成後の剥がれとしては、ＷＳ
ｉｘの形成後に、下地ベタ状の酸化膜、ポリＳｉから皮
むけ状剥がれを発生し、あるいは高濃度にＡｓやＢをド
ーブした下地密パターンの下隅のポリＳｉから気泡状に
浮いた剥がれを発生するという、２点が最も初期段階に
発生し、その後もたびたび経験されることである。
ｉｘの形成後に、下地ベタ状の酸化膜、ポリＳｉから皮
むけ状剥がれを発生し、あるいは高濃度にＡｓやＢをド
ーブした下地密パターンの下隅のポリＳｉから気泡状に
浮いた剥がれを発生するという、２点が最も初期段階に
発生し、その後もたびたび経験されることである。
【００２０】ＷＳｉｘの剥がれの内、クラックからピー
ルに至るもので、ＳｉＯ2 ／ＷＳｉｘ界面での剥がれ
は、界面の低級ＷＯｘの昇華、フッ素化合物の昇
華、メンテナンス後にＨＦ等発生、ＷＳｉｘの組成変
動界面がｘ＝２．３以下（ｘ＝２．７以上は剥離しな
い）、膜厚５００ｎｍ以上ではストレス、がそれぞれ
主たる原因である。
ルに至るもので、ＳｉＯ2 ／ＷＳｉｘ界面での剥がれ
は、界面の低級ＷＯｘの昇華、フッ素化合物の昇
華、メンテナンス後にＨＦ等発生、ＷＳｉｘの組成変
動界面がｘ＝２．３以下（ｘ＝２．７以上は剥離しな
い）、膜厚５００ｎｍ以上ではストレス、がそれぞれ
主たる原因である。
【００２１】一方、気泡発生から膨張破壊に至った構造
については、ポリＳｉ／ＷＳｉｘ形成後のアニールで段
差パターンに発生したもの、あるいは微細パターンで膨
れが発生するもので、ポリＳｉに例えばイオン注入Ａｓ
+ ５Ｅ１５／ｃｍ2 、ＢＦ2+ ５Ｅ１５／ｃｍ2 を行っ
た後、通常のライトエッチングの場合、低級ＷＯｘの
昇華（ｎ−ＳｉＯ2 の残膜が厚かったような場合）、
段差部のストレス集中が原因となる。
については、ポリＳｉ／ＷＳｉｘ形成後のアニールで段
差パターンに発生したもの、あるいは微細パターンで膨
れが発生するもので、ポリＳｉに例えばイオン注入Ａｓ
+ ５Ｅ１５／ｃｍ2 、ＢＦ2+ ５Ｅ１５／ｃｍ2 を行っ
た後、通常のライトエッチングの場合、低級ＷＯｘの
昇華（ｎ−ＳｉＯ2 の残膜が厚かったような場合）、
段差部のストレス集中が原因となる。
【００２２】ＷＳｉｘ−ポリサイド構造のドライエッチ
バック後の剥がれには、次の２形態がある （１）ＷＳｉｘの形成後に、ＢＦ2 + を高濃度ドーブし
た下地ポリＳｉ密パターン下から剥がれを発生 （２）ポリサイド構造の異なるウエーハ周辺の狭いパタ
ーンで剥がれを発生
バック後の剥がれには、次の２形態がある （１）ＷＳｉｘの形成後に、ＢＦ2 + を高濃度ドーブし
た下地ポリＳｉ密パターン下から剥がれを発生 （２）ポリサイド構造の異なるウエーハ周辺の狭いパタ
ーンで剥がれを発生
【００２３】剥がれが発生する構造が、ポリＳｉ／ＷＳ
ｉｘの場合、ドライエッチング後のウエーハエッジのパ
ターンエッジにおいて剥がれが発生する。これは、Ｓｉ
Ｏ2 ／ポリＳｉ／ＷＳｉｘ構造がエッジのみ異なってい
た（エッジのみＴＥＯＳでキャッピンを行っていた）場
合で、ストレス低減のため、全面打ちを行う場合、エッ
ジのみ、ポリＳｉの膜厚が薄かったため、オーバーエッ
チングで、サイドエッチングが入ったことが原因となっ
ている。また、ＢＦ2 + イオン注入したものを、ドライ
エッチングしたことにより全面剥がれ発生するものは、
イオン注入がＢＦ2 + ５Ｅ１５以上の場合であり、フッ
素含有量が１Ｅ１６以上（他のイオン種では考慮の必要
が無かった）であることが原因とされる。
ｉｘの場合、ドライエッチング後のウエーハエッジのパ
ターンエッジにおいて剥がれが発生する。これは、Ｓｉ
Ｏ2 ／ポリＳｉ／ＷＳｉｘ構造がエッジのみ異なってい
た（エッジのみＴＥＯＳでキャッピンを行っていた）場
合で、ストレス低減のため、全面打ちを行う場合、エッ
ジのみ、ポリＳｉの膜厚が薄かったため、オーバーエッ
チングで、サイドエッチングが入ったことが原因となっ
ている。また、ＢＦ2 + イオン注入したものを、ドライ
エッチングしたことにより全面剥がれ発生するものは、
イオン注入がＢＦ2 + ５Ｅ１５以上の場合であり、フッ
素含有量が１Ｅ１６以上（他のイオン種では考慮の必要
が無かった）であることが原因とされる。
【００２４】ＷＳｉｘ露出面に２度目のキャップ−Ｓｉ
Ｏ2 形成後に剥がれが生じるのは、 （１）パイロ酸化やＴＥＯＳ膜厚によって微細パターン
で剥がれを発生 （２）ＷＳｉｘのＳｉ組成小やＷＳｉｘ膜厚によって微
細パターンで剥がれを発生 の各場合である。
Ｏ2 形成後に剥がれが生じるのは、 （１）パイロ酸化やＴＥＯＳ膜厚によって微細パターン
で剥がれを発生 （２）ＷＳｉｘのＳｉ組成小やＷＳｉｘ膜厚によって微
細パターンで剥がれを発生 の各場合である。
【００２５】
【発明が解決しようとする課題】本発明は、電極上にオ
フセット膜が形成された構造を有する場合について、上
記のような剥がれの問題点や、更には膜質が水分を有す
る場合の問題点を解決して、安定した電極構造とするこ
とができる半導体装置及び半導体装置の製造方法を提供
することをその課題とする。
フセット膜が形成された構造を有する場合について、上
記のような剥がれの問題点や、更には膜質が水分を有す
る場合の問題点を解決して、安定した電極構造とするこ
とができる半導体装置及び半導体装置の製造方法を提供
することをその課題とする。
【００２６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、電極上にオフセット膜が形成された構造を有
する半導体装置において、該電極の少なくとも上層はシ
リサイドにより形成し、かつ該シリサイドの上にバリア
ー層を介して上記オフセット膜を形成したことを特徴と
する半導体装置であって、これにより上記目的を達成す
るものである。
造方法は、電極上にオフセット膜が形成された構造を有
する半導体装置において、該電極の少なくとも上層はシ
リサイドにより形成し、かつ該シリサイドの上にバリア
ー層を介して上記オフセット膜を形成したことを特徴と
する半導体装置であって、これにより上記目的を達成す
るものである。
【００２７】この場合、上記シリサイドがタングステン
シリサイドである構成にすることができる。
シリサイドである構成にすることができる。
【００２８】また、上記バリアー層がシリコンナイトラ
イド層である構成にすることができる。
イド層である構成にすることができる。
【００２９】本発明の半導体装置の製造方法は、電極上
にオフセット膜が形成された構造を有する半導体装置の
製造方法において、電極材料を成膜して、熱処理を行
い、バリアー層形成材料を成膜し、オフセット膜形成材
料を成膜する工程を備えたことを特徴とする半導体装置
であって、これにより上記目的を達成するものである。
にオフセット膜が形成された構造を有する半導体装置の
製造方法において、電極材料を成膜して、熱処理を行
い、バリアー層形成材料を成膜し、オフセット膜形成材
料を成膜する工程を備えたことを特徴とする半導体装置
であって、これにより上記目的を達成するものである。
【００３０】この場合、上記電極材料の少なくとも最上
層がタングステンシリサイドである構成にすることがで
きる。また、上記バリアー層がシリコンナイトライド層
である構成にすることができる。
層がタングステンシリサイドである構成にすることがで
きる。また、上記バリアー層がシリコンナイトライド層
である構成にすることができる。
【００３１】なお、特開平６−２６７９７５号には、ゲ
ート電極の側壁にシリコンナイトライドを形成してサイ
ドウォールを形成する技術が開示されているが、この技
術ではポリシリコン上面からの剥がれ防止はできず、ま
た、この技術はオフセット膜形成の場合を考慮していな
い。
ート電極の側壁にシリコンナイトライドを形成してサイ
ドウォールを形成する技術が開示されているが、この技
術ではポリシリコン上面からの剥がれ防止はできず、ま
た、この技術はオフセット膜形成の場合を考慮していな
い。
【００３２】
【作用】本発明においては、オフセット膜（例えばオフ
セット酸化膜）付き電極を有する半導体装置において、
電極上の酸化膜の形成方法やＬＤＤ酸化膜等の形成時に
酸素バリアー等となるバリアー層（例えばＳｉ3 Ｎ
4 膜）を挟んだ構造にすることにより、電極を形成する
例えばＷＳｉｘの微小剥がれによる各種不都合（例えば
ＬＤＤ−ＳｉＯ2 形成時のＷＳｉｘ膜崩壊）を防止で
き、併せて、その後に形成する層間膜からのゲートへの
水分進入を防止し、トランジスタ特性の早期劣化を防止
できる。
セット酸化膜）付き電極を有する半導体装置において、
電極上の酸化膜の形成方法やＬＤＤ酸化膜等の形成時に
酸素バリアー等となるバリアー層（例えばＳｉ3 Ｎ
4 膜）を挟んだ構造にすることにより、電極を形成する
例えばＷＳｉｘの微小剥がれによる各種不都合（例えば
ＬＤＤ−ＳｉＯ2 形成時のＷＳｉｘ膜崩壊）を防止で
き、併せて、その後に形成する層間膜からのゲートへの
水分進入を防止し、トランジスタ特性の早期劣化を防止
できる。
【００３３】
【発明の実施の形態】以下本発明の好ましい実施の形態
について、図面を参照して具体的な実施例を述べること
により説明する。但し当然のことではあるが、本発明は
以下の実施例により限定を受けるものではない。
について、図面を参照して具体的な実施例を述べること
により説明する。但し当然のことではあるが、本発明は
以下の実施例により限定を受けるものではない。
【００３４】実施例１ この実施例では、セルフ・アライン・コンタクト（ＳＡ
Ｃ）プロセス等のオフセット酸化膜付き電極を有する半
導体装置において、電極上の酸化膜の形成方法やＬＤＤ
酸化膜の形成時に酸素バリアーとしてＳｉ3 Ｎ4 膜を挟
んだ構造にすることにより、ＷＳｉｘの微小剥がれによ
るＬＤＤ−ＳｉＯ2 形成時のＷＳｉｘ膜破壊を防止し、
併せて、その後に形成する層間膜からのゲートへの水分
進入を防止して、トランジスタ特性の早期劣化を少なく
できる品質に作り込んだ構造を示す。
Ｃ）プロセス等のオフセット酸化膜付き電極を有する半
導体装置において、電極上の酸化膜の形成方法やＬＤＤ
酸化膜の形成時に酸素バリアーとしてＳｉ3 Ｎ4 膜を挟
んだ構造にすることにより、ＷＳｉｘの微小剥がれによ
るＬＤＤ−ＳｉＯ2 形成時のＷＳｉｘ膜破壊を防止し、
併せて、その後に形成する層間膜からのゲートへの水分
進入を防止して、トランジスタ特性の早期劣化を少なく
できる品質に作り込んだ構造を示す。
【００３５】本実施例の半導体装置は、図１に示すよう
に、電極１（本実施例ではＭＯＳ型トランジスタのゲー
ト電極）上にオフセット膜２が形成された構造を有する
半導体装置において、該電極１の少なくとも上層はシリ
サイド１ｂにより形成し、かつ該シリサイド１ｂの上に
バリアー層３を介して上記オフセット膜２を形成したも
のである。
に、電極１（本実施例ではＭＯＳ型トランジスタのゲー
ト電極）上にオフセット膜２が形成された構造を有する
半導体装置において、該電極１の少なくとも上層はシリ
サイド１ｂにより形成し、かつ該シリサイド１ｂの上に
バリアー層３を介して上記オフセット膜２を形成したも
のである。
【００３６】ここで、本実施例における上記シリサイド
１ｂは、タングステンシリサイドである。
１ｂは、タングステンシリサイドである。
【００３７】また本実施例における上記バリアー層３
は、シリコンナイトライド層である。
は、シリコンナイトライド層である。
【００３８】本実施例の半導体装置の製造方法は、図２
ないし図６に示すように、電極１上にオフセット膜２が
形成された構造を有する半導体装置（図１参照）の製造
方法において、電極材料１ａ，１ｂを成膜して、熱処理
を行い、バリアー層３形成材料を成膜し、オフセット膜
２形成材料（ここではＬＰ−ＴＥＯＳ膜、１５０ｎｍ
厚）を成膜する工程（図２、図３参照）を備えたもので
ある。
ないし図６に示すように、電極１上にオフセット膜２が
形成された構造を有する半導体装置（図１参照）の製造
方法において、電極材料１ａ，１ｂを成膜して、熱処理
を行い、バリアー層３形成材料を成膜し、オフセット膜
２形成材料（ここではＬＰ−ＴＥＯＳ膜、１５０ｎｍ
厚）を成膜する工程（図２、図３参照）を備えたもので
ある。
【００３９】ここで、上記電極材料の少なくとも最上層
は、タングステンシリサイド１ｂ（ここでは特にＬＴ−
ＷＳｉｘ）であり、上記バリアー層３は、シリコンナイ
トライド層（ここでは特にＬＰ−Ｓｉ3 Ｎ4 層、５０ｎ
ｍ厚）である。
は、タングステンシリサイド１ｂ（ここでは特にＬＴ−
ＷＳｉｘ）であり、上記バリアー層３は、シリコンナイ
トライド層（ここでは特にＬＰ−Ｓｉ3 Ｎ4 層、５０ｎ
ｍ厚）である。
【００４０】本実施例においては、図１に示すように、
オフセット酸化膜２付き電極１を有する半導体装置にお
いて、電極１上の酸化膜の形成やＬＤＤ酸化膜の形成時
に酸素バリアーのためにバリアー層３としてＳｉ3 Ｎ4
膜を挟んだ構造にすることにより、ＷＳｉｘ１ｂの微小
剥がれによるＬＤＤ−ＳｉＯ2 形成時のＷＳｉｘ膜崩壊
等を防止し、併せて、その後に形成する層間膜からのゲ
ートへの水分進入を防止できるようにする。これにより
トランジスタ特性の早期劣化を少なくできる。
オフセット酸化膜２付き電極１を有する半導体装置にお
いて、電極１上の酸化膜の形成やＬＤＤ酸化膜の形成時
に酸素バリアーのためにバリアー層３としてＳｉ3 Ｎ4
膜を挟んだ構造にすることにより、ＷＳｉｘ１ｂの微小
剥がれによるＬＤＤ−ＳｉＯ2 形成時のＷＳｉｘ膜崩壊
等を防止し、併せて、その後に形成する層間膜からのゲ
ートへの水分進入を防止できるようにする。これにより
トランジスタ特性の早期劣化を少なくできる。
【００４１】ここでは具体的には、図２に示すＬＯＣＯ
Ｓ素子分離領域１１が形成された半導体基板１（Ｓｉ基
板）上に、ゲート電極１材料のポリサイド１ａ，１ｂ形
成後、オフセット酸化膜２を形成する前に、ＣＶＤ−Ｗ
Ｓｉｘであれば少なくとも脱ガスを目的としたアニール
を行う。併せて多結晶成長させてもよい。いずれにして
も５５０℃以上の熱処理を加え、その後、シリコン・ナ
イトライド３を形成し、つづけてＣＶＤ酸化膜２（ここ
ではＴＥＯＳ−ＣＶＤ膜）を形成し、オフセット絶縁膜
とする（図３）。
Ｓ素子分離領域１１が形成された半導体基板１（Ｓｉ基
板）上に、ゲート電極１材料のポリサイド１ａ，１ｂ形
成後、オフセット酸化膜２を形成する前に、ＣＶＤ−Ｗ
Ｓｉｘであれば少なくとも脱ガスを目的としたアニール
を行う。併せて多結晶成長させてもよい。いずれにして
も５５０℃以上の熱処理を加え、その後、シリコン・ナ
イトライド３を形成し、つづけてＣＶＤ酸化膜２（ここ
ではＴＥＯＳ−ＣＶＤ膜）を形成し、オフセット絶縁膜
とする（図３）。
【００４２】その後、ゲートパターン４を、フォトレジ
ストで形成する（図４）。次いでＥＣＲドライエッチン
グ等でエッチング加工する（図５）。このとき、プロセ
スガスとしてＢＣｌ3 ／Ｃｌ2 系ガスを用いたドライエ
ッチングを採用できる。つづけて形成するＬＤＤ用の酸
化膜に代えて、シリコン・ナイトライド５／ＣＶＤ酸化
膜６と言う積層膜を形成し（図６）、サイドスペーサー
５ａ，６ａとする（図１）。
ストで形成する（図４）。次いでＥＣＲドライエッチン
グ等でエッチング加工する（図５）。このとき、プロセ
スガスとしてＢＣｌ3 ／Ｃｌ2 系ガスを用いたドライエ
ッチングを採用できる。つづけて形成するＬＤＤ用の酸
化膜に代えて、シリコン・ナイトライド５／ＣＶＤ酸化
膜６と言う積層膜を形成し（図６）、サイドスペーサー
５ａ，６ａとする（図１）。
【００４３】その後の工程でソース／ドレイン等の通常
のトランジスタ作成工程を経て、半導体装置を完成す
る。本実施例によれば、水分を含有する層間膜を使って
も、ナイトライド膜が、水分バリアーとしての役割を果
たし、水分による悪影響を遮断することができる。
のトランジスタ作成工程を経て、半導体装置を完成す
る。本実施例によれば、水分を含有する層間膜を使って
も、ナイトライド膜が、水分バリアーとしての役割を果
たし、水分による悪影響を遮断することができる。
【００４４】水分バリアーとなるためのナイトライドの
膜厚は、酸化アニールと酸化膜膜厚とトランジスタ寿命
によって決定されるが、通常は５〜１００ｎｍが使われ
る。余りに厚い膜は、ゲート電極に応力を与えることに
なるので好ましくない。また、薄膜で形成する場合は、
Ｓｉ−Ｎ基の結合ネットワークが膜内で切れ、バリアー
性が無くなるおそれがあるので、薄い膜で形成する場合
には数レイヤーで積層形成することが好まし。
膜厚は、酸化アニールと酸化膜膜厚とトランジスタ寿命
によって決定されるが、通常は５〜１００ｎｍが使われ
る。余りに厚い膜は、ゲート電極に応力を与えることに
なるので好ましくない。また、薄膜で形成する場合は、
Ｓｉ−Ｎ基の結合ネットワークが膜内で切れ、バリアー
性が無くなるおそれがあるので、薄い膜で形成する場合
には数レイヤーで積層形成することが好まし。
【００４５】本実施例においてオフセット酸化膜は、形
成上幾何学構造のみ問題が無ければ、任意の構成で使用
できるようになる。上述のように、オフセット酸化膜に
より膜ガス等でシリサイド剥がれが生じるような問題が
避けられるからである。
成上幾何学構造のみ問題が無ければ、任意の構成で使用
できるようになる。上述のように、オフセット酸化膜に
より膜ガス等でシリサイド剥がれが生じるような問題が
避けられるからである。
【００４６】シリコンナイトライドは、トランジスタ特
性に影響が無い程度にダメージが制御されていれば、Ｓ
ｉ−ＮやＷ−Ｎ等のボンド形成を目的とした、Ｎ2 、Ｎ
Ｈ3中でのアニールによって形成されても、あるいはプ
ラズマ励起によるものでも、減圧加熱での形成によるＳ
ｉ3 Ｎ4 でもよい。
性に影響が無い程度にダメージが制御されていれば、Ｓ
ｉ−ＮやＷ−Ｎ等のボンド形成を目的とした、Ｎ2 、Ｎ
Ｈ3中でのアニールによって形成されても、あるいはプ
ラズマ励起によるものでも、減圧加熱での形成によるＳ
ｉ3 Ｎ4 でもよい。
【００４７】更に詳しくは、本実施例では次の具体例デ
バイス作成フローを行う。 （１）図２に示すような、半導体基板（ここではＳｉ基
板）上に素子分離領域１１としてＬＯＣＯＳが形成され
た構造に、図３に示すように、ゲート絶縁膜１２（Ｓｉ
Ｏ2 ）形成、及びＰドープのポリＳｉ１ａとＬＴ−ＷＳ
ｉｘ１ｂを形成してゲート電極材料のポリサイド形成
後、オフセット酸化膜を形成する前にＣＶＤ−ＷＳｉｘ
であれば少なくとも脱ガスを目的としたアニールを行
い、併せて多結晶成長させてもよく、このための５５０
℃以上の熱処理を加え、その後、シリコン・ナイトライ
ド３を形成し、つづけてＣＶＤ酸化膜２を形成し、オフ
セット絶縁膜とする。以上で図３の構造が完成する。 （２）その後、ゲートパターン４を、フォトレジストで
形成し、ＥＣＲドライエッチ等でエッチング加工する。
これにより図５の構造を得る。つづけて形成するＬＤＤ
用の酸化膜に代えて、シリコン・ナイトライド５／ＣＶ
Ｄ酸化膜６と言う積層膜を形成し、図６の構造として、
更にエッチバックによりサイドスペーサー５ａ，５ｂと
する（図１参照）。
バイス作成フローを行う。 （１）図２に示すような、半導体基板（ここではＳｉ基
板）上に素子分離領域１１としてＬＯＣＯＳが形成され
た構造に、図３に示すように、ゲート絶縁膜１２（Ｓｉ
Ｏ2 ）形成、及びＰドープのポリＳｉ１ａとＬＴ−ＷＳ
ｉｘ１ｂを形成してゲート電極材料のポリサイド形成
後、オフセット酸化膜を形成する前にＣＶＤ−ＷＳｉｘ
であれば少なくとも脱ガスを目的としたアニールを行
い、併せて多結晶成長させてもよく、このための５５０
℃以上の熱処理を加え、その後、シリコン・ナイトライ
ド３を形成し、つづけてＣＶＤ酸化膜２を形成し、オフ
セット絶縁膜とする。以上で図３の構造が完成する。 （２）その後、ゲートパターン４を、フォトレジストで
形成し、ＥＣＲドライエッチ等でエッチング加工する。
これにより図５の構造を得る。つづけて形成するＬＤＤ
用の酸化膜に代えて、シリコン・ナイトライド５／ＣＶ
Ｄ酸化膜６と言う積層膜を形成し、図６の構造として、
更にエッチバックによりサイドスペーサー５ａ，５ｂと
する（図１参照）。
【００４８】その後の工程でソース／ドレイン等の通常
のトランジスタ作成工程を経て、ＭＯＳ半導体装置とす
る。これら工程で水分を含有する層間膜を使っても、バ
リアー層３をなすナイトライド膜（及び本実施例ではサ
イドスペーサーとなっているナイトライド膜５ａ）が水
分バリアーとなるので、水分による不都合は防止され
る。
のトランジスタ作成工程を経て、ＭＯＳ半導体装置とす
る。これら工程で水分を含有する層間膜を使っても、バ
リアー層３をなすナイトライド膜（及び本実施例ではサ
イドスペーサーとなっているナイトライド膜５ａ）が水
分バリアーとなるので、水分による不都合は防止され
る。
【００４９】オフセット絶縁膜やサイドウォールスペー
サ絶縁膜構成については、本実施例では次の工程をと
る。 （１）水分バリアーとなるバリアー層３のナイトライド
膜厚は、酸化アニールと酸化膜膜厚とトランジスタ寿命
によって決定される。通常は５〜１００ｎｍが使われ
る。余りに厚い膜はゲートの応用を与え好ましくない。
また薄膜では、Ｓｉ−Ｎ基の結合ネットワークが切れ、
バリアー性が無くなるので、数レイヤー必要となる。 （２）バリアー層３としては、シリコンナイトライドで
なくても、厚くすることで水分バリアーとできるなら
ば、例えばプラズマ励起ＣＶＤや減圧ＣＶＤで、モノシ
ランやＮ2 Ｏやアンモニアを用いたシリコン・オキシ・
ナイトライドを形成してこのバリアー層３とするのでも
よい。 （３）酸化膜の形成方法は、通常のＣＶＤ酸化膜でよ
く、バリアー層が存在するので、水分含有が多くてもよ
い。また、比較的高温のＴＥＯＳの熱分解等で形成する
ものでもよい。また、膜厚制限も無いので、有利であ
る。 （４）シリコン・ナイトライド膜の形成も、ジクロルシ
ランとアンモニアの減圧ＣＶＤでも、比較的低温のモノ
シランとアンモニアによるプラズマ励起ＣＶＤで形成す
るものでもよい。
サ絶縁膜構成については、本実施例では次の工程をと
る。 （１）水分バリアーとなるバリアー層３のナイトライド
膜厚は、酸化アニールと酸化膜膜厚とトランジスタ寿命
によって決定される。通常は５〜１００ｎｍが使われ
る。余りに厚い膜はゲートの応用を与え好ましくない。
また薄膜では、Ｓｉ−Ｎ基の結合ネットワークが切れ、
バリアー性が無くなるので、数レイヤー必要となる。 （２）バリアー層３としては、シリコンナイトライドで
なくても、厚くすることで水分バリアーとできるなら
ば、例えばプラズマ励起ＣＶＤや減圧ＣＶＤで、モノシ
ランやＮ2 Ｏやアンモニアを用いたシリコン・オキシ・
ナイトライドを形成してこのバリアー層３とするのでも
よい。 （３）酸化膜の形成方法は、通常のＣＶＤ酸化膜でよ
く、バリアー層が存在するので、水分含有が多くてもよ
い。また、比較的高温のＴＥＯＳの熱分解等で形成する
ものでもよい。また、膜厚制限も無いので、有利であ
る。 （４）シリコン・ナイトライド膜の形成も、ジクロルシ
ランとアンモニアの減圧ＣＶＤでも、比較的低温のモノ
シランとアンモニアによるプラズマ励起ＣＶＤで形成す
るものでもよい。
【００５０】本実施例によれば、次の具体的効果を得る
ことができた。
ことができた。
【００５１】即ち、オフセット酸化膜下やサイドウォー
ル酸化膜下にシリコンナイトライドを形成することで、
酸化や−ＯＨ基の拡散を阻止し、シリサイドの剥がれを
防止できる。
ル酸化膜下にシリコンナイトライドを形成することで、
酸化や−ＯＨ基の拡散を阻止し、シリサイドの剥がれを
防止できる。
【００５２】また、上記によって、オフセット膜厚に制
限が無くなり、任意の膜設計が行えるようになった。
限が無くなり、任意の膜設計が行えるようになった。
【００５３】更に、材料についても条件が緩和され、特
に、酸化膜膜質に対する水分含有量に対し制限が無くな
る。
に、酸化膜膜質に対する水分含有量に対し制限が無くな
る。
【００５４】また併せて、ゲート酸化膜の水分劣化が知
られているが、上部層間膜からの進入経路をふさぐ構造
になったので、低級酸化膜の成長に伴うトランジスタ特
性に劣化が防止できる構造を提供でき、信頼性が構造か
ら作り込める。
られているが、上部層間膜からの進入経路をふさぐ構造
になったので、低級酸化膜の成長に伴うトランジスタ特
性に劣化が防止できる構造を提供でき、信頼性が構造か
ら作り込める。
【００５５】シリコンナイトライドには製法によらず水
分バリアー性が有ることが知られているので、これも膜
種を選ばないため、プロセスマージンが広いデバイスが
低コストで設計できる。
分バリアー性が有ることが知られているので、これも膜
種を選ばないため、プロセスマージンが広いデバイスが
低コストで設計できる。
【００５６】
【発明の効果】本発明によれば、電極上にオフセット膜
が形成された構造を有する場合について、シリサイド等
の剥がれの問題点や、更には膜質が水分を有する場合の
問題点を解決して、安定した電極構造を有するものとす
ることができる半導体装置及び半導体装置の製造方法を
提供することができる。
が形成された構造を有する場合について、シリサイド等
の剥がれの問題点や、更には膜質が水分を有する場合の
問題点を解決して、安定した電極構造を有するものとす
ることができる半導体装置及び半導体装置の製造方法を
提供することができる。
【図１】 実施例１の半導体装置を示す断面図である。
【図２】 実施例１の半導体装置の製造工程を順に断面
図で示すものである（１）。
図で示すものである（１）。
【図３】 実施例１の半導体装置の製造工程を順に断面
図で示すものである（２）。
図で示すものである（２）。
【図４】 実施例１の半導体装置の製造工程を順に断面
図で示すものである（３）。
図で示すものである（３）。
【図５】 実施例１の半導体装置の製造工程を順に断面
図で示すものである（４）。
図で示すものである（４）。
【図６】 実施例１の半導体装置の製造工程を順に断面
図で示すものである（５）。
図で示すものである（５）。
１ 電極構造（ゲート電極） １ａ 電極材料（ポリＳｉ） １ｂ （上層）電極材料（シリサイド、ＷＳｉ） ２ オフセット膜（ＣＶＤ酸化膜） ３ バリアー層（ＳｉＮ） ４ ゲートパターン（フォトレジスト） ５ａ サイドスペーサー（ＳｉＷ） ６ａ サイドスペーサー（酸化膜）
Claims (6)
- 【請求項１】電極上に、オフセット膜が形成された構造
を有する半導体装置において、 該電極の少なくとも上層はシリサイドにより形成し、か
つ該シリサイドの上にバリアー層を介して上記オフセッ
ト膜を形成したことを特徴とする半導体装置。 - 【請求項２】上記シリサイドがタングステンシリサイド
である請求項１に記載の半導体装置。 - 【請求項３】上記バリアー層がシリコンナイトライド層
である請求項１に記載の半導体装置。 - 【請求項４】電極上にオフセット膜が形成された構造を
有する半導体装置の製造方法において、 電極材料を成膜して、熱処理を行い、バリアー層形成材
料を成膜し、オフセット膜形成材料を成膜する工程を備
えたことを特徴とする半導体装置。 - 【請求項５】上記電極材料の少なくとも最上層がタング
ステンシリサイドである請求項４に記載の半導体装置の
製造方法。 - 【請求項６】上記バリアー層がシリコンナイトライド層
である請求項４に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20703895A JPH0955503A (ja) | 1995-08-14 | 1995-08-14 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20703895A JPH0955503A (ja) | 1995-08-14 | 1995-08-14 | 半導体装置及び半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004306148A Division JP4301138B2 (ja) | 2004-10-20 | 2004-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955503A true JPH0955503A (ja) | 1997-02-25 |
Family
ID=16533183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20703895A Pending JPH0955503A (ja) | 1995-08-14 | 1995-08-14 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955503A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037265A (ja) * | 2001-07-24 | 2003-02-07 | Asahi Kasei Microsystems Kk | 半導体装置および半導体装置の製造方法 |
-
1995
- 1995-08-14 JP JP20703895A patent/JPH0955503A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037265A (ja) * | 2001-07-24 | 2003-02-07 | Asahi Kasei Microsystems Kk | 半導体装置および半導体装置の製造方法 |
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