JPH0955724A - クロック位相変化回路 - Google Patents
クロック位相変化回路Info
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- JPH0955724A JPH0955724A JP7230740A JP23074095A JPH0955724A JP H0955724 A JPH0955724 A JP H0955724A JP 7230740 A JP7230740 A JP 7230740A JP 23074095 A JP23074095 A JP 23074095A JP H0955724 A JPH0955724 A JP H0955724A
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- JP
- Japan
- Prior art keywords
- clock signal
- phase
- write
- clock
- circuit
- Prior art date
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- Pending
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- Maintenance And Management Of Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 ループバック試験時において、書き込み／読
み出しクロック信号が同位相でＥＳに対して同時アクセ
スする際のデータエラーを防止すること。 【解決手段】 ディジタル伝送網におけるループバック
回路を用いた試験に用いるクロック位相変化回路１であ
って、書き込み／読み出しクロック信号が非同期の場
合、これら書き込み／読み出しクロック信号の位相をそ
れぞれ検出する位相検出部２と、位相検出部２により検
出した書き込み／読み出しクロック信号の各位相が同位
相であるか否かを判断する位相判断部３，４と、位相判
断部３，４により書き込み／読み出しクロック信号が同
位相であると判断された場合、書き込み／読み出しクロ
ック信号のいずれか一方のクロック信号の位相を変化さ
せる位相変化部５，６とを備えるように構成する。
み出しクロック信号が同位相でＥＳに対して同時アクセ
スする際のデータエラーを防止すること。 【解決手段】 ディジタル伝送網におけるループバック
回路を用いた試験に用いるクロック位相変化回路１であ
って、書き込み／読み出しクロック信号が非同期の場
合、これら書き込み／読み出しクロック信号の位相をそ
れぞれ検出する位相検出部２と、位相検出部２により検
出した書き込み／読み出しクロック信号の各位相が同位
相であるか否かを判断する位相判断部３，４と、位相判
断部３，４により書き込み／読み出しクロック信号が同
位相であると判断された場合、書き込み／読み出しクロ
ック信号のいずれか一方のクロック信号の位相を変化さ
せる位相変化部５，６とを備えるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル伝送網
におけるループバック回路を用いた試験の分野に関す
る。
におけるループバック回路を用いた試験の分野に関す
る。
【０００２】
【従来の技術】ディジタル伝送機器での保守試験におい
ては、故障箇所の特定が困難な場合のみ線路試験等を行
うが、通常の保守試験では、ループバック回路を用いた
ループバック試験を行うことが一般的である。つまり、
保守時には、ループバック回路は必ずといってよいほど
用いられる。図４は、ループバック回路の一例を示す概
略図である。なお、図４中、ＤＰＰＬ回路は、ディジタ
ルＰＬＬ（Phase Locked Loop ：位相同期ループ）回路
であり、入力データからクロック信号を抽出するもので
ある。図４において、ディジタル伝送路としてＩＳＤＮ
（ＩＮＳ６４）を利用した場合、ＩＮＳ６４の情報チャ
ネルにはＢ１及びＢ２チャネルがあり、Ｂ１チャネルで
は端末機器との間で通常の通信を行い、Ｂ２チャネルで
は個別チャネルループバック回路１によって加入者側か
らのデータを再び加入者側へ折り返し出力を行う。
ては、故障箇所の特定が困難な場合のみ線路試験等を行
うが、通常の保守試験では、ループバック回路を用いた
ループバック試験を行うことが一般的である。つまり、
保守時には、ループバック回路は必ずといってよいほど
用いられる。図４は、ループバック回路の一例を示す概
略図である。なお、図４中、ＤＰＰＬ回路は、ディジタ
ルＰＬＬ（Phase Locked Loop ：位相同期ループ）回路
であり、入力データからクロック信号を抽出するもので
ある。図４において、ディジタル伝送路としてＩＳＤＮ
（ＩＮＳ６４）を利用した場合、ＩＮＳ６４の情報チャ
ネルにはＢ１及びＢ２チャネルがあり、Ｂ１チャネルで
は端末機器との間で通常の通信を行い、Ｂ２チャネルで
は個別チャネルループバック回路１によって加入者側か
らのデータを再び加入者側へ折り返し出力を行う。
【０００３】ループバック回路を用いて現在のサービス
を中断することなく区別チャネルのみの試験を行うため
には、ループバック回路内にＥＳ（エラステックスト
ア）を設け、このＥＳによって個別チャネルの信号経路
が異なることによるタイミングのズレを防止することに
よって可能となる。すなわち、Ｂ１チャネルでは端末機
器までの配線ケーブルを往復する時間（一例として、長
さ１５０ｍで往復４μｓ）があり、この時間をＢ２チャ
ネルではＥＳによって調整している。この場合、ＥＳに
使用されているＲＡＭには、書き込み及び読み出しを同
時に行えないタイプのものが用いられている。これは、
書き込み及び読み出しを同時に行うデュアルポートＲＡ
Ｍの最小構成が４ビット以上であり、ゲート数削減によ
るコストダウンを図るためにプリミティブセルのＲＡＭ
を使用しているためである。なお、上記ＥＳに用いられ
るＦＩＦＯ（First In First Out）は、装置規格による
２ビットのオフセット＋伝送路遅延時間を加味した６ビ
ットの合計８ビット長となっており、また、シリアル信
号を扱うために８ワード×１ビットのＲＡＭが必要とな
っている。
を中断することなく区別チャネルのみの試験を行うため
には、ループバック回路内にＥＳ（エラステックスト
ア）を設け、このＥＳによって個別チャネルの信号経路
が異なることによるタイミングのズレを防止することに
よって可能となる。すなわち、Ｂ１チャネルでは端末機
器までの配線ケーブルを往復する時間（一例として、長
さ１５０ｍで往復４μｓ）があり、この時間をＢ２チャ
ネルではＥＳによって調整している。この場合、ＥＳに
使用されているＲＡＭには、書き込み及び読み出しを同
時に行えないタイプのものが用いられている。これは、
書き込み及び読み出しを同時に行うデュアルポートＲＡ
Ｍの最小構成が４ビット以上であり、ゲート数削減によ
るコストダウンを図るためにプリミティブセルのＲＡＭ
を使用しているためである。なお、上記ＥＳに用いられ
るＦＩＦＯ（First In First Out）は、装置規格による
２ビットのオフセット＋伝送路遅延時間を加味した６ビ
ットの合計８ビット長となっており、また、シリアル信
号を扱うために８ワード×１ビットのＲＡＭが必要とな
っている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＥＳを有するループバック回路にあっては、
量産時における製造コストの関係から、書き込み及び読
み出しを同時に行うことのできないシングルポートＲＡ
Ｍが用いられていたため、以下に述べるような問題点が
あった。すなわち、ＥＳに対する書き込みクロック信号
は、加入者側から抽出したクロック信号を用い、また、
ＥＳに対する読み出しクロック信号は、端末機器側から
抽出したクロック信号を用いるのが一般的であるが、加
入者側クロック信号と端末機器側のクロック信号との周
波数が同じ場合、ループバック回路１内のＥＳに対して
同じアドレスに対して読み書きを行ったとき、ＥＳはデ
ータエラーを起こすという問題が発生する。これは、加
入者側クロック信号と端末機器側クロック信号との周波
数が同じ場合、伝送路での遅延を考慮すると２つのクロ
ックの位相が同じになり、同位相で上記ＥＳ内のＲＡＭ
に対して読み書きが一度に行われるためである。
うな従来のＥＳを有するループバック回路にあっては、
量産時における製造コストの関係から、書き込み及び読
み出しを同時に行うことのできないシングルポートＲＡ
Ｍが用いられていたため、以下に述べるような問題点が
あった。すなわち、ＥＳに対する書き込みクロック信号
は、加入者側から抽出したクロック信号を用い、また、
ＥＳに対する読み出しクロック信号は、端末機器側から
抽出したクロック信号を用いるのが一般的であるが、加
入者側クロック信号と端末機器側のクロック信号との周
波数が同じ場合、ループバック回路１内のＥＳに対して
同じアドレスに対して読み書きを行ったとき、ＥＳはデ
ータエラーを起こすという問題が発生する。これは、加
入者側クロック信号と端末機器側クロック信号との周波
数が同じ場合、伝送路での遅延を考慮すると２つのクロ
ックの位相が同じになり、同位相で上記ＥＳ内のＲＡＭ
に対して読み書きが一度に行われるためである。
【０００５】本発明の課題は、上記問題点を解消し、ル
ープバック試験時において、書き込みクロック信号と読
み出しクロック信号とが同位相でＥＳ内のＲＡＭに対し
て同時アクセスする際のＥＳにおけるデータエラーを防
止することにある。
ープバック試験時において、書き込みクロック信号と読
み出しクロック信号とが同位相でＥＳ内のＲＡＭに対し
て同時アクセスする際のＥＳにおけるデータエラーを防
止することにある。
【０００６】
【課題を解決するための手段】請求項１記載のクロック
位相変化回路は、ディジタル伝送網におけるループバッ
ク回路を用いた試験に用いるクロック位相変化回路であ
って、加入者側から出力されるデータから抽出される書
き込みクロック信号及び端末機器側から出力されるデー
タから抽出される読み出しクロック信号が非同期の場
合、これら書き込みクロック信号及び読み出しクロック
信号の位相をそれぞれ検出する位相検出部と、前記位相
検出部により検出した書き込みクロック信号及び読み出
しクロック信号の各位相が同位相であるか否かを判断す
る位相判断部と、前記位相判断部により書き込みクロッ
ク信号及び読み出しクロック信号が同位相であると判断
された場合、書き込みクロック信号及び読み出しクロッ
ク信号のいずれか一方のクロック信号の位相を変化させ
る位相変化部と、を備えるように構成している。
位相変化回路は、ディジタル伝送網におけるループバッ
ク回路を用いた試験に用いるクロック位相変化回路であ
って、加入者側から出力されるデータから抽出される書
き込みクロック信号及び端末機器側から出力されるデー
タから抽出される読み出しクロック信号が非同期の場
合、これら書き込みクロック信号及び読み出しクロック
信号の位相をそれぞれ検出する位相検出部と、前記位相
検出部により検出した書き込みクロック信号及び読み出
しクロック信号の各位相が同位相であるか否かを判断す
る位相判断部と、前記位相判断部により書き込みクロッ
ク信号及び読み出しクロック信号が同位相であると判断
された場合、書き込みクロック信号及び読み出しクロッ
ク信号のいずれか一方のクロック信号の位相を変化させ
る位相変化部と、を備えるように構成している。
【０００７】請求項２記載のクロック位相変化回路は、
ディジタル伝送網におけるループバック回路を用いた試
験に用いるクロック位相変化回路であって、加入者側か
ら出力されるデータから抽出される書き込みクロック信
号及び端末機器側から出力されるデータから抽出される
読み出しクロック信号が非同期の場合、書き込みクロッ
ク信号及び読み出しクロック信号のクロック立ち上がり
または立ち下がりエッジを検出する位相検出部と、前記
位相検出部により検出された各クロック信号の立ち上が
りまたは立ち下がりエッジが一致するか否かを判断する
位相判断部と、前記位相判断部により各クロック信号の
立ち上がりまたは立ち下がりエッジが一致すると判断さ
れた場合、書き込みクロック信号及び読み出しクロック
信号のいずれか一方のクロック信号の位相を変化させる
位相変化部と、を備えるように構成している。
ディジタル伝送網におけるループバック回路を用いた試
験に用いるクロック位相変化回路であって、加入者側か
ら出力されるデータから抽出される書き込みクロック信
号及び端末機器側から出力されるデータから抽出される
読み出しクロック信号が非同期の場合、書き込みクロッ
ク信号及び読み出しクロック信号のクロック立ち上がり
または立ち下がりエッジを検出する位相検出部と、前記
位相検出部により検出された各クロック信号の立ち上が
りまたは立ち下がりエッジが一致するか否かを判断する
位相判断部と、前記位相判断部により各クロック信号の
立ち上がりまたは立ち下がりエッジが一致すると判断さ
れた場合、書き込みクロック信号及び読み出しクロック
信号のいずれか一方のクロック信号の位相を変化させる
位相変化部と、を備えるように構成している。
【０００８】この場合、前記請求項１または請求項２記
載のクロック位相変化回路に加えて請求項３記載のクロ
ック位相変化回路は、前記位相変化部は、遅延回路を有
し、前記書き込みクロック信号及び読み出しクロック信
号のいずれか一方のクロック信号の位相を変化させる
際、位相を変化させるべきクロック信号を前記遅延回路
を介して出力するように構成している。
載のクロック位相変化回路に加えて請求項３記載のクロ
ック位相変化回路は、前記位相変化部は、遅延回路を有
し、前記書き込みクロック信号及び読み出しクロック信
号のいずれか一方のクロック信号の位相を変化させる
際、位相を変化させるべきクロック信号を前記遅延回路
を介して出力するように構成している。
【０００９】
【発明の実施の形態】以下、本願発明の一実施形態を図
面に基づいて説明する。図１は、本発明のクロック位相
変化回路の概略構成を示すブロック図である。なお、図
１において、図４に示す従来例と同一要素部分には同一
符号を付している。本発明のクロック位相変化回路１
は、図１に示すように、位相検出部となるクロック立ち
下がり検出回路２と、位相判断部となるインバータ３及
びＤ−フリップフロップ４と、位相変化部となるディレ
イ回路（遅延回路）５及びスイッチ６とから構成されて
いる。
面に基づいて説明する。図１は、本発明のクロック位相
変化回路の概略構成を示すブロック図である。なお、図
１において、図４に示す従来例と同一要素部分には同一
符号を付している。本発明のクロック位相変化回路１
は、図１に示すように、位相検出部となるクロック立ち
下がり検出回路２と、位相判断部となるインバータ３及
びＤ−フリップフロップ４と、位相変化部となるディレ
イ回路（遅延回路）５及びスイッチ６とから構成されて
いる。
【００１０】クロック立ち下がり検出回路２は、端末機
器側からの出力データから抽出される読み出しクロック
信号（以下、端末機器側クロック信号）の立ち下がりエ
ッジ部分（“Ｈ”→“Ｌ”）を検出することにより読み
出しクロックの位相を検出するものであり、その出力は
通常時に“Ｈ”となっており、エッジ部分を検出する
と、基準クロックタイミングに基づく所定時間の間だけ
“Ｌ”が出力される。端末機器側クロック信号は、１９
２ｋＨｚ±１００ｐｐｍという仕様を満たしているた
め、立ち上がり点から計算することにより、立ち下がり
検出信号を出力することができる。具体的には、この場
合のシステムクロック信号は１５．３６ＭＨｚを使用し
ているので、このクロックパルスを４０回カウントする
ことで端末機器側クロック信号の立ち上がり点から立ち
下がり点までの時間がわかる。
器側からの出力データから抽出される読み出しクロック
信号（以下、端末機器側クロック信号）の立ち下がりエ
ッジ部分（“Ｈ”→“Ｌ”）を検出することにより読み
出しクロックの位相を検出するものであり、その出力は
通常時に“Ｈ”となっており、エッジ部分を検出する
と、基準クロックタイミングに基づく所定時間の間だけ
“Ｌ”が出力される。端末機器側クロック信号は、１９
２ｋＨｚ±１００ｐｐｍという仕様を満たしているた
め、立ち上がり点から計算することにより、立ち下がり
検出信号を出力することができる。具体的には、この場
合のシステムクロック信号は１５．３６ＭＨｚを使用し
ているので、このクロックパルスを４０回カウントする
ことで端末機器側クロック信号の立ち上がり点から立ち
下がり点までの時間がわかる。
【００１１】インバータ３は、クロック立ち上がり検出
回路２からの出力を入力として、その反転信号をＤ−フ
リップフロップ４のデータ入力端Ｄに入力するものであ
り、Ｄ−フリップフロップ４は、加入者側からの出力デ
ータから抽出される書き込みクロック信号（以下、加入
者側クロック信号）の立ち下がりエッジ部分（“Ｈ”→
“Ｌ”）の入力タイミングでインバータ３からの出力を
取り込んで出力端Ｑから出力するものである。これによ
って、加入者側クロック信号と端末機器側クロック信号
とが同位相であるか否かを判断することが可能となって
おり、同位相である場合には出力端Ｑから“Ｈ”が出力
される。
回路２からの出力を入力として、その反転信号をＤ−フ
リップフロップ４のデータ入力端Ｄに入力するものであ
り、Ｄ−フリップフロップ４は、加入者側からの出力デ
ータから抽出される書き込みクロック信号（以下、加入
者側クロック信号）の立ち下がりエッジ部分（“Ｈ”→
“Ｌ”）の入力タイミングでインバータ３からの出力を
取り込んで出力端Ｑから出力するものである。これによ
って、加入者側クロック信号と端末機器側クロック信号
とが同位相であるか否かを判断することが可能となって
おり、同位相である場合には出力端Ｑから“Ｈ”が出力
される。
【００１２】ディレイ回路５は、加入者側クロック信号
を所定時間遅延させたクロック信号を生成するものであ
り、その出力端はスイッチ６の一方入力端に接続されて
いる。スイッチ６は、加入者側クロック信号をそのまま
の状態で出力するか、ディレイ回路５を介して出力する
かを切り換えるためのものである。つまり、Ｄ−フリッ
プフロップ４からの出力信号に基づいて、Ｄ−フリップ
フロップ４の出力が“Ｌ”の場合、スイッチ６は加入者
側クロック信号をそのまま出力し、一方、Ｄ−フリップ
フロップ４の出力が“Ｈ”の場合、スイッチ６はディレ
イ回路５からの所定時間遅延された加入者側クロック信
号を出力する。これによって、スイッチ６を介して出力
される加入者側クロック信号の位相が端末機器側クロッ
ク信号と一致する場合には、スイッチ６の切替動作によ
ってディレイ回路５から出力される加入者側クロック信
号を新しい加入者側クロック信号（以下、新加入者側ク
ロック信号）とすることにより、加入者側クロック信号
の位相を変化させるものである。
を所定時間遅延させたクロック信号を生成するものであ
り、その出力端はスイッチ６の一方入力端に接続されて
いる。スイッチ６は、加入者側クロック信号をそのまま
の状態で出力するか、ディレイ回路５を介して出力する
かを切り換えるためのものである。つまり、Ｄ−フリッ
プフロップ４からの出力信号に基づいて、Ｄ−フリップ
フロップ４の出力が“Ｌ”の場合、スイッチ６は加入者
側クロック信号をそのまま出力し、一方、Ｄ−フリップ
フロップ４の出力が“Ｈ”の場合、スイッチ６はディレ
イ回路５からの所定時間遅延された加入者側クロック信
号を出力する。これによって、スイッチ６を介して出力
される加入者側クロック信号の位相が端末機器側クロッ
ク信号と一致する場合には、スイッチ６の切替動作によ
ってディレイ回路５から出力される加入者側クロック信
号を新しい加入者側クロック信号（以下、新加入者側ク
ロック信号）とすることにより、加入者側クロック信号
の位相を変化させるものである。
【００１３】次に上述実施形態の作用について、図２を
参照して説明する。図２は、図１における各ノードの信
号波形を示すタイミングチャートである。まず、加入者
側クロック信号の立ち下がり点と、端末機器側クロック
信号との立ち下がり点が異なる場合、加入者側クロック
信号の立ち下がり点でのＤ−フリップフロップ４の入力
端Ｄへの入力は“Ｌ”であるので、出力端Ｑからの出力
は“Ｌ”となる。すなわち、上記２つのクロック信号の
位相が異なるときは、Ｄ−フリップフロップ４からの出
力は“Ｌ”となってスイッチ６はスルー経路に切り換え
られ、加入者側クロック信号がそのまま新加入者側クロ
ック信号として出力される。
参照して説明する。図２は、図１における各ノードの信
号波形を示すタイミングチャートである。まず、加入者
側クロック信号の立ち下がり点と、端末機器側クロック
信号との立ち下がり点が異なる場合、加入者側クロック
信号の立ち下がり点でのＤ−フリップフロップ４の入力
端Ｄへの入力は“Ｌ”であるので、出力端Ｑからの出力
は“Ｌ”となる。すなわち、上記２つのクロック信号の
位相が異なるときは、Ｄ−フリップフロップ４からの出
力は“Ｌ”となってスイッチ６はスルー経路に切り換え
られ、加入者側クロック信号がそのまま新加入者側クロ
ック信号として出力される。
【００１４】一方、加入者側クロック信号の立ち下がり
点と、端末機器側クロック信号との立ち下がり点が同じ
タイミングである場合、加入者側クロック信号の立ち下
がり点でのＤ−フリップフロップ４の入力端Ｄへの入力
は“Ｈ”となるので、出力端Ｑからの出力は“Ｈ”とな
る。すなわち、上記２つのクロック信号の位相が同位相
となるときは、Ｄ−フリップフロップ４からの出力は
“Ｈ”となってスイッチ６はディレイ回路５による所定
時間遅延された加入者側クロック信号が新加入者側クロ
ック信号として出力される。この結果、新加入者側クロ
ック信号は、端末機器側クロック信号と位相の異なるク
ロック信号となる。
点と、端末機器側クロック信号との立ち下がり点が同じ
タイミングである場合、加入者側クロック信号の立ち下
がり点でのＤ−フリップフロップ４の入力端Ｄへの入力
は“Ｈ”となるので、出力端Ｑからの出力は“Ｈ”とな
る。すなわち、上記２つのクロック信号の位相が同位相
となるときは、Ｄ−フリップフロップ４からの出力は
“Ｈ”となってスイッチ６はディレイ回路５による所定
時間遅延された加入者側クロック信号が新加入者側クロ
ック信号として出力される。この結果、新加入者側クロ
ック信号は、端末機器側クロック信号と位相の異なるク
ロック信号となる。
【００１５】以上説明したように、本発明では、加入者
側クロック信号と端末機器側クロック信号との２つのク
ロック信号の位相が同じになった場合、いずれか一方
（この場合、加入者側）のクロック信号の位相をずらす
ことにより、ループバック回路のＥＳに対して同じ位相
のクロック信号が加わることにより起こる誤動作（デー
タエラー）を防止することができる。なお、前述の実施
形態では、加入者側クロック信号をディレイ回路５によ
って遅延させることで位相を変化させているが、変化さ
せる対象のクロック信号としては端末機器側クロック信
号でもよく、また、ディレイ回路５と異なる手法により
位相を変化させるものであっても構わない。
側クロック信号と端末機器側クロック信号との２つのク
ロック信号の位相が同じになった場合、いずれか一方
（この場合、加入者側）のクロック信号の位相をずらす
ことにより、ループバック回路のＥＳに対して同じ位相
のクロック信号が加わることにより起こる誤動作（デー
タエラー）を防止することができる。なお、前述の実施
形態では、加入者側クロック信号をディレイ回路５によ
って遅延させることで位相を変化させているが、変化さ
せる対象のクロック信号としては端末機器側クロック信
号でもよく、また、ディレイ回路５と異なる手法により
位相を変化させるものであっても構わない。
【００１６】図３は、図１と異なる他の位相変化部の例
を示す図である。図３において、本願実施形態での位相
変化部は、４段のＤ−フリップフロップ７ａ，７ｂ，７
ｃ，７ｄとインバータ８とから構成されている。上記構
成において、初段及び３段目のＤ−フリップフロップ７
ａ，７ｃには、１５．３６ＭＨｚのシステムクロック信
号が印加されており、２段及び４段目のＤ−フリップフ
ロップ７ｂ，７ｄには、インバータ８によって反転され
たシステムクロック信号が印加されている。これによっ
て、初段のＤ−フリップフロップ７ａに入力される信号
は、（２／１５．３６）ＭＨｚの時間だけ遅延されて４
段目のＤ−フリップフロップ７ｄから出力される。した
がって、図１の実施形態におけるディレイ回路５と同様
に入力されたクロック信号を所定時間だけ遅延させるこ
とによって位相を変化させることができる。
を示す図である。図３において、本願実施形態での位相
変化部は、４段のＤ−フリップフロップ７ａ，７ｂ，７
ｃ，７ｄとインバータ８とから構成されている。上記構
成において、初段及び３段目のＤ−フリップフロップ７
ａ，７ｃには、１５．３６ＭＨｚのシステムクロック信
号が印加されており、２段及び４段目のＤ−フリップフ
ロップ７ｂ，７ｄには、インバータ８によって反転され
たシステムクロック信号が印加されている。これによっ
て、初段のＤ−フリップフロップ７ａに入力される信号
は、（２／１５．３６）ＭＨｚの時間だけ遅延されて４
段目のＤ−フリップフロップ７ｄから出力される。した
がって、図１の実施形態におけるディレイ回路５と同様
に入力されたクロック信号を所定時間だけ遅延させるこ
とによって位相を変化させることができる。
【発明の効果】本発明では、ループバック試験時におい
て、ループバック回路内のＥＳに対し、加入者側からの
書き込みクロック信号と端末機器側からの読み出しクロ
ック信号とが同時にアクセスすることによって起こるデ
ータエラーを防止することができる。
て、ループバック回路内のＥＳに対し、加入者側からの
書き込みクロック信号と端末機器側からの読み出しクロ
ック信号とが同時にアクセスすることによって起こるデ
ータエラーを防止することができる。
【図１】本発明のクロック位相変化回路の概略構成を示
すブロック図。
すブロック図。
【図２】図１における各ノードの信号波形を示すタイミ
ングチャート。
ングチャート。
【図３】図１と異なる他の位相変化部の例を示す図。
【図４】ループバック回路の一例を示す概略図。
１ クロック位相変化回路 ２ クロック立ち下がり検出回路（位相検出部） ３ インバータ（位相判断部） ４ Ｄ−フリップフロップ（位相判断部） ５ ディレイ回路（位相変化部） ６ スイッチ（位相変化部） ７ Ｄ−フリップフロップ（位相変化部） ８ インバータ（位相変化部）
Claims (3)
- 【請求項１】ディジタル伝送網におけるループバック回
路を用いた試験に用いるクロック位相変化回路であっ
て、 加入者側から出力されるデータから抽出される書き込み
クロック信号及び端末機器側から出力されるデータから
抽出される読み出しクロック信号が非同期の場合、これ
ら書き込みクロック信号及び読み出しクロック信号の位
相をそれぞれ検出する位相検出部と、 前記位相検出部により検出した書き込みクロック信号及
び読み出しクロック信号の各位相が同位相であるか否か
を判断する位相判断部と、 前記位相判断部により書き込みクロック信号及び読み出
しクロック信号が同位相であると判断された場合、書き
込みクロック信号及び読み出しクロック信号のいずれか
一方のクロック信号の位相を変化させる位相変化部と、 を備えることを特徴とするクロック位相変化回路。 - 【請求項２】ディジタル伝送網におけるループバック回
路を用いた試験に用いるクロック位相変化回路であっ
て、 加入者側から出力されるデータから抽出される書き込み
クロック信号及び端末機器側から出力されるデータから
抽出される読み出しクロック信号が非同期の場合、書き
込みクロック信号及び読み出しクロック信号のクロック
立ち上がりまたは立ち下がりエッジを検出する位相検出
部と、 前記位相検出部により検出された各クロック信号の立ち
上がりまたは立ち下がりエッジが一致するか否かを判断
する位相判断部と、 前記位相判断部により各クロック信号の立ち上がりまた
は立ち下がりエッジが一致すると判断された場合、書き
込みクロック信号及び読み出しクロック信号のいずれか
一方のクロック信号の位相を変化させる位相変化部と、 を備えることを特徴とするクロック位相変化回路。 - 【請求項３】前記位相変化部は、遅延回路を有し、前記
書き込みクロック信号及び読み出しクロック信号のいず
れか一方のクロック信号の位相を変化させる際、位相を
変化させるべきクロック信号を前記遅延回路を介して出
力することを特徴とする請求項１または請求項２記載の
クロック位相変化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230740A JPH0955724A (ja) | 1995-08-16 | 1995-08-16 | クロック位相変化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230740A JPH0955724A (ja) | 1995-08-16 | 1995-08-16 | クロック位相変化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955724A true JPH0955724A (ja) | 1997-02-25 |
Family
ID=16912565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7230740A Pending JPH0955724A (ja) | 1995-08-16 | 1995-08-16 | クロック位相変化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955724A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114489233A (zh) * | 2022-01-24 | 2022-05-13 | 上海华力集成电路制造有限公司 | 一种相位可调任意波形发生器 |
-
1995
- 1995-08-16 JP JP7230740A patent/JPH0955724A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114489233A (zh) * | 2022-01-24 | 2022-05-13 | 上海华力集成电路制造有限公司 | 一种相位可调任意波形发生器 |
| CN114489233B (zh) * | 2022-01-24 | 2024-06-11 | 上海华力集成电路制造有限公司 | 一种相位可调任意波形发生器 |
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