JPH0961498A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0961498A JPH0961498A JP7221884A JP22188495A JPH0961498A JP H0961498 A JPH0961498 A JP H0961498A JP 7221884 A JP7221884 A JP 7221884A JP 22188495 A JP22188495 A JP 22188495A JP H0961498 A JPH0961498 A JP H0961498A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000012790 confirmation Methods 0.000 claims description 5
- 239000008186 active pharmaceutical agent Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 8
- BWSIKGOGLDNQBZ-LURJTMIESA-N (2s)-2-(methoxymethyl)pyrrolidin-1-amine Chemical compound COC[C@@H]1CCCN1N BWSIKGOGLDNQBZ-LURJTMIESA-N 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】内部論理回路によりテストパタンを作成するこ
となく、バウンダリ・スキャン・レジスタのＳＡＭＰＬ
Ｅモード機能を確認することのできる半導体集積回路を
実現する。 【解決手段】本発明に含まれるバウンダリ・スキャン・
レジスタは、ＩＥＥＥＳｔｄ．１１４９．１の規定によ
るＳＡＭＰＬＥモ−ド機能確認データＤS と、内部論理
回路のパラレル入力ＰI の何れか一方を選択するセレク
タ１と、セレクタ１の出力と、前段のバウンダリ・スキ
ャン・レジスタのスキャン出力データとを入力して、何
れか一方を選択して出力するセレクタ２と、クロック信
号Ｔ1 に同期するデータを出力するフリップフロップ３
と、クロック信号Ｔ2 に同期するデータを出力するフリ
ップフロップ４と、フリップフロップ４の出力とセレク
タ１の出力の何れか一方を選択して出力するセレクタ５
とを備えて構成される。
となく、バウンダリ・スキャン・レジスタのＳＡＭＰＬ
Ｅモード機能を確認することのできる半導体集積回路を
実現する。 【解決手段】本発明に含まれるバウンダリ・スキャン・
レジスタは、ＩＥＥＥＳｔｄ．１１４９．１の規定によ
るＳＡＭＰＬＥモ−ド機能確認データＤS と、内部論理
回路のパラレル入力ＰI の何れか一方を選択するセレク
タ１と、セレクタ１の出力と、前段のバウンダリ・スキ
ャン・レジスタのスキャン出力データとを入力して、何
れか一方を選択して出力するセレクタ２と、クロック信
号Ｔ1 に同期するデータを出力するフリップフロップ３
と、クロック信号Ｔ2 に同期するデータを出力するフリ
ップフロップ４と、フリップフロップ４の出力とセレク
タ１の出力の何れか一方を選択して出力するセレクタ５
とを備えて構成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に内部論理の出力が“０”および“１”のそれぞ
れのレベルに確定されるテストパタンを作成することな
く、ＳＡＭＰＬＥモ−ド機能テストを行うことのできる
バウンダリ・スキャン・レジスタを含む半導体集積回路
に関する。
し、特に内部論理の出力が“０”および“１”のそれぞ
れのレベルに確定されるテストパタンを作成することな
く、ＳＡＭＰＬＥモ−ド機能テストを行うことのできる
バウンダリ・スキャン・レジスタを含む半導体集積回路
に関する。
【０００２】
【従来の技術】従来、この種のバウンダリ・スキャン・
レジスタを含む半導体集積回路においては、当該バウン
ダリ・スキャン・レジスタのＳＡＭＰＬＥモ−ド機能テ
ストを行う際には、図２の模式図に示されるように、内
部論理回路１４の出力Ａが、ＩＥＥＥ Ｓｔｄ．１１４
９．１により規定されるバウンダリ・スキャン・レジス
タ６、７および８に対するパラレル入力ＰI として接続
されており、また、これらのバウンダリ・スキャン・レ
ジスタ６、７および８は、それぞれ対応する他のバウン
ダリ・スキャン・レジスタとの間において、スキャン出
力ＳO とスキャン入力ＳI とが接続されるように構成さ
れ、バウンダリ・スキャン・レジスタ６、７および８の
パラレル出力ＰO は、それぞれ対応するシステム出力ピ
ン１０、１１および１２に接続されている。
レジスタを含む半導体集積回路においては、当該バウン
ダリ・スキャン・レジスタのＳＡＭＰＬＥモ−ド機能テ
ストを行う際には、図２の模式図に示されるように、内
部論理回路１４の出力Ａが、ＩＥＥＥ Ｓｔｄ．１１４
９．１により規定されるバウンダリ・スキャン・レジス
タ６、７および８に対するパラレル入力ＰI として接続
されており、また、これらのバウンダリ・スキャン・レ
ジスタ６、７および８は、それぞれ対応する他のバウン
ダリ・スキャン・レジスタとの間において、スキャン出
力ＳO とスキャン入力ＳI とが接続されるように構成さ
れ、バウンダリ・スキャン・レジスタ６、７および８の
パラレル出力ＰO は、それぞれ対応するシステム出力ピ
ン１０、１１および１２に接続されている。
【０００３】このバウンダリ・スキャン・レジスタ６、
７および８について、ＩＥＥＥ Ｓｔｄ．１１４９．１
により規定されるバウンダリ・スキャン・レジスタのＳ
ＡＭＰＬＥモ−ド機能テストを行い、当該ＳＡＭＰＬＥ
モ−ド機能の良否を確認するためには、内部論理回路１
４の出力Ａが接続されるバウンダリ・スキャン・レジス
タのパラレル入力ＰI に入力される信号が、次段のバウ
ンダリ・スキャン・レジスタに対するスキャン入力と接
続されるスキャン出力ＳO から出力されるということ
を、スキャン出力ＳO の“０”および“１”のそれぞれ
の場合において事前に確認することが必要であり、この
ためには、バウンダリ・スキャン・レジスタのパラレル
入力ＰI に接続される内部論理回路１４の出力Ａとして
は、“０”および“１”に確定されるテストパタンとし
て形成されることが、バウンダリ・スキャン・レジスタ
の機能テスト上必要不可欠の課題となる。
７および８について、ＩＥＥＥ Ｓｔｄ．１１４９．１
により規定されるバウンダリ・スキャン・レジスタのＳ
ＡＭＰＬＥモ−ド機能テストを行い、当該ＳＡＭＰＬＥ
モ−ド機能の良否を確認するためには、内部論理回路１
４の出力Ａが接続されるバウンダリ・スキャン・レジス
タのパラレル入力ＰI に入力される信号が、次段のバウ
ンダリ・スキャン・レジスタに対するスキャン入力と接
続されるスキャン出力ＳO から出力されるということ
を、スキャン出力ＳO の“０”および“１”のそれぞれ
の場合において事前に確認することが必要であり、この
ためには、バウンダリ・スキャン・レジスタのパラレル
入力ＰI に接続される内部論理回路１４の出力Ａとして
は、“０”および“１”に確定されるテストパタンとし
て形成されることが、バウンダリ・スキャン・レジスタ
の機能テスト上必要不可欠の課題となる。
【０００４】
【発明が解決しようとする課題】上述した従来のバウン
ダリ・スキャン・レジスタを含む半導体集積回路におい
ては、ＩＥＥＥ Ｓｔｄ．１１４９．１により規定され
るＳＡＭＰＬＥモ−ド機能を確認するためには、バウン
ダリ・スキャン・レジスタに対するパラレル入力を、予
め“０”および“１”のそれぞれに確定する必要があ
り、そのためには、バウンダリ・スキャン・レジスタの
パラレル入力に接続される内部論理回路の出力を、
“０”および“１”のそれぞれに確定して形成されるテ
ストパタンとして作成しておくことが必要になるという
欠点がある。
ダリ・スキャン・レジスタを含む半導体集積回路におい
ては、ＩＥＥＥ Ｓｔｄ．１１４９．１により規定され
るＳＡＭＰＬＥモ−ド機能を確認するためには、バウン
ダリ・スキャン・レジスタに対するパラレル入力を、予
め“０”および“１”のそれぞれに確定する必要があ
り、そのためには、バウンダリ・スキャン・レジスタの
パラレル入力に接続される内部論理回路の出力を、
“０”および“１”のそれぞれに確定して形成されるテ
ストパタンとして作成しておくことが必要になるという
欠点がある。
【０００５】本発明の目的は、内部論理回路の出力を
“０”および“１”のそれぞれに確定して形成されるテ
ストパタンを作成することなく、内部論理回路の出力に
接続されるバウンダリ・スキャン・レジスタに対するパ
ラレル入力として、“０”および“１”のそれぞれを回
路的に入力することにより、バウンダリ・スキャン・レ
ジスタのＳＡＭＰＬＥモ−ド機能を確認することのでき
る、テスト機能付きのバウンダリ・スキャン・レジスタ
を含む半導体集積回路を提供することにある。
“０”および“１”のそれぞれに確定して形成されるテ
ストパタンを作成することなく、内部論理回路の出力に
接続されるバウンダリ・スキャン・レジスタに対するパ
ラレル入力として、“０”および“１”のそれぞれを回
路的に入力することにより、バウンダリ・スキャン・レ
ジスタのＳＡＭＰＬＥモ−ド機能を確認することのでき
る、テスト機能付きのバウンダリ・スキャン・レジスタ
を含む半導体集積回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、バウンダリ・スキャン・モード時においては、所定
の制御信号により、所定の内部論理回路より出力される
パラレルデータを入力して、次段のバウンダリ・スキャ
ン・レジスタに対するスキャン出力データとし出力する
とともに、当該パラレルデータをシステム出力ピンに対
してパラレル出力として出力する第１の機能と、所定の
制御信号により、所定の前段のバウンダリ・スキャン・
レジスタより出力されるスキャン出力データを入力し
て、次段のバウンダリ・スキャン・レジスタに対するス
キャン出力データとし出力するとともに、当該スキャン
出力データをシステム出力ピンに対してパラレル出力と
して出力する第２の機能とを併有しており、ＳＡＭＰＬ
Ｅモード時においては、所定の制御信号により、前記内
部論理回路より出力される第１のデータを入力して、次
段のバウンダリ・スキャン・レジスタまたはＩＥＥＥ
Ｓｔｄ １１４９．１により規定される特定の端子に対
して、スキャン出力データとして出力するように機能
し、ＳＡＭＰＬＥ機能確認モード時においては、所定の
制御信号により、所定のＳＡＭＰＬＥモード機能を確認
するための第２のデータを、次段のバウンダリ・スキャ
ン・レジスタまたはＩＥＥＥ Ｓｔｄ １１４９．１に
より規定される所定の端子に対して、スキャン出力デー
タとして出力するように機能し、通常動作モード時にお
いては、所定の制御信号により、前記内部論理回路より
出力される第１のデータを、システム出力ピンに対して
パラレル出力データとして出力するように機能するバウ
ンダリ・スキャン・レジスタを、内部に備えることを特
徴としている。
は、バウンダリ・スキャン・モード時においては、所定
の制御信号により、所定の内部論理回路より出力される
パラレルデータを入力して、次段のバウンダリ・スキャ
ン・レジスタに対するスキャン出力データとし出力する
とともに、当該パラレルデータをシステム出力ピンに対
してパラレル出力として出力する第１の機能と、所定の
制御信号により、所定の前段のバウンダリ・スキャン・
レジスタより出力されるスキャン出力データを入力し
て、次段のバウンダリ・スキャン・レジスタに対するス
キャン出力データとし出力するとともに、当該スキャン
出力データをシステム出力ピンに対してパラレル出力と
して出力する第２の機能とを併有しており、ＳＡＭＰＬ
Ｅモード時においては、所定の制御信号により、前記内
部論理回路より出力される第１のデータを入力して、次
段のバウンダリ・スキャン・レジスタまたはＩＥＥＥ
Ｓｔｄ １１４９．１により規定される特定の端子に対
して、スキャン出力データとして出力するように機能
し、ＳＡＭＰＬＥ機能確認モード時においては、所定の
制御信号により、所定のＳＡＭＰＬＥモード機能を確認
するための第２のデータを、次段のバウンダリ・スキャ
ン・レジスタまたはＩＥＥＥ Ｓｔｄ １１４９．１に
より規定される所定の端子に対して、スキャン出力デー
タとして出力するように機能し、通常動作モード時にお
いては、所定の制御信号により、前記内部論理回路より
出力される第１のデータを、システム出力ピンに対して
パラレル出力データとして出力するように機能するバウ
ンダリ・スキャン・レジスタを、内部に備えることを特
徴としている。
【０００７】なお、前記バウンダリ・スキャン・レジス
タとしては、ＳＡＭＰＬＥモード機能を確認するための
前記第２のデータと、前記内部論理回路より出力される
第１のデータとを入力して、第１の制御信号により何れ
か一方のデータを選択して出力する第１のセレクタと、
前記第１のセレクタより出力されるデータと、所定の前
段のバウンダリ・スキャン・レジスタより出力されるス
キャン出力データとを入力して、第２の制御信号によ
り、何れか一方のデータを選択して出力する第２のセレ
クタと、前記第２のセレクタより出力されるデータを入
力して、第１のクロック信号に同期して当該データを出
力する第１のフリップフロップと、前記第１のフリップ
フロップより出力されるデータを入力して、第２のクロ
ック信号に同期して当該データを出力する第２のフリッ
プフロップと、前記第１のセレクタより出力されるデー
タと、前記第２のフリップフロップより出力されるデー
タとを入力して、第３の制御信号により、何れか一方の
データを選択して出力する第３のセレクタと、を少なく
とも備えて構成してもよい。
タとしては、ＳＡＭＰＬＥモード機能を確認するための
前記第２のデータと、前記内部論理回路より出力される
第１のデータとを入力して、第１の制御信号により何れ
か一方のデータを選択して出力する第１のセレクタと、
前記第１のセレクタより出力されるデータと、所定の前
段のバウンダリ・スキャン・レジスタより出力されるス
キャン出力データとを入力して、第２の制御信号によ
り、何れか一方のデータを選択して出力する第２のセレ
クタと、前記第２のセレクタより出力されるデータを入
力して、第１のクロック信号に同期して当該データを出
力する第１のフリップフロップと、前記第１のフリップ
フロップより出力されるデータを入力して、第２のクロ
ック信号に同期して当該データを出力する第２のフリッ
プフロップと、前記第１のセレクタより出力されるデー
タと、前記第２のフリップフロップより出力されるデー
タとを入力して、第３の制御信号により、何れか一方の
データを選択して出力する第３のセレクタと、を少なく
とも備えて構成してもよい。
【０００８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【０００９】図１は本発明の１実施形態に含まれるバウ
ンダリ・スキャン・レジスタを示す部分ブロック図であ
る。図１に示されるように、本実施形態に含まれるバウ
ンダリ・スキャン・レジスタは、ＩＥＥＥ Ｓｔｄ．１
１４９．１により規定されるＳＡＭＰＬＥモ−ド機能を
確認するためのデータと、内部論理回路からのデータと
を入力して、その何れか一方を選択的に出力するセレク
タ１と、セレクタ１の選択出力と、前段のバウンダリ・
スキャン・レジスタからのスキャン出力データとを入力
して、その何れか一方を選択的に出力するセレクタ２
と、セレクタ２の選択出力を入力とし、クロック入力端
子を有するフリップフロップ３と、フリップフロップ３
の出力を入力とし、クロック入力端子を有するフリップ
フロップ４と、フリップフロップ４の出力とセレクタ１
からの選択出力とを入力して、その何れか一方を選択的
に出力するセレクタ５とを備えて構成される。
ンダリ・スキャン・レジスタを示す部分ブロック図であ
る。図１に示されるように、本実施形態に含まれるバウ
ンダリ・スキャン・レジスタは、ＩＥＥＥ Ｓｔｄ．１
１４９．１により規定されるＳＡＭＰＬＥモ−ド機能を
確認するためのデータと、内部論理回路からのデータと
を入力して、その何れか一方を選択的に出力するセレク
タ１と、セレクタ１の選択出力と、前段のバウンダリ・
スキャン・レジスタからのスキャン出力データとを入力
して、その何れか一方を選択的に出力するセレクタ２
と、セレクタ２の選択出力を入力とし、クロック入力端
子を有するフリップフロップ３と、フリップフロップ３
の出力を入力とし、クロック入力端子を有するフリップ
フロップ４と、フリップフロップ４の出力とセレクタ１
からの選択出力とを入力して、その何れか一方を選択的
に出力するセレクタ５とを備えて構成される。
【００１０】このようにバウンダリ・スキャン・レジス
タを構成することにより、当該バウンダリ・スキャン・
レジスタは、ＩＥＥＥ Ｓｔｄ．１１４９．１により規
定されるＳＡＭＰＬＥモ−ド機能を確認するためのテス
ト機能を有するバウンダリ・スキャン・レジスタとして
形成され、前記ＳＡＭＰＬＥモ−ド機能を確認するため
のデータは、テストパタンを使用することなしに、セレ
クタ１およびセレクタ２を介して、フリップフロップ３
の出力データとして取出すことができる。
タを構成することにより、当該バウンダリ・スキャン・
レジスタは、ＩＥＥＥ Ｓｔｄ．１１４９．１により規
定されるＳＡＭＰＬＥモ−ド機能を確認するためのテス
ト機能を有するバウンダリ・スキャン・レジスタとして
形成され、前記ＳＡＭＰＬＥモ−ド機能を確認するため
のデータは、テストパタンを使用することなしに、セレ
クタ１およびセレクタ２を介して、フリップフロップ３
の出力データとして取出すことができる。
【００１１】なお、本バウンダリ・スキャン・レジスタ
においては、セレクタ１、２および５のそれぞれに入力
される制御信号Ａ1 、Ａ2 およびＡ3 と、フリップフロ
ップ３および４に入力されるクロック信号Ｔ1 およびＴ
2 に対応して、４種類の動作モード（「通常動作」、
「バウンダリ・スキャン」、「ＳＡＭＰＬＥ」および
「ＳＡＭＰＬＥ機能確認」）が付与されており、一般的
なバウンダリ・スキャン機能に加えて、新たにＳＡＭＰ
ＬＥモード機能を確認する機能が付加されている。
においては、セレクタ１、２および５のそれぞれに入力
される制御信号Ａ1 、Ａ2 およびＡ3 と、フリップフロ
ップ３および４に入力されるクロック信号Ｔ1 およびＴ
2 に対応して、４種類の動作モード（「通常動作」、
「バウンダリ・スキャン」、「ＳＡＭＰＬＥ」および
「ＳＡＭＰＬＥ機能確認」）が付与されており、一般的
なバウンダリ・スキャン機能に加えて、新たにＳＡＭＰ
ＬＥモード機能を確認する機能が付加されている。
【００１２】また、図２は、半導体集積回路における内
部論理回路１４と、複数のバウンダリ・スキャン・レジ
スタ６、７および８等を含む、相互の関連を示す模式図
であり、図３は、前記各動作モードにおける制御信号Ａ
1 、Ａ2 およびＡ3 と、クロック信号Ｔ1 およびＴ2 と
のレベル関係を示す図である。
部論理回路１４と、複数のバウンダリ・スキャン・レジ
スタ６、７および８等を含む、相互の関連を示す模式図
であり、図３は、前記各動作モードにおける制御信号Ａ
1 、Ａ2 およびＡ3 と、クロック信号Ｔ1 およびＴ2 と
のレベル関係を示す図である。
【００１３】まず、本実施形態におけるバウンダリ・ス
キャン・モード時においては、例えば、バウンダリ・ス
キャン・レジスタ６を例として説明すると、図２に示さ
れる模式図において、内部論理回路１４より出力される
データが、バウンダリ・スキャン・レジスタ６に対して
パラレル入力ＰI として入力され、パラレル出力ＰOと
して、対応するシステム出力ピン１０に出力される場合
には、図１において、制御信号Ａ1 ＝“Ｌ”とすること
により、セレクタ１からはパラレル入力ＰI が選択され
て出力され、セレクタ２およびセレクタ５に入力され
る。セレクタ２においては、制御信号Ａ2 ＝“Ｌ”とす
ることにより、セレクタ１から入力されたパラレル入力
ＰI が選択されて出力され、フリップフロップ３に入力
される。フリップフロップ３においては、クロックＴ1
に同期して、セレクタ２からのデータ入力がフリップフ
ロップ４に出力されるとともに、次段のバウンダリ・ス
キャン・レジスタ７（図２参照）に対するスキャン出力
ＳO として出力される。フリップフロップ４において
は、クロック信号Ｔ2 に同期して、フリップフロップ３
からのデータ入力がセレクタ５に出力される。セレクタ
５においては、制御信号Ａ3 ＝“Ｈ”とすることによ
り、フリップフロップ４からのデータ入力が選択され
て、システム出力ピン１０に対するパラレル出力ＰO と
して出力される。
キャン・モード時においては、例えば、バウンダリ・ス
キャン・レジスタ６を例として説明すると、図２に示さ
れる模式図において、内部論理回路１４より出力される
データが、バウンダリ・スキャン・レジスタ６に対して
パラレル入力ＰI として入力され、パラレル出力ＰOと
して、対応するシステム出力ピン１０に出力される場合
には、図１において、制御信号Ａ1 ＝“Ｌ”とすること
により、セレクタ１からはパラレル入力ＰI が選択され
て出力され、セレクタ２およびセレクタ５に入力され
る。セレクタ２においては、制御信号Ａ2 ＝“Ｌ”とす
ることにより、セレクタ１から入力されたパラレル入力
ＰI が選択されて出力され、フリップフロップ３に入力
される。フリップフロップ３においては、クロックＴ1
に同期して、セレクタ２からのデータ入力がフリップフ
ロップ４に出力されるとともに、次段のバウンダリ・ス
キャン・レジスタ７（図２参照）に対するスキャン出力
ＳO として出力される。フリップフロップ４において
は、クロック信号Ｔ2 に同期して、フリップフロップ３
からのデータ入力がセレクタ５に出力される。セレクタ
５においては、制御信号Ａ3 ＝“Ｈ”とすることによ
り、フリップフロップ４からのデータ入力が選択され
て、システム出力ピン１０に対するパラレル出力ＰO と
して出力される。
【００１４】また、当該バウンダリ・スキャン・モード
時に、図２において、前段のバウンダリ・スキャン・レ
ジスタ（図示されない）からバウンダリ・スキャン・レ
ジスタ６に入力されるスキャン入力ＳI を、システム出
力ピン１０に対してパラレル出力ＰO として出力する場
合には、図１において、制御信号Ａ2 ＝“Ｈ”とするこ
とにより、セレクタ２からはスキャン入力ＳI が選択さ
れて出力され、フリップフロップ３に入力される。フリ
ップフロップ３においては、クロックＴ1 に同期して、
セレクタ２からのデータ入力がフリップフロップ４に出
力されるとともに、次段のバウンダリ・スキャン・レジ
スタ７（図２参照）に対するスキャン出力ＳO として出
力される。フリップフロップ４においては、クロック信
号Ｔ2 に同期して、フリップフロップ３からのデータ入
力がセレクタ５に出力される。セレクタ５においては、
制御信号Ａ3 ＝“Ｈ”とすることにより、フリップフロ
ップ４からのデータ入力が選択されて、システム出力ピ
ン１０に対するパラレル出力ＰO として出力される。
時に、図２において、前段のバウンダリ・スキャン・レ
ジスタ（図示されない）からバウンダリ・スキャン・レ
ジスタ６に入力されるスキャン入力ＳI を、システム出
力ピン１０に対してパラレル出力ＰO として出力する場
合には、図１において、制御信号Ａ2 ＝“Ｈ”とするこ
とにより、セレクタ２からはスキャン入力ＳI が選択さ
れて出力され、フリップフロップ３に入力される。フリ
ップフロップ３においては、クロックＴ1 に同期して、
セレクタ２からのデータ入力がフリップフロップ４に出
力されるとともに、次段のバウンダリ・スキャン・レジ
スタ７（図２参照）に対するスキャン出力ＳO として出
力される。フリップフロップ４においては、クロック信
号Ｔ2 に同期して、フリップフロップ３からのデータ入
力がセレクタ５に出力される。セレクタ５においては、
制御信号Ａ3 ＝“Ｈ”とすることにより、フリップフロ
ップ４からのデータ入力が選択されて、システム出力ピ
ン１０に対するパラレル出力ＰO として出力される。
【００１５】次に、ＳＡＭＰＬＥ機能確認モード時にお
いては、例えば、図２に示されるバウンダリ・スキャン
・レジスタ６において、ＳＡＭＰＬＥ機能を確認するた
めのデータＤS を、次段のバウンダリ・スキャン・レジ
スタ７にスキャン出力ＳO として出力する場合、または
バウンダリ・スキャン・レジスタ８において、ＳＡＭＰ
ＬＥ機能を確認するためのデータＤS を、ＩＥＥＥ Ｓ
ｔｄ １１９１．１に規定されるＴＤO 端子に、スキャ
ン出力Ｓo として出力する場合には、制御信号Ａ1 ＝
“Ｈ”とすることにより、セレクタ１においてはデータ
ＤS が選択されて出力され、セレクタ２およびセレクタ
５に入力される。セレクタ２においては、制御信号Ａ2
＝“Ｌ”とすることにより、セレクタ１から入力される
データＤSが選択されて出力され、フリップフロップ３
に入力される。フリップフロップ３においては、クロッ
クＴ1 に同期して、セレクタ２から入力されるデータＤ
S が出力され、当該データＤS は、バウンダリ・スキャ
ン・レジスタ６の場合においては、次段のバウンダリ・
スキャン・レジスタ７に対するスキャン出力ＳO として
出力され、またバウンダリ・スキャン・レジスタ８の場
合においては、当該データＤS は、ＩＥＥＥ Ｓｔｄ
１１９１．１により規定されるＴＤO 端子に出力され
る。
いては、例えば、図２に示されるバウンダリ・スキャン
・レジスタ６において、ＳＡＭＰＬＥ機能を確認するた
めのデータＤS を、次段のバウンダリ・スキャン・レジ
スタ７にスキャン出力ＳO として出力する場合、または
バウンダリ・スキャン・レジスタ８において、ＳＡＭＰ
ＬＥ機能を確認するためのデータＤS を、ＩＥＥＥ Ｓ
ｔｄ １１９１．１に規定されるＴＤO 端子に、スキャ
ン出力Ｓo として出力する場合には、制御信号Ａ1 ＝
“Ｈ”とすることにより、セレクタ１においてはデータ
ＤS が選択されて出力され、セレクタ２およびセレクタ
５に入力される。セレクタ２においては、制御信号Ａ2
＝“Ｌ”とすることにより、セレクタ１から入力される
データＤSが選択されて出力され、フリップフロップ３
に入力される。フリップフロップ３においては、クロッ
クＴ1 に同期して、セレクタ２から入力されるデータＤ
S が出力され、当該データＤS は、バウンダリ・スキャ
ン・レジスタ６の場合においては、次段のバウンダリ・
スキャン・レジスタ７に対するスキャン出力ＳO として
出力され、またバウンダリ・スキャン・レジスタ８の場
合においては、当該データＤS は、ＩＥＥＥ Ｓｔｄ
１１９１．１により規定されるＴＤO 端子に出力され
る。
【００１６】通常動作モード時に、内部論理回路から出
力されるデータＡを、パラレル入力ＰI として、例えば
バウンダリ・スキャン・レジスタ６に入力し、パラレル
入力ＰI システム出力ピン１０に出力する場合には、セ
レクタ１においては、制御信号Ａ1 ＝“Ｌ”とすること
により、パラレル入力ＰI が選択されて出力され、セレ
クタ５に入力される。セレクタ５においては、制御信号
Ａ3 ＝“Ｌ”とすることにより、セレクタ１から入力さ
れるパラレル入力ＰI が選択されて出力され、パラレル
出力ＰO としてシステム出力ピン１０に出力される。
力されるデータＡを、パラレル入力ＰI として、例えば
バウンダリ・スキャン・レジスタ６に入力し、パラレル
入力ＰI システム出力ピン１０に出力する場合には、セ
レクタ１においては、制御信号Ａ1 ＝“Ｌ”とすること
により、パラレル入力ＰI が選択されて出力され、セレ
クタ５に入力される。セレクタ５においては、制御信号
Ａ3 ＝“Ｌ”とすることにより、セレクタ１から入力さ
れるパラレル入力ＰI が選択されて出力され、パラレル
出力ＰO としてシステム出力ピン１０に出力される。
【００１７】
【発明の効果】以上説明したように、本発明は、バウン
ダリ・スキャン・レジスタ内に、内部論理回路からのパ
ラレル入力と、ＩＥＥＥ Ｓｔｄ １１９１．１に規定
されるバウンダリ・スキャン・レジスタのスキャン入力
とを、所定の制御信号により切替える手段を備えるとと
もに、当該バウンダリ・スキャン・レジスタの動作モー
ドを切替える手段を併せ備えることにより、前記内部論
理回路の出力を、「０」および「１」のそれぞれに確定
して生成されるテストパタンを作成することなく、バウ
ンダリ・スキャン・レジスタのＳＡＭＰＬＥ機能の動作
を確認することができるという効果がある。
ダリ・スキャン・レジスタ内に、内部論理回路からのパ
ラレル入力と、ＩＥＥＥ Ｓｔｄ １１９１．１に規定
されるバウンダリ・スキャン・レジスタのスキャン入力
とを、所定の制御信号により切替える手段を備えるとと
もに、当該バウンダリ・スキャン・レジスタの動作モー
ドを切替える手段を併せ備えることにより、前記内部論
理回路の出力を、「０」および「１」のそれぞれに確定
して生成されるテストパタンを作成することなく、バウ
ンダリ・スキャン・レジスタのＳＡＭＰＬＥ機能の動作
を確認することができるという効果がある。
【図１】本発明に含まれるバウンダリ・スキャン・レジ
スタの１実施例の構成を示すブロック図である。
スタの１実施例の構成を示すブロック図である。
【図２】本発明に含まれる複数のバウンダリ・スキャン
・レジスタと、論理回路との関係を示す模式ブロック図
である。
・レジスタと、論理回路との関係を示す模式ブロック図
である。
【図３】前記バウンダリ・スキャン・レジスタの各動作
モードにおける制御信号およびクロック信号のレベル関
係を示す図である。
モードにおける制御信号およびクロック信号のレベル関
係を示す図である。
１、２、５ セレクタ ３、４ フリップフロップ ６〜８ バウンダリ・スキャン・レジスタ ９ ＴＤI 端子 １０〜１２ システム出力ピン １３ ＴＤO 端子 １４ 内部論理回路 Ａ1 〜Ａ3 制御信号 ＤS ＳＡＭＰＬＥモード機能確認データ ＰI パラレル入力 ＰO パラレル出力 ＳI スキャン入力 ＳO スキャン出力 Ｔ1 〜Ｔ3 クロック信号
Claims (2)
- 【請求項１】 バウンダリ・スキャン・モード時におい
ては、所定の制御信号により、所定の内部論理回路より
出力されるパラレルデータを入力して、次段のバウンダ
リ・スキャン・レジスタに対するスキャン出力データと
し出力するとともに、当該パラレルデータをシステム出
力ピンに対してパラレル出力として出力する第１の機能
と、所定の制御信号により、所定の前段のバウンダリ・
スキャン・レジスタより出力されるスキャン出力データ
を入力して、次段のバウンダリ・スキャン・レジスタに
対するスキャン出力データとし出力するとともに、当該
スキャン出力データをシステム出力ピンに対してパラレ
ル出力として出力する第２の機能とを併有しており、 ＳＡＭＰＬＥモード時においては、所定の制御信号によ
り、前記内部論理回路より出力される第１のデータを入
力して、次段のバウンダリ・スキャン・レジスタまたは
ＩＥＥＥ Ｓｔｄ １１４９．１により規定される特定
の端子に対して、スキャン出力データとして出力するよ
うに機能し、 ＳＡＭＰＬＥ機能確認モード時においては、所定の制御
信号により、所定のＳＡＭＰＬＥモード機能を確認する
ための第２のデータを、次段のバウンダリ・スキャン・
レジスタまたはＩＥＥＥ Ｓｔｄ １１４９．１により
規定される所定の端子に対して、スキャン出力データと
して出力するように機能し、 通常動作モード時においては、所定の制御信号により、
前記内部論理回路より出力される第１のデータを、シス
テム出力ピンに対してパラレル出力データとして出力す
るように機能するバウンダリ・スキャン・レジスタを、
内部に備えることを特徴とする半導体集積回路。 - 【請求項２】 前記バウンダリ・スキャン・レジスタ
が、ＳＡＭＰＬＥモード機能を確認するための前記第２
のデータと、前記内部論理回路より出力される第１のデ
ータとを入力して、第１の制御信号により何れか一方の
データを選択して出力する第１のセレクタと、 前記第１のセレクタより出力されるデータと、所定の前
段のバウンダリ・スキャン・レジスタより出力されるス
キャン出力データとを入力して、第２の制御信号によ
り、何れか一方のデータを選択して出力する第２のセレ
クタと、 前記第２のセレクタより出力されるデータを入力して、
第１のクロック信号に同期して当該データを出力する第
１のフリップフロップと、 前記第１のフリップフロップより出力されるデータを入
力して、第２のクロック信号に同期して当該データを出
力する第２のフリップフロップと、 前記第１のセレクタより出力されるデータと、前記第２
のフリップフロップより出力されるデータとを入力し
て、第３の制御信号により、何れか一方のデータを選択
して出力する第３のセレクタと、 を少なくとも備えて構成される請求項１記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221884A JPH0961498A (ja) | 1995-08-30 | 1995-08-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221884A JPH0961498A (ja) | 1995-08-30 | 1995-08-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0961498A true JPH0961498A (ja) | 1997-03-07 |
Family
ID=16773695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7221884A Pending JPH0961498A (ja) | 1995-08-30 | 1995-08-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0961498A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06148291A (ja) * | 1992-11-05 | 1994-05-27 | Kawasaki Steel Corp | バウンダリスキャンレジスタ |
-
1995
- 1995-08-30 JP JP7221884A patent/JPH0961498A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06148291A (ja) * | 1992-11-05 | 1994-05-27 | Kawasaki Steel Corp | バウンダリスキャンレジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980714 |