JPH0962384A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0962384A JPH0962384A JP7222379A JP22237995A JPH0962384A JP H0962384 A JPH0962384 A JP H0962384A JP 7222379 A JP7222379 A JP 7222379A JP 22237995 A JP22237995 A JP 22237995A JP H0962384 A JPH0962384 A JP H0962384A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- predetermined
- resistors
- circuit
- resistance value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 239000000463 material Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 10
- 230000004913 activation Effects 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Radar, Positioning & Navigation (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Automation & Control Theory (AREA)
- Nonlinear Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】製造工程のばらつきに伴う出力電圧の変化量を
小さく抑える。 【解決手段】電源電圧供給端と接地電位点との間に直列
接続し同一の温度特性，線幅，材料，工程により形成さ
れた第１及び第２の抵抗Ｒ１，Ｒ２を設ける。第２の抵
抗Ｒ２と並列接続しこれら抵抗Ｒ１，Ｒ２とは異なる温
度特性を持つ第３の抵抗Ｒ３を設ける。これら抵抗Ｒ１
〜Ｒ３の接続点を第１の入力端（＋）に入力し第２の入
力端（−）と出力端とを接続する差動増幅回路１１を設
ける。抵抗Ｒ１〜Ｒ３及び差動増幅回路１１により降圧
回路１を形成し、差動増幅回路１１の出力端から所定の
温度特性を持つ出力電圧Ｖｏｕｔを内部回路２に出力す
る。
小さく抑える。 【解決手段】電源電圧供給端と接地電位点との間に直列
接続し同一の温度特性，線幅，材料，工程により形成さ
れた第１及び第２の抵抗Ｒ１，Ｒ２を設ける。第２の抵
抗Ｒ２と並列接続しこれら抵抗Ｒ１，Ｒ２とは異なる温
度特性を持つ第３の抵抗Ｒ３を設ける。これら抵抗Ｒ１
〜Ｒ３の接続点を第１の入力端（＋）に入力し第２の入
力端（−）と出力端とを接続する差動増幅回路１１を設
ける。抵抗Ｒ１〜Ｒ３及び差動増幅回路１１により降圧
回路１を形成し、差動増幅回路１１の出力端から所定の
温度特性を持つ出力電圧Ｖｏｕｔを内部回路２に出力す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に供給された電源電圧を降圧して使用する半導体
記憶装置に関する。
し、特に供給された電源電圧を降圧して使用する半導体
記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置においては、構成
素子の微細化や、データ保持モードでの低電圧化に伴っ
て、供給された電源電圧を内部で降圧して使用する例が
多くなってきている。電源電圧が低電圧化されると、回
路素子の動作条件も厳しくなり、特に高温時や低温時に
おいて、動作速度等を含む特性の劣化が問題となる。そ
こで、降圧された内部電源電圧に所定の温度係数を持た
せ、この問題を解消しようとする例がある（例えば、特
開平３−１９６３１７号公報参照）。
素子の微細化や、データ保持モードでの低電圧化に伴っ
て、供給された電源電圧を内部で降圧して使用する例が
多くなってきている。電源電圧が低電圧化されると、回
路素子の動作条件も厳しくなり、特に高温時や低温時に
おいて、動作速度等を含む特性の劣化が問題となる。そ
こで、降圧された内部電源電圧に所定の温度係数を持た
せ、この問題を解消しようとする例がある（例えば、特
開平３−１９６３１７号公報参照）。
【０００３】図４に降圧された内部電源電圧に所定の温
度特性を持たせた従来の半導体記憶装置の一例（第１の
例）を示す。
度特性を持たせた従来の半導体記憶装置の一例（第１の
例）を示す。
【０００４】この半導体記憶装置は、一端を接地電位点
と接続し所定の抵抗値及び温度係数をもつ抵抗Ｒ７、一
端をこの抵抗Ｒ７の他端と接続し他端を電源電圧供給端
（電源電圧Ｖｃｃ）と接続して所定の抵抗値及び抵抗Ｒ
７とは異なる温度係数をもつ抵抗Ｒ８、及び第１の入力
端（＋）を抵抗Ｒ７，Ｒ８の接続点と接続し第２の入力
端（−）と出力端とを接続する差動増幅回路１１を備え
この差動増幅回路１１の出力端から電源電圧供給端の電
源電圧Ｖｃｃを所定の温度特性をもつ所定のレベルに降
圧して出力する降圧回路１ｘと、この降圧回路１ｘの出
力電圧Ｖｏｕｔを受けて動作する内部回路２とを有する
構成となっている。
と接続し所定の抵抗値及び温度係数をもつ抵抗Ｒ７、一
端をこの抵抗Ｒ７の他端と接続し他端を電源電圧供給端
（電源電圧Ｖｃｃ）と接続して所定の抵抗値及び抵抗Ｒ
７とは異なる温度係数をもつ抵抗Ｒ８、及び第１の入力
端（＋）を抵抗Ｒ７，Ｒ８の接続点と接続し第２の入力
端（−）と出力端とを接続する差動増幅回路１１を備え
この差動増幅回路１１の出力端から電源電圧供給端の電
源電圧Ｖｃｃを所定の温度特性をもつ所定のレベルに降
圧して出力する降圧回路１ｘと、この降圧回路１ｘの出
力電圧Ｖｏｕｔを受けて動作する内部回路２とを有する
構成となっている。
【０００５】降圧回路１ｘ内の抵抗Ｒ７，Ｒ８は、通
常、多結晶シリコンで形成され、その抵抗値は、ドープ
する不純物の濃度で制御できる。また、温度特性は、 Ｒ＝Ｒｏ・ｅｘｐ（Ｅａ／ｋＴ）……（１） なる式で表わされる。ここで、Ｒｏは多結晶シリコンの
構造で決まる定数、ｋはボルツマン定数（８．６１Ｅ−
５ｅＶ／°Ｋ）、Ｔはケルビン単位の温度、Ｅａは多結
晶シリコンの構造で決まる活性化エネルギーである。
常、多結晶シリコンで形成され、その抵抗値は、ドープ
する不純物の濃度で制御できる。また、温度特性は、 Ｒ＝Ｒｏ・ｅｘｐ（Ｅａ／ｋＴ）……（１） なる式で表わされる。ここで、Ｒｏは多結晶シリコンの
構造で決まる定数、ｋはボルツマン定数（８．６１Ｅ−
５ｅＶ／°Ｋ）、Ｔはケルビン単位の温度、Ｅａは多結
晶シリコンの構造で決まる活性化エネルギーである。
【０００６】また、多結晶シリコンの抵抗率が大きいほ
ど活性化エネルギーＥａの値も大きくなる。常温での抵
抗率と活性化エネルギーＥａとの関係を図５に示す。
ど活性化エネルギーＥａの値も大きくなる。常温での抵
抗率と活性化エネルギーＥａとの関係を図５に示す。
【０００７】これらのことを利用して、常温３００°Ｋ
において、電源電圧Ｖｃｃを５Ｖ、降圧回路１ｘの出力
電圧Ｖｏｕｔを４Ｖとし、温度４００°Ｋで出力電圧Ｖ
ｏｕｔを０．６Ｖ上昇させるように抵抗Ｒ７，Ｒ８の諸
元を求めると、常温で、抵抗Ｒ７は８ｋΩ、抵抗Ｒ８は
２ｋΩ、活性化エネルギーＥａ及び抵抗率は、抵抗Ｒ７
が０．１ｅＶ，３Ωｍ、抵抗Ｒ８が０．２ｅＶ，１４８
Ωｃｍとなる。
において、電源電圧Ｖｃｃを５Ｖ、降圧回路１ｘの出力
電圧Ｖｏｕｔを４Ｖとし、温度４００°Ｋで出力電圧Ｖ
ｏｕｔを０．６Ｖ上昇させるように抵抗Ｒ７，Ｒ８の諸
元を求めると、常温で、抵抗Ｒ７は８ｋΩ、抵抗Ｒ８は
２ｋΩ、活性化エネルギーＥａ及び抵抗率は、抵抗Ｒ７
が０．１ｅＶ，３Ωｍ、抵抗Ｒ８が０．２ｅＶ，１４８
Ωｃｍとなる。
【０００８】これら抵抗Ｒ７，Ｒ８を、線幅１μｍとし
て形成すると、その長さは、Ｒ７が２６６７μｍ、Ｒ８
が１３．７μｍとなり、極端に長さがちがうので、通常
は線幅を変えて形成する。
て形成すると、その長さは、Ｒ７が２６６７μｍ、Ｒ８
が１３．７μｍとなり、極端に長さがちがうので、通常
は線幅を変えて形成する。
【０００９】図４に示された降圧回路１ｘでは、抵抗Ｒ
７，Ｒ８の分圧比によって出力電圧Ｖｏｕｔが決定され
る構成となっているので、電源電圧Ｖｃｃが高くなると
出力電圧Ｖｏｕｔも高くなってしまう。そこで、図６に
示すように、降圧回路の回路構成を変え、電源電圧Ｖｃ
ｃが高くなっても、出力電圧Ｖｏｕｔが一定となるよう
にした例もある（第２の例、例えば、特開平３−１９６
３１７号公報参照）。この降圧回路１ｙは、定電圧発生
回路１２と、２段の差動増幅回路１１ａ，１１ｂと、出
力電圧Ｖｏｕｔのレベル及び温度特性を決定する抵抗Ｒ
９，Ｒ１０と、出力電圧Ｖｏｕｔ制御用のトランジスタ
Ｑ２とを備えた構成となっている。
７，Ｒ８の分圧比によって出力電圧Ｖｏｕｔが決定され
る構成となっているので、電源電圧Ｖｃｃが高くなると
出力電圧Ｖｏｕｔも高くなってしまう。そこで、図６に
示すように、降圧回路の回路構成を変え、電源電圧Ｖｃ
ｃが高くなっても、出力電圧Ｖｏｕｔが一定となるよう
にした例もある（第２の例、例えば、特開平３−１９６
３１７号公報参照）。この降圧回路１ｙは、定電圧発生
回路１２と、２段の差動増幅回路１１ａ，１１ｂと、出
力電圧Ｖｏｕｔのレベル及び温度特性を決定する抵抗Ｒ
９，Ｒ１０と、出力電圧Ｖｏｕｔ制御用のトランジスタ
Ｑ２とを備えた構成となっている。
【００１０】
【発明が解決しようとする課題】上述した半導体記憶装
置は、第１の例では、降圧回路１ｘ内の抵抗Ｒ７，Ｒ８
の線幅が互いに異なるように形成されるため、不純物ド
ープ用のマスクパターンを同一工程で形成したとして
も、マスクパターン形成時のエッチング条件のばらつき
による線幅のばらつきの影響が現われ、出力電圧Ｖｏｕ
ｔがばらつくという問題点と、抵抗Ｒ７，Ｒ８の不純物
濃度，活性化エネルギーＥａが異なるために不純物のド
ープ工程が異なり、不純物濃度，活性化エネルギーのば
らつきが抵抗Ｒ７，Ｒ８に対し独立して現われ、出力電
圧Ｖｏｕｔがばらつくという問題点があり、第２の例で
は、差動増幅路が２段構成となっているので回路素子が
多くなるという問題がある。
置は、第１の例では、降圧回路１ｘ内の抵抗Ｒ７，Ｒ８
の線幅が互いに異なるように形成されるため、不純物ド
ープ用のマスクパターンを同一工程で形成したとして
も、マスクパターン形成時のエッチング条件のばらつき
による線幅のばらつきの影響が現われ、出力電圧Ｖｏｕ
ｔがばらつくという問題点と、抵抗Ｒ７，Ｒ８の不純物
濃度，活性化エネルギーＥａが異なるために不純物のド
ープ工程が異なり、不純物濃度，活性化エネルギーのば
らつきが抵抗Ｒ７，Ｒ８に対し独立して現われ、出力電
圧Ｖｏｕｔがばらつくという問題点があり、第２の例で
は、差動増幅路が２段構成となっているので回路素子が
多くなるという問題がある。
【００１１】ここで、抵抗Ｒ７，Ｒ８の線幅のちがいに
よる線幅のばらつきの出力電圧Ｖｏｕｔへの影響と、活
性化エネルギーのばらつきの出力電圧Ｖｏｕｔへの影響
について、数値例を上げて説明する。
よる線幅のばらつきの出力電圧Ｖｏｕｔへの影響と、活
性化エネルギーのばらつきの出力電圧Ｖｏｕｔへの影響
について、数値例を上げて説明する。
【００１２】前述したように、電源電圧Ｖｃｃを５Ｖ、
常温での出力電圧Ｖｏｕｔを４Ｖ、抵抗Ｒ７，Ｒ８の抵
抗値をそれぞれ８ｋΩ，２ｋΩ、活性化エネルギーＥａ
をそれぞれ０．１ｅＶ，０．２ｅＶとし、抵抗Ｒ７の線
幅を１μｍ、抵抗Ｒ８の線幅を１０μｍとして±０．１
μｍのエッチングによるばらつきがあるものとする。
常温での出力電圧Ｖｏｕｔを４Ｖ、抵抗Ｒ７，Ｒ８の抵
抗値をそれぞれ８ｋΩ，２ｋΩ、活性化エネルギーＥａ
をそれぞれ０．１ｅＶ，０．２ｅＶとし、抵抗Ｒ７の線
幅を１μｍ、抵抗Ｒ８の線幅を１０μｍとして±０．１
μｍのエッチングによるばらつきがあるものとする。
【００１３】出力電圧Ｖｏｕｔは、抵抗Ｒ７，Ｒ８の抵
抗値を記号と同じＲ７，Ｒ８とすると、 Ｖｏｕｔ＝Ｒ８・Ｖｃｃ／（Ｒ７＋Ｒ８）……（２） 抵抗Ｒ７，Ｒ８を同一のエッチング工程でマスクパター
ンを形成して不純物をドープするものとすると、そのば
らつきはＲ７，Ｒ８とも同一方向となるので Ｖｏｕｔ＝（８＋０．８）×５／（８＋０．８＋２＋０．０２）……（３） Ｖｏｕｔ＝（８−０．８）×５／（８−０．８＋２−０．０２）……（４） （３）式からＶｏｕｔ＝４．０６７（Ｖ）、（４）式か
らＶｏｕｔ＝４．４０（Ｖ）となり、０．３３３Ｖのば
らつきが生じる。これは、高温時の出力電圧Ｖｏｕｔを
０．６Ｖ上昇させる温度特性の変化量に対し５０％以上
となり、内部回路２の特性に大きな影響を与えることに
なる。なお、長さ方向に関しては、両端にコンタクトが
設けられていて通常はエッチングによる影響はない構成
となっている。
抗値を記号と同じＲ７，Ｒ８とすると、 Ｖｏｕｔ＝Ｒ８・Ｖｃｃ／（Ｒ７＋Ｒ８）……（２） 抵抗Ｒ７，Ｒ８を同一のエッチング工程でマスクパター
ンを形成して不純物をドープするものとすると、そのば
らつきはＲ７，Ｒ８とも同一方向となるので Ｖｏｕｔ＝（８＋０．８）×５／（８＋０．８＋２＋０．０２）……（３） Ｖｏｕｔ＝（８−０．８）×５／（８−０．８＋２−０．０２）……（４） （３）式からＶｏｕｔ＝４．０６７（Ｖ）、（４）式か
らＶｏｕｔ＝４．４０（Ｖ）となり、０．３３３Ｖのば
らつきが生じる。これは、高温時の出力電圧Ｖｏｕｔを
０．６Ｖ上昇させる温度特性の変化量に対し５０％以上
となり、内部回路２の特性に大きな影響を与えることに
なる。なお、長さ方向に関しては、両端にコンタクトが
設けられていて通常はエッチングによる影響はない構成
となっている。
【００１４】また、ドープする不純物濃度のばらつきに
よって活性化エネルギーＥａが±２％ばらつくものとす
ると、詳細な計算は省略するが、抵抗Ｒ７，Ｒ８の抵抗
値はそれぞれ８．８５〜７．５７ｋΩ，２．３２〜１．
７１ｋΩの範囲でばらつき、ドープ工程が異なるためこ
れらには相関性がなく、これらの数値の組合せによる最
小値，最大値が出力電圧Ｖｏｕｔのばらつきとなり、そ
の値は、３．８３〜４．１９Ｖとなる。これも出力電圧
Ｖｏｕｔの温度特性の変化量に対し６０％にも達する。
よって活性化エネルギーＥａが±２％ばらつくものとす
ると、詳細な計算は省略するが、抵抗Ｒ７，Ｒ８の抵抗
値はそれぞれ８．８５〜７．５７ｋΩ，２．３２〜１．
７１ｋΩの範囲でばらつき、ドープ工程が異なるためこ
れらには相関性がなく、これらの数値の組合せによる最
小値，最大値が出力電圧Ｖｏｕｔのばらつきとなり、そ
の値は、３．８３〜４．１９Ｖとなる。これも出力電圧
Ｖｏｕｔの温度特性の変化量に対し６０％にも達する。
【００１５】従って、本発明の目的は、エッチングや不
純物のドープ等の製造工程によるばらつきで出力電圧が
変化するのを抑えることができ、また、回路素子数を低
減した状態で電源電圧が上昇しても一定の出力電圧が得
られるようにした降圧回路を有する半導体記憶装置を提
供することにある。
純物のドープ等の製造工程によるばらつきで出力電圧が
変化するのを抑えることができ、また、回路素子数を低
減した状態で電源電圧が上昇しても一定の出力電圧が得
られるようにした降圧回路を有する半導体記憶装置を提
供することにある。
【００１６】
【課題を解決するための手段】本発明の半導体記憶装置
は、一端を接地電位点と接続し所定の抵抗値，温度特
性、所定の線幅，長さ、及び所定の材質で形成された第
１の抵抗、一端を前記第１の抵抗の他端と接続し他端を
電源電圧供給端と接続して所定の抵抗値，長さ、前記第
１の抵抗と同一の温度特性，線幅及び材質で同一工程に
より形成された第２の抵抗、この第２の抵抗と並列接続
し所定の抵抗値で前記第１，第２の抵抗とは異なる温度
特性を持ち、所定の線幅，長さ、及び所定の材質で形成
された第３の抵抗、並びに第１の入力端を前記第１，第
２，第３の抵抗の接続点と接続し第２の入力端と出力端
とを接続する差動増回路を備えこの差動増幅回路の出力
端から前記電源電圧供給端の電圧を所定の温度特性をも
つ所定のレベルに降圧して出力する降圧回路と、この降
圧回路の出力電圧を受けて動作する内部回路とを有して
いる。
は、一端を接地電位点と接続し所定の抵抗値，温度特
性、所定の線幅，長さ、及び所定の材質で形成された第
１の抵抗、一端を前記第１の抵抗の他端と接続し他端を
電源電圧供給端と接続して所定の抵抗値，長さ、前記第
１の抵抗と同一の温度特性，線幅及び材質で同一工程に
より形成された第２の抵抗、この第２の抵抗と並列接続
し所定の抵抗値で前記第１，第２の抵抗とは異なる温度
特性を持ち、所定の線幅，長さ、及び所定の材質で形成
された第３の抵抗、並びに第１の入力端を前記第１，第
２，第３の抵抗の接続点と接続し第２の入力端と出力端
とを接続する差動増回路を備えこの差動増幅回路の出力
端から前記電源電圧供給端の電圧を所定の温度特性をも
つ所定のレベルに降圧して出力する降圧回路と、この降
圧回路の出力電圧を受けて動作する内部回路とを有して
いる。
【００１７】また、降圧回路を、一定の電圧を発生する
定電圧回路と、第１の入力端に前記定電圧回路からの一
定の電圧を受ける差動増幅回路と、一端を接地電位点と
接続し他端を前記差動増幅回路の第２の入力端と接続し
て所定の抵抗値，温度特性、所定の線幅，長さ、及び所
定の材質で形成された第１の抵抗と、一端を前記第１の
抵抗の他端と接続して所定の抵抗値，長さ、前記第１の
抵抗と同一の温度特性，線幅及び材質で同一工程により
形成された第２の抵抗と、前記第１の抵抗と並列接続し
所定の抵抗値で前記第１，第２の抵抗とは異なる温度特
性を持ち、所定の線幅，長さ、及び所定の材質で形成さ
れた第３の抵抗と、ソースを電源電圧供給端と接続しゲ
ートを前記差動増幅回路の出力端と接続しドレインを前
記第２の抵抗の他端と接続するトランジスタとを備え、
このトランジスタのドレインから前記電源電圧供給端の
電圧を所定の温度特性をもつ所定のレベルに降圧して出
力する回路として構成される。更に、第１，第２，第３
の抵抗の材質を多結晶シリコンとし、これら抵抗の形成
工程でのドーズ量を制御して前記第１及び第２の抵抗は
第一の抵抗率及び活性化エネルギーを持ち、第３の抵抗
はこれら第１及び第２の抵抗とは異なる抵抗率及び活性
化エネルギーを持つようにして構成される。
定電圧回路と、第１の入力端に前記定電圧回路からの一
定の電圧を受ける差動増幅回路と、一端を接地電位点と
接続し他端を前記差動増幅回路の第２の入力端と接続し
て所定の抵抗値，温度特性、所定の線幅，長さ、及び所
定の材質で形成された第１の抵抗と、一端を前記第１の
抵抗の他端と接続して所定の抵抗値，長さ、前記第１の
抵抗と同一の温度特性，線幅及び材質で同一工程により
形成された第２の抵抗と、前記第１の抵抗と並列接続し
所定の抵抗値で前記第１，第２の抵抗とは異なる温度特
性を持ち、所定の線幅，長さ、及び所定の材質で形成さ
れた第３の抵抗と、ソースを電源電圧供給端と接続しゲ
ートを前記差動増幅回路の出力端と接続しドレインを前
記第２の抵抗の他端と接続するトランジスタとを備え、
このトランジスタのドレインから前記電源電圧供給端の
電圧を所定の温度特性をもつ所定のレベルに降圧して出
力する回路として構成される。更に、第１，第２，第３
の抵抗の材質を多結晶シリコンとし、これら抵抗の形成
工程でのドーズ量を制御して前記第１及び第２の抵抗は
第一の抵抗率及び活性化エネルギーを持ち、第３の抵抗
はこれら第１及び第２の抵抗とは異なる抵抗率及び活性
化エネルギーを持つようにして構成される。
【００１８】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１９】図１は本発明の第１の実施の形態を示す回
路図である。
路図である。
【００２０】この第１の実施の形態の降圧回路１は、一
端を接地電位点と接続し所定の抵抗値，温度特性、所定
の線幅，長さ、及び所定の材質で形成された第１の抵抗
Ｒ１と、一端を抵抗Ｒ１の他端と接続し他端を電源電圧
供給端（電源電圧Ｖｃｃ）と接続して所定の抵抗値，長
さ、抵抗Ｒ１と同一の温度特性，線幅及び材質で同一工
程により形成された第２の抵抗Ｒ２と、この抵抗Ｒ２と
並列接続し所定の抵抗値で抵抗Ｒ１，Ｒ２とは異なる温
度特性を持ち、所定の線幅，長さ及び所定の材質で形成
された第３の抵抗Ｒ３と、第１の入力端（＋）を抵抗Ｒ
１，Ｒ２，Ｒ３の接続点と接続し第２の入力端（−）と
出力端とを接続する差動増幅回路１１とを備え、差動増
幅回路１１の出力端から、電源電圧Ｖｃｃを、所定の温
度特性を持つ所定のレベルに降圧し、内部回路２に出力
（Ｖｏｕｔ）する構成となっている。
端を接地電位点と接続し所定の抵抗値，温度特性、所定
の線幅，長さ、及び所定の材質で形成された第１の抵抗
Ｒ１と、一端を抵抗Ｒ１の他端と接続し他端を電源電圧
供給端（電源電圧Ｖｃｃ）と接続して所定の抵抗値，長
さ、抵抗Ｒ１と同一の温度特性，線幅及び材質で同一工
程により形成された第２の抵抗Ｒ２と、この抵抗Ｒ２と
並列接続し所定の抵抗値で抵抗Ｒ１，Ｒ２とは異なる温
度特性を持ち、所定の線幅，長さ及び所定の材質で形成
された第３の抵抗Ｒ３と、第１の入力端（＋）を抵抗Ｒ
１，Ｒ２，Ｒ３の接続点と接続し第２の入力端（−）と
出力端とを接続する差動増幅回路１１とを備え、差動増
幅回路１１の出力端から、電源電圧Ｖｃｃを、所定の温
度特性を持つ所定のレベルに降圧し、内部回路２に出力
（Ｖｏｕｔ）する構成となっている。
【００２１】この第１の実施の形態において、電源電圧
Ｖｃｃを５Ｖ、常温での出力電圧Ｖｏｕｔを４Ｖとし、
高温時（４００°Ｋ）には出力電圧Ｖｏｕｔを０．６Ｖ
上昇させるものとし、抵抗Ｒ１，Ｒ２，Ｒ３を多結晶シ
リコンで形成すると、常温時の抵抗Ｒ１，Ｒ２，Ｒ３の
抵抗値はそれぞれ、例えば、８ｋΩ，２．２ｋΩ，２０
ｋΩ、活性化エネルギーＥａは抵抗Ｒ１，Ｒ２が０．１
ｅＶ、抵抗Ｒ３が０．４ｅＶとなり、抵抗Ｒ１，Ｒ２の
線幅を１μｍとするとこれらの長さはそれぞれ２６６７
μｍ，７３３μｍとなり、抵抗Ｒ３は、線幅を３４μｍ
とすると長さは２μｍとなる。
Ｖｃｃを５Ｖ、常温での出力電圧Ｖｏｕｔを４Ｖとし、
高温時（４００°Ｋ）には出力電圧Ｖｏｕｔを０．６Ｖ
上昇させるものとし、抵抗Ｒ１，Ｒ２，Ｒ３を多結晶シ
リコンで形成すると、常温時の抵抗Ｒ１，Ｒ２，Ｒ３の
抵抗値はそれぞれ、例えば、８ｋΩ，２．２ｋΩ，２０
ｋΩ、活性化エネルギーＥａは抵抗Ｒ１，Ｒ２が０．１
ｅＶ、抵抗Ｒ３が０．４ｅＶとなり、抵抗Ｒ１，Ｒ２の
線幅を１μｍとするとこれらの長さはそれぞれ２６６７
μｍ，７３３μｍとなり、抵抗Ｒ３は、線幅を３４μｍ
とすると長さは２μｍとなる。
【００２２】ここで、抵抗Ｒ１，Ｒ２，Ｒ３の形成時に
エッチング等によるばらつきが±１μｍあったとして常
温時にこれら抵抗のばらつきによる出力電圧Ｖｏｕｔの
変化量を算出すると次のとおりとなる。
エッチング等によるばらつきが±１μｍあったとして常
温時にこれら抵抗のばらつきによる出力電圧Ｖｏｕｔの
変化量を算出すると次のとおりとなる。
【００２３】まず、抵抗Ｒ１，Ｒ２の線幅は共に１μｍ
であるので、その抵抗値は±１０％ばらつく。また抵抗
Ｒ３はその線幅が３４μｍであるので、そのばらつきは
無視でき２０ｋΩのままとする。
であるので、その抵抗値は±１０％ばらつく。また抵抗
Ｒ３はその線幅が３４μｍであるので、そのばらつきは
無視でき２０ｋΩのままとする。
【００２４】抵抗Ｒ２，Ｒ３の並列回路の抵抗値をＲ２
・３とすると、プラス方向のばらつきに対し、 Ｒ２・３＝（２．２＋０．２２）×２０／（２．２＋０．２２＋２０） ＝２．１５９（ｋΩ）……（５） マイナス方向のばらつきに対し Ｒ２・３＝（２．２−０．２２）×２０／（２．２−０．２２＋２０） ＝１．８０２（ｋΩ）……（６） 抵抗Ｒ１，Ｒ２は同一工程で形成されるのでこれらのば
らつき方向は一致する。従ってプラス方向のばらつきに
対し、 Ｖｏｕｔ＝（８＋０．８）×５／（８＋０．８＋２．１５９） ＝４．０１５（Ｖ）……（７） マイナス方向のばらつきに対し Ｖｏｕｔ＝（８−０．８）×５／（８−０．８＋１．８０２） ＝３．９９９（Ｖ）……（８） となる。すなわち、０．０１６Ｖの変化量となる。これ
は出力電圧Ｖｏｕｔの温度特性の変化量０．６Ｖに比べ
て無視できる程度であり、従って、エッチング等の製造
工程による抵抗Ｒ１〜Ｒ３の線幅のばらつきが出力電圧
Ｖｏｕｔに影響することはなく、内部回路２の動作に影
響を与えることはない。
・３とすると、プラス方向のばらつきに対し、 Ｒ２・３＝（２．２＋０．２２）×２０／（２．２＋０．２２＋２０） ＝２．１５９（ｋΩ）……（５） マイナス方向のばらつきに対し Ｒ２・３＝（２．２−０．２２）×２０／（２．２−０．２２＋２０） ＝１．８０２（ｋΩ）……（６） 抵抗Ｒ１，Ｒ２は同一工程で形成されるのでこれらのば
らつき方向は一致する。従ってプラス方向のばらつきに
対し、 Ｖｏｕｔ＝（８＋０．８）×５／（８＋０．８＋２．１５９） ＝４．０１５（Ｖ）……（７） マイナス方向のばらつきに対し Ｖｏｕｔ＝（８−０．８）×５／（８−０．８＋１．８０２） ＝３．９９９（Ｖ）……（８） となる。すなわち、０．０１６Ｖの変化量となる。これ
は出力電圧Ｖｏｕｔの温度特性の変化量０．６Ｖに比べ
て無視できる程度であり、従って、エッチング等の製造
工程による抵抗Ｒ１〜Ｒ３の線幅のばらつきが出力電圧
Ｖｏｕｔに影響することはなく、内部回路２の動作に影
響を与えることはない。
【００２５】また、活性化エネルギーＥａが±２％ばら
ついたとすると、詳細な計算は省略するが、抵抗Ｒ１，
Ｒ２，Ｒ３の抵抗値はそれぞれ８．８５〜７．５７ｋ
Ω，２．４３〜２．０８ｋΩ，２７．３〜１４．７ｋΩ
の範囲でばらつくが、抵抗Ｒ１，Ｒ２は同一工程で同一
活性化エネルギーＥａをもつように形成されるので、そ
のばらつき方向は一致する。
ついたとすると、詳細な計算は省略するが、抵抗Ｒ１，
Ｒ２，Ｒ３の抵抗値はそれぞれ８．８５〜７．５７ｋ
Ω，２．４３〜２．０８ｋΩ，２７．３〜１４．７ｋΩ
の範囲でばらつくが、抵抗Ｒ１，Ｒ２は同一工程で同一
活性化エネルギーＥａをもつように形成されるので、そ
のばらつき方向は一致する。
【００２６】抵抗Ｒ２，Ｒ３の並列回路の抵抗値Ｒ２・
３は、抵抗Ｒ２のプラス方向のばらつきに対し２．０８
５〜２．２３１ｋΩの範囲でばらつき、マイナス方向に
対し１．８２２〜１．９３３ｋΩの範囲でばらつく。
３は、抵抗Ｒ２のプラス方向のばらつきに対し２．０８
５〜２．２３１ｋΩの範囲でばらつき、マイナス方向に
対し１．８２２〜１．９３３ｋΩの範囲でばらつく。
【００２７】従って、出力電圧Ｖｏｕｔは、抵抗Ｒ１，
Ｒ２のプラス方向に対し、３．９９３〜４．０４７Ｖの
範囲、マイナス方向に対し、３．９８３〜４．０３０Ｖ
の範囲でばらつくことにより最大３．９８３〜４．０４
７Ｖの範囲となる。すなわち、その変動幅は０．０６４
Ｖであり、出力電圧Ｖｏｕｔの温度特性の変化量０．６
Ｖに対し十分小さく、内部回路２の動作に影響を与える
ことはない。
Ｒ２のプラス方向に対し、３．９９３〜４．０４７Ｖの
範囲、マイナス方向に対し、３．９８３〜４．０３０Ｖ
の範囲でばらつくことにより最大３．９８３〜４．０４
７Ｖの範囲となる。すなわち、その変動幅は０．０６４
Ｖであり、出力電圧Ｖｏｕｔの温度特性の変化量０．６
Ｖに対し十分小さく、内部回路２の動作に影響を与える
ことはない。
【００２８】なお、抵抗Ｒ２に対する抵抗Ｒ３の抵抗値
が大きい程、活性化エネルギーＥａのばらつきによる出
力電圧Ｖｏｕｔの変化量が小さくなることは明白であ
る。
が大きい程、活性化エネルギーＥａのばらつきによる出
力電圧Ｖｏｕｔの変化量が小さくなることは明白であ
る。
【００２９】図２は本発明の第２の実施の形態を示す回
路図である。
路図である。
【００３０】この第２の実施の形態の降圧回路１ａは、
一定の電圧を発生する定電圧発生回路１２と、第１の入
力端（＋）に定電圧発生回路１２からの一定の電圧を受
ける差動増幅回路１１と、一端を接地電位点と接続し他
端を差動増幅回路１１の第２の入力端（−）と接続して
所定の抵抗値，温度特性、所定の線幅，長さ、及び所定
の材質で形成された抵抗Ｒ４と、一端を抵抗Ｒ４の他端
と接続して所定の抵抗値，長さ、抵抗Ｒ４と同一の温度
特性、線幅及び材質で同一工程により形成された抵抗Ｒ
５と、抵抗Ｒ４と並列接続し所定の抵抗値で抵抗Ｒ４，
Ｒ５とは異なる温度特性を持ち所定の線幅，長さ、及び
所定の材質で形成された抵抗Ｒ６と、ソースを電源電圧
供給端（電源電圧Ｖｃｃ）と接続しゲートを差動増幅回
路１１の出力端と接続しドレインを抵抗Ｒ５の他端と接
続するトランジスタＱ１とを備え、このトランジスタＱ
１のドレインから、電源電圧Ｖｃｃを、所定の温度特性
をもつ所定のレベルに降圧して内部回路２に出力（Ｖｏ
ｕｔ）する構成となっている。
一定の電圧を発生する定電圧発生回路１２と、第１の入
力端（＋）に定電圧発生回路１２からの一定の電圧を受
ける差動増幅回路１１と、一端を接地電位点と接続し他
端を差動増幅回路１１の第２の入力端（−）と接続して
所定の抵抗値，温度特性、所定の線幅，長さ、及び所定
の材質で形成された抵抗Ｒ４と、一端を抵抗Ｒ４の他端
と接続して所定の抵抗値，長さ、抵抗Ｒ４と同一の温度
特性、線幅及び材質で同一工程により形成された抵抗Ｒ
５と、抵抗Ｒ４と並列接続し所定の抵抗値で抵抗Ｒ４，
Ｒ５とは異なる温度特性を持ち所定の線幅，長さ、及び
所定の材質で形成された抵抗Ｒ６と、ソースを電源電圧
供給端（電源電圧Ｖｃｃ）と接続しゲートを差動増幅回
路１１の出力端と接続しドレインを抵抗Ｒ５の他端と接
続するトランジスタＱ１とを備え、このトランジスタＱ
１のドレインから、電源電圧Ｖｃｃを、所定の温度特性
をもつ所定のレベルに降圧して内部回路２に出力（Ｖｏ
ｕｔ）する構成となっている。
【００３１】この第２の実施の形態においては、定電圧
発生回路１２からの一定の電圧を例えば１．３Ｖとし、
抵抗Ｒ４，Ｒ５，Ｒ６の抵抗値を常温で例えば３．９ｋ
Ω，８ｋΩ，２７０ｋΩとし、活性化エネルギーＥａを
それぞれ０．１ｅＶ，０．１ｅＶ，０．４ｅＶとし、常
温（３００°Ｋ）時の出力電圧Ｖｏｕｔを４．０Ｖ、高
温時（４００°Ｋ）時の出力電圧Ｖｏｕｔを４．６Ｖと
している。また、抵抗Ｒ４，Ｒ５の線幅を１μｍとする
と、その長さは、Ｒ４が１３００μｍ、Ｒ５が２６６７
μｍとなり、Ｒ６は、線幅を２．５μｍとして長さ２μ
ｍとなる。
発生回路１２からの一定の電圧を例えば１．３Ｖとし、
抵抗Ｒ４，Ｒ５，Ｒ６の抵抗値を常温で例えば３．９ｋ
Ω，８ｋΩ，２７０ｋΩとし、活性化エネルギーＥａを
それぞれ０．１ｅＶ，０．１ｅＶ，０．４ｅＶとし、常
温（３００°Ｋ）時の出力電圧Ｖｏｕｔを４．０Ｖ、高
温時（４００°Ｋ）時の出力電圧Ｖｏｕｔを４．６Ｖと
している。また、抵抗Ｒ４，Ｒ５の線幅を１μｍとする
と、その長さは、Ｒ４が１３００μｍ、Ｒ５が２６６７
μｍとなり、Ｒ６は、線幅を２．５μｍとして長さ２μ
ｍとなる。
【００３２】この第２の実施の形態においては、図３に
示すように、電源電圧Ｖｃｃが上昇して出力電圧Ｖｏｕ
ｔが規定値（例えば常温で４．０Ｖ）より高くなろうと
すると、トランジスタＱ１がオフ状態となって出力電圧
Ｖｏｕｔの上昇を阻止しようとするので、電源電圧Ｖｃ
ｃが一定値以上となっても、出力電圧Ｖｏｕｔは常に一
定電圧（４Ｖ）となる。しかもこの第２の実施の形態で
は、図６に示された従来例に比べ、差動増幅回路が１段
だけとなっており、回路素子数が低減されている。
示すように、電源電圧Ｖｃｃが上昇して出力電圧Ｖｏｕ
ｔが規定値（例えば常温で４．０Ｖ）より高くなろうと
すると、トランジスタＱ１がオフ状態となって出力電圧
Ｖｏｕｔの上昇を阻止しようとするので、電源電圧Ｖｃ
ｃが一定値以上となっても、出力電圧Ｖｏｕｔは常に一
定電圧（４Ｖ）となる。しかもこの第２の実施の形態で
は、図６に示された従来例に比べ、差動増幅回路が１段
だけとなっており、回路素子数が低減されている。
【００３３】この第２の実施の形態においても、第１の
実施の形態と同様に、製造工程による抵抗の線幅のばら
つき、活性化エネルギーのばらつき、内部回路２の動作
に対する影響をなくすことができる。
実施の形態と同様に、製造工程による抵抗の線幅のばら
つき、活性化エネルギーのばらつき、内部回路２の動作
に対する影響をなくすことができる。
【００３４】
【発明の効果】以上説明したように本発明は、互いに直
列接続される第１及び第２の抵抗を同一の温度特性，線
幅，材質で同一工程により形成し、第１及び第２の抵抗
のうちの一方と並列接続される第３の抵抗の温度特性を
これら第１，第２の抵抗と異なる温度特性を持つように
形成して全体の温度特性を制御する構成とすることによ
り、製造工程のばらつきによるこれら第１及び第２の抵
抗の線幅及び温度特性のばらつきを同一方向にすること
ができるのでそのばらつきによる出力電圧の変化量を小
さく抑えることができ、また、電源電圧の上昇に伴う出
力電圧の上昇を抑える回路では、差動増幅回路を１段構
成とすることができるので、回路素子数を低減すること
ができる効果がある。
列接続される第１及び第２の抵抗を同一の温度特性，線
幅，材質で同一工程により形成し、第１及び第２の抵抗
のうちの一方と並列接続される第３の抵抗の温度特性を
これら第１，第２の抵抗と異なる温度特性を持つように
形成して全体の温度特性を制御する構成とすることによ
り、製造工程のばらつきによるこれら第１及び第２の抵
抗の線幅及び温度特性のばらつきを同一方向にすること
ができるのでそのばらつきによる出力電圧の変化量を小
さく抑えることができ、また、電源電圧の上昇に伴う出
力電圧の上昇を抑える回路では、差動増幅回路を１段構
成とすることができるので、回路素子数を低減すること
ができる効果がある。
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図３】図２に示された実施の形態の電源電圧対出力電
圧特性図である。
圧特性図である。
【図４】従来の半導体記憶装置の第１の例の回路図であ
る。
る。
【図５】図４に示された半導体記憶装置の降圧回路部分
の抵抗の温度特性を決定するための抵抗率対活性化エネ
ルギー特性図である。
の抵抗の温度特性を決定するための抵抗率対活性化エネ
ルギー特性図である。
【図６】従来の半導体記憶装置の第２の例の降圧回路部
分の回路図である。
分の回路図である。
１，１ａ，１ｘ，１ｙ 降圧回路 ２ 内部回路 １１，１１ａ，１１ｂ 差動増幅回路 １２，１２ｙ 定電圧発生回路 Ｑ１，Ｑ２ トランジスタ Ｒ１〜Ｒ１０ 抵抗
Claims (5)
- 【請求項１】 一端を接地電位点と接続し所定の抵抗
値，温度特性、所定の線幅，長さ、及び所定の材質で形
成された第１の抵抗、一端を前記第１の抵抗の他端と接
続し他端を電源電圧供給端と接続して所定の抵抗値，長
さ、前記第１の抵抗と同一の温度特性，線幅及び材質で
同一工程により形成された第２の抵抗、この第２の抵抗
と並列接続し所定の抵抗値で前記第１，第２の抵抗とは
異なる温度特性を持ち、所定の線幅，長さ、及び所定の
材質で形成された第３の抵抗、並びに第１の入力端を前
記第１，第２，第３の抵抗の接続点と接続し第２の入力
端と出力端とを接続する差動増回路を備えこの差動増幅
回路の出力端から前記電源電圧供給端の電圧を所定の温
度特性をもつ所定のレベルに降圧して出力する降圧回路
と、この降圧回路の出力電圧を受けて動作する内部回路
とを有することを特徴とする半導体記憶装置。 - 【請求項２】 降圧回路を、一定の電圧を発生する定電
圧回路と、第１の入力端に前記定電圧回路からの一定の
電圧を受ける差動増幅回路と、一端を接地電位点と接続
し他端を前記差動増幅回路の第２の入力端と接続して所
定の抵抗値，温度特性、所定の線幅，長さ、及び所定の
材質で形成された第１の抵抗と、一端を前記第１の抵抗
の他端と接続して所定の抵抗値，長さ、前記第１の抵抗
と同一の温度特性，線幅及び材質で同一工程により形成
された第２の抵抗と、前記第１の抵抗と並列接続し所定
の抵抗値で前記第１，第２の抵抗とは異なる温度特性を
持ち、所定の線幅，長さ、及び所定の材質で形成された
第３の抵抗と、ソースを電源電圧供給端と接続しゲート
を前記差動増幅回路の出力端と接続しドレインを前記第
２の抵抗の他端と接続するトランジスタとを備え、この
トランジスタのドレインから前記電源電圧供給端の電圧
を所定の温度特性をもつ所定のレベルに降圧して出力す
る回路とした請求項１記載の半導体記憶装置。 - 【請求項３】 第１，第２，第３の抵抗の材質を多結晶
シリコンとし、これら抵抗の形成工程でのドーズ量を制
御して前記第１及び第２の抵抗は第一の抵抗率及び活性
化エネルギーを持ち、第３の抵抗はこれら第１及び第２
の抵抗とは異なる抵抗率及び活性化エネルギーを持つよ
うにした請求項１または請求項２記載の半導体記憶装
置。 - 【請求項４】 第３の抵抗の抵抗値を第２の抵抗より十
分大きくした請求項１記載の半導体記憶装置。 - 【請求項５】 第３の抵抗の抵抗値を第１の抵抗より十
分大きくした請求項２記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7222379A JP2766227B2 (ja) | 1995-08-30 | 1995-08-30 | 半導体記憶装置 |
| US08/705,270 US5877536A (en) | 1995-08-30 | 1996-08-29 | Level shifter capable of stably producing a level shifted voltage |
| EP96113913A EP0763790B1 (en) | 1995-08-30 | 1996-08-30 | Level shifter capable of stably producing a level shifted voltage |
| DE69620964T DE69620964T2 (de) | 1995-08-30 | 1996-08-30 | Pegelschieber zur Herstellung einer stabilen Spannung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7222379A JP2766227B2 (ja) | 1995-08-30 | 1995-08-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0962384A true JPH0962384A (ja) | 1997-03-07 |
| JP2766227B2 JP2766227B2 (ja) | 1998-06-18 |
Family
ID=16781440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7222379A Expired - Fee Related JP2766227B2 (ja) | 1995-08-30 | 1995-08-30 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5877536A (ja) |
| EP (1) | EP0763790B1 (ja) |
| JP (1) | JP2766227B2 (ja) |
| DE (1) | DE69620964T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081106A (en) * | 1998-08-21 | 2000-06-27 | Cisco Technology, Inc. | Voltage setpoint error reduction |
| US6717451B1 (en) | 2001-06-01 | 2004-04-06 | Lattice Semiconductor Corporation | Precision analog level shifter with programmable options |
| US6583652B1 (en) | 2001-06-01 | 2003-06-24 | Lattice Semiconductor Corporation | Highly linear programmable transconductor with large input-signal range |
| US6806771B1 (en) | 2001-06-01 | 2004-10-19 | Lattice Semiconductor Corp. | Multimode output stage converting differential to single-ended signals using current-mode input signals |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4879505A (en) * | 1986-12-23 | 1989-11-07 | Analog Devices, Inc. | Temperature and power supply compensation circuit for integrated circuits |
| JP2893774B2 (ja) * | 1989-12-26 | 1999-05-24 | 日本電気株式会社 | 半導体集積回路装置 |
| US5227714A (en) * | 1991-10-07 | 1993-07-13 | Brooktree Corporation | Voltage regulator |
| US5530640A (en) * | 1992-10-13 | 1996-06-25 | Mitsubishi Denki Kabushiki Kaisha | IC substrate and boosted voltage generation circuits |
| JP2740626B2 (ja) * | 1992-10-13 | 1998-04-15 | 三菱電機株式会社 | 電圧発生回路 |
| DE4334918C2 (de) * | 1992-10-15 | 2000-02-03 | Mitsubishi Electric Corp | Absenkkonverter zum Absenken einer externen Versorgungsspannung mit Kompensation herstellungsbedingter Abweichungen, seine Verwendung sowie zugehöriges Betriebsverfahren |
| US5801418A (en) * | 1996-02-12 | 1998-09-01 | International Rectifier Corporation | High voltage power integrated circuit with level shift operation and without metal crossover |
-
1995
- 1995-08-30 JP JP7222379A patent/JP2766227B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-29 US US08/705,270 patent/US5877536A/en not_active Expired - Fee Related
- 1996-08-30 EP EP96113913A patent/EP0763790B1/en not_active Expired - Lifetime
- 1996-08-30 DE DE69620964T patent/DE69620964T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69620964D1 (de) | 2002-06-06 |
| EP0763790B1 (en) | 2002-05-02 |
| EP0763790A3 (en) | 1998-01-21 |
| DE69620964T2 (de) | 2002-11-14 |
| EP0763790A2 (en) | 1997-03-19 |
| JP2766227B2 (ja) | 1998-06-18 |
| US5877536A (en) | 1999-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5642072A (en) | High voltage generator circuit | |
| CN100570528C (zh) | 折叠式级联能隙参考电压电路 | |
| US6005378A (en) | Compact low dropout voltage regulator using enhancement and depletion mode MOS transistors | |
| TWI437403B (zh) | Voltage regulator | |
| US6791308B2 (en) | Internal power supply for an integrated circuit having a temperature compensated reference voltage generator | |
| JP3851791B2 (ja) | 半導体集積回路 | |
| JPH0793006B2 (ja) | 内部電源電圧発生回路 | |
| JP2540753B2 (ja) | 過熱検出回路 | |
| US20070052405A1 (en) | Reference voltage generating circuit, a semiconductor integrated circuit and a semiconductor integrated circuit apparatus | |
| JP4217497B2 (ja) | 定電圧回路 | |
| JPH04312107A (ja) | 定電圧回路 | |
| TW202112073A (zh) | 用於調整ptat電流以補償元件電晶體中製程變化的電路結構 | |
| CN112787640B (zh) | 使用具有不同栅极工作功能的fet器件的参考发生器 | |
| KR0141157B1 (ko) | 기준전압발생회로 | |
| US8493097B2 (en) | Current-sensing circuit | |
| JP2003058263A (ja) | 半導体集積回路及びそれを用いた基準電圧発生回路 | |
| JPH07182055A (ja) | 安定化電源回路 | |
| JPH0962384A (ja) | 半導体記憶装置 | |
| JP2706721B2 (ja) | ボルテージ・レギュレーター | |
| JP3130878B2 (ja) | 温度検知装置および温度検知方法 | |
| JP2001119853A (ja) | 電流制限回路およびその方法 | |
| CN118199010A (zh) | 限流保护电路 | |
| US11216021B2 (en) | Current generation circuit | |
| JP2002016484A (ja) | 半導体回路 | |
| JP2893774B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980303 |
|
| LAPS | Cancellation because of no payment of annual fees |