JPH0962580A

JPH0962580A - マルチプロセッサ装置

Info

Publication number: JPH0962580A
Application number: JP7221638A
Authority: JP
Inventors: Shuichi Nakamura; 秀一中村; Toshiyuki Fukui; 俊之福井; Kazumasa Hamaguchi; 一正濱口
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-08-30
Filing date: 1995-08-30
Publication date: 1997-03-07

Abstract

(57)【要約】【課題】キャッシュの一貫性保持動作の実施を都合の
良い時点まで遅延させ、共有データブロックに対しての
み一貫性保持を行うことで、例えば、緩いメモリ・コン
システンシ・モデルのシステムに、同期ポイント時点に
おける相互結合網上のトラフィックの集中による相互結
合網の利用効率の低下を避け、より性能の高いマルチプ
ロセッサ装置を提供する。【解決手段】プロセッサ１０が例えばＳＴＯＲＥ命令
を行った際には、キャッシュユニット１１にデータが格
納されるが、この時点では主記憶ユニット１２にはライ
トバックせじ、プロセッサ１０が特別な同期命令を発行
した場合に、はじめてライトバックする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマルチプロセッサ装
置、詳しくは、各プロセッサがそれぞれキャッシュを備
えたマルチプロセッサ装置に関するものである。

【０００２】

【従来の技術】並列計算機システムにおいては、プロセ
ッサから発行される主記憶に対するアクセス要求に高速
に応じるため、及び相互結合網のトラフィックを減じる
ために、各プロセッサにキャッシュ・メモリを付随させ
ることが多い。各プロセッサから発行されるメモリ・ア
クセスはキャッシュ・メモリ（及びキャッシュメモリコ
ントローラ）を介して行われ、キャッシュ・メモリ中に
はそれらメモリ・アクセス対象のデータ・ブロックのコ
ピーが置かれることになる。

【０００３】並列計算機システムにおいては、複数ある
キャッシュ・メモリ中に同一データ・ブロックのコピー
が各々存在する状況が生じ得るが、それらコピー間の一
貫性を保証するために、従来様々な方法が考案・実現さ
れている。

【０００４】プロセッサ間やプロセッサ・主記憶間を相
互に接続する結合網に、全てのトランザクションが監視
可能であるバスのようなものを用いた並列計算機システ
ムにおいては、スヌープ方式が一般的である。スヌープ
方式は、キャッシュ・メモリが結合網上に発行される全
トランザクションを監視し、トランザクション対象のデ
ータ・ブロックのコピーが自キャッシュ・メモリ中に存
在していた場合は、必要な一貫性保持動作を施すもので
ある。

【０００５】また、プロセッサ間やプロセッサ・主記憶
間を相互に接続する結合網に、全てのトランザクション
を監視することが困難である並列計算機システムにおい
ては、ディレクトリ方式が用いられる。ディレクトリ方
式は、データ・ブロック単位、あるいはそれに類する単
位毎に、いずれのキャッシュ・メモリ中にそのコピーが
存在するかというキャッシング情報を、ディレクトリと
呼ばれる記憶装置に格納・管理しておき、プロセッサか
らのトランザクション発行時にはディレクトリから得ら
れるキャッシング情報をもとにして、トランザクション
対象データ・ブロックのコピーを有するキャッシュ・メ
モリにトランザクションの発生を通知し、コピー間の一
貫性保持を図るものである。

【０００６】

【発明が解決しようとする課題】従来、並列計算機シス
テムにおける複数キャッシュ・メモリ中に存在するコピ
ー間の一貫性をとるための動作は、上述の通りトランザ
クション毎に行われるものであった。しかしこれは、メ
モリに対するアクセス・レイテンシを抑えるために様々
考案/実現されている緩いメモリ・コンシステンシ・モ
デルにはそぐわないものである。

【０００７】一般に、緩いメモリ・コンシステンシ・モ
デルでは、処理の過程に同期ポイントを定め、処理が同
期ポイントに達した時点で、それまでに発行したメモリ
・トランザクションをシステム中に反映させることを義
務付けている。このことは、同期ポイント以前には各メ
モリ・トランザクション結果を反映させる必要がないこ
とを意味する。即ち、緩いメモリ・コンシステンシ・モ
デルを採る並列計算機システムにおいて従来のキャッシ
ュ一貫性保持手法を用いた場合、その時点では不要な一
貫性保持動作がトランザクション毎に入ることとなり、
そのオーバヘッドは、緩いメモリ・コンシステンシ・モ
デルの目的に反し、不用意にメモリ・アクセス・レイテ
ンシを嵩ませていると言える。

【０００８】しかし、キャッシュの一貫性保持動作の実
施を、緩いメモリ・コンシステンシ・モデルでメモリ・
トランザクションを反映する必要が生じる同期ポイント
の時点にまで遅延させることによって、不要なキャッシ
ュ一貫性保持動作によるオーバーヘッドを削減するよう
なシステムにおいては、同期ポイントの時点において集
中的にキャッシュの一貫性保持動作が行われるため、同
期ポイントの時点で相互結合網上に集中的にトラフィッ
クが発生することになり、その結果、相互結合網の利用
効率が極端に低下する恐れがあった。

【０００９】

【課題を解決するための手段】本発明はかかる問題点に
鑑みなされたものであり、キャッシュの一貫性保持動作
の実施を都合の良い時点まで遅延させることで、例え
ば、緩いメモリ・コンシステンシ・モデルのシステム
に、同期ポイント時点における相互結合網上のトラフィ
ックの集中による相互結合網の利用効率の低下を避け、
より性能の高いマルチプロセッサ装置を提供しようとす
るものである。

【００１０】この課題を解決するため、例えば本発明は
以下の構成を備える。すなわち、複数のプロセッサ及び
それらに付随するキャッシュメモリ、主記憶装置、及
び、キャッシュ・メモリと記憶装置間を相互に接続する
結合網からなる並列計算機システムにおいて、各プロセ
ッサの処理が所定の命令発行を行った場合に、当該命令
発行に基づいて各キャッシュ・メモリ中に存在するデー
タブロックの一貫性保持を行うことを特徴とする。

【００１１】ここで本発明の好適な実施形態に従えば、
一貫性保持は、各プロセッサから発行されたメモリ・ト
ランザクションが、他のキャッシュ中に共有される可能
性があるデータブロックに対するメモリ・トランザクシ
ョンであることを識別する識別手段と、前記共有データ
ブロックと識別されたメモリ・トランザクションによっ
て格納されたキャッシュ中のデータブロックが共有デー
タブロックであることを保持する保持手段と、前記保持
手段により保持されている情報を用いて一貫性保持動作
を実施するデータブロックを選択する選択手段を備える
ことが望ましい。これによって、プロセッサが予め定め
た段階において、共有データブロックに対してのみシス
テムにおける一貫性保持動作を実施する。

【００１２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明を実現する
ためシステムの第１の実施形態の構成を示すブロック図
である。図中、１０，２０はプロセッサであり、それぞ
れプロセッサバス１４，２４を介してキャッシュユニッ
ト１１，２１に接続されている。

【００１３】プロセッサ１０は、メモリ・アクセスを多
重発行することが可能であり、多重発行されたメモリ・
アクセスを緩いメモリ・コンシステンシ・モデルによる
データ一貫性保証の下で完了させるための特別な命令
(同期命令)を持つものとする。

【００１４】また、プロセッサ１０は、共有データブロ
ック（例えば、クリティカルセクション内で読み書きさ
れるデータブロック）に対するメモリ・アクセスを開始
することを宣言する特別な命令(以下共有データブロッ
クアクセス開始命令)，共有データブロックに対するメ
モリ・アクセスを終了することを宣言する特別な命令
(以下共有データブロックアクセス終了命令)を持ち、こ
れらの命令はプロセッサコントロールバス１４３(後述)
によって外部モジュールに識別されるものとするが、共
有データブロック，非共有データブロックに対するメモ
リ・アクセスの開始，終了を明示する機構は本実施の形
態に制限されるものではない。また、共有データブロッ
クアクセス開始命令は共有データブロックに対する排他
的な使用権を確保するものであり、共有データブロック
アクセス終了命令は共有データブロックに対する排他的
な使用権を解放するものであるとし、共有データブロッ
クアクセス開始命令，共有データブロックアクセス終了
命令は、ともに主記憶ユニットまで完了の通知が必要で
あるものとする。

【００１５】またキャッシュユニット１１，２１は、そ
れぞれローカルバス１５を介して主記憶ユニット１２及
び、バスアービタ１６と接続される。またキャッシュユ
ニット１１，２１は、プロセッサの要求に基づいて、キ
ャッシュユニット１１，２１の内部のデータブロックの
データエントリの更新を行ったり、主記憶ユニット１２
に反映させたり等すると共に、ローカルバス１５上を流
れるアドレス情報等をスヌープしてキャッシュ一貫性保
持等の動作を実施する。バスアービタ１６はローカルバ
ス１５の利用権を調停するためのものである。本実施の
形態では、共有バスに接続されたマルチプロセッサシス
テム構成を例にあげているが、これらの構成は本実施の
形態に制限されるものではない。

【００１６】本実施の形態では、プロセッサから明示的
に与えられる同期命令発行時点でデータブロックの一貫
性が保証されるような緩いメモリ・コンシステンシ・モ
デルを採用した一貫性制御が行われる図１に示すような
構成の情報処理システムにおいて、キャッシュの一貫性
保持動作を制御するキャッシュ制御シーケンサが、 (１)共有データブロックに対するメモリ・アクセスを開
始する命令(共有データブロックアクセス開始命令)がプ
ロセッサから発行された場合に、以後のメモリ・アクセ
スに対して共有データブロックに対するメモリ・アクセ
スを終了する命令(共有データブロックアクセス終了命
令)がプロセッサから発行されるまで、共有データブロ
ック・アクセスフラグをセットする。

【００１７】(２)主記憶にその値を反映していない状態
(以下DIRTY状態)にあるキャッシュのデータブロック
を、共有データブロックであるかどうか判別し、同期命
令発行時点で共有データブロックのみの主記憶へのライ
トバック処理、及び必要ならば一貫性保持動作を実行す
る。

【００１８】という動作を行うことによって、同期命令
発行時点で集中的に発生する主記憶へのライトバック処
理トラフィックや一貫性保持動作・トラフィックのうち
非共有データブロックに対するトラフィックを発生させ
ないことを実現している。

【００１９】図２は、本実施の形態の一部分であるキャ
ッシュユニットの構成を示す図である。図２において
は、キャッシュユニット１１を例にあげているが、キャ
ッシュユニット２１についても同様な構成をとるもので
ある。

【００２０】図中、１４４はプロセッサアドレスバス１
４１と接続するためのプロセッサアドレスバスインタフ
ェースであり、１４５はプロセッサデータバス１４２と
接続するためのプロセッサデータバスインタフェースで
あり、１４６はプロセッサコントロールバス１４３と接
続するためのプロセッサコントロールバスインタフェー
スである。

【００２１】また、１５４はローカルアドレスバス１５
１と接続するためのローカルアドレスバスインタフェー
スであり、１５５はローカルデータバス１５２と接続す
るためのローカルデータバスインタフェースであり、１
５６はローカルコントロールバス１５３と接続するため
のローカルコントロールバスインタフェースである。

【００２２】１１５はデータを保持するためのデータエ
ントリであり、１１２はデータエントリ１１５のアドレ
スを保持するためのアドレスタグであり、１１３はデー
タエントリ１１５の状態を保持するための状態フラグで
あり、１１４はデータエントリ１１５が共有データブロ
ックであるかどうかを保持するための共有データブロッ
クフラグである。これらの部分は例えばＳＲＡＭのよう
な記憶素子の集合であるとするが、これは本実施形態に
制限されるものではない。

【００２３】１１６はアドレスタグ１１２の内容とプロ
セッサアドレスバス１４１，ローカルアドレスバス１５
１上のアドレスを比較する比較器である。また、１１７
は比較器１１６の比較結果からデータエントリ内のデー
タを選択する選択器である。

【００２４】また、図中、１１８はプロセッサ１０が共
有データブロックに対するアクセス中であることを示す
共有データブロック・アクセスフラグであり、プロセッ
サ１０から発行された共有データブロックアクセス開始
命令が完了するとセットされ、プロセッサ１０から発行
された共有データブロックアクセス終了命令が完了する
とリセットされるものとする。

【００２５】１１１はキャッシュユニット内の各モジュ
ールを制御するキャッシュ制御シーケンサである。

【００２６】本実施の形態では、キャッシュユニットは
１キャッシュ・ラインあたり２５６バイト，１セットあ
たり１６キャッシュ・ラインの２ウェイ・セット・アソ
シアティブ構成をとっているが、これらの構成は本実施
の形態に制限されるものではない。

【００２７】図３は、キャッシュユニット１１内のアド
レスタグ１１２，状態フラグ１１３，共有データブロッ
クフラグ１１４及びデータエントリ１１５の関係，及び
アドレス比較時のアドレス・フィールドを示したもので
ある。

【００２８】図示において、３２ビットのアドレス０ｘ
ｆ８０００７０１（０ｘは１６進数を示す）がプロセッ
サアドレスバス１４１又はローカルアドレスバス１５１
から渡された場合、アドレス比較がどのように行われる
かを説明する。

【００２９】本実施の形態では、キャッシュユニットは
１キャッシュ・ラインあたり２５６バイト，１セットあ
たり１６キャッシュ・ラインの２ウェイ・セット・アソ
シアティブ構成をとっているため、アドレスタグ１１２
は２０ビット、キャッシュ・ラインの選択に使用される
インデクスは４ビット、キャッシュ・ライン内のデータ
ブロックの位置を指定するオフセットは８ビットのフィ
ールドを持つ。渡されたアドレスの下位８ビットはオフ
セットフィールドであり、キャッシュ・ライン内のデー
タブロックの位置を指定する。渡されたアドレスの上位
２０ビットはアドレスタグフィールドであり、アドレス
タグ１１２と比較される。尚、渡されたアドレスのオフ
セットフィールドとアドレスタグフィールドを除いた部
分はインデクスフィールドであり、セット内のキャッシ
ュ・ラインの位置を指定する。

【００３０】比較器１１６はインデクスフィールドによ
り指定されたキャッシュ・ラインのアドレスタグに格納
されている値とプロセッサアドレスバス１４１又はロー
カルアドレスバス１５１から渡されたアドレスの上位２
０ビットとを比較する。上記比較結果が一致しており、
かつ、インデクスフィールドにより指定されたキャッシ
ュ・ラインの状態フラグ(状態フラグの状態の詳細につ
いては後述)が有効状態(CLEAN，又はDIRTY)の場合、キ
ャッシュ・ヒットとする(トランザクションがREADの場
合はキャッシュ・リードヒット、WRITEの場合はキャッ
シュ・ライトヒットと呼ぶ）。キャッシュ・ヒット以外
の場合はキャッシュ・ミスとする(トランザクションがR
EADの場合はキャッシュ・リードミス、WRITEの場合はキ
ャッシュ・ライトミスと呼ぶ）。

【００３１】図３において、アドレス０ｘｆ８０００７
０１のオフセットフィールドは０ｘ０１であるため、キ
ャッシュ・ライン内のオフセットは１となる。アドレス
０ｘｆ８０００７０１のインデクスフィールドは０ｘ７
であるため、セット内のキャッシュ・ラインインデクス
は７となる。アドレス０ｘｆ８０００７０１のアドレス
タグフィールドは０ｘｆ８０００であり、キャッシュ・
ラインインデクス７に格納されているアドレスタグと比
較される。

【００３２】図４は、各メモリトランザクション実行時
の状態フラグの状態遷移図を示したものである(以下キ
ャッシュユニット１１の状態フラグとして説明する）。
図４において、状態INVALIDは当該状態フラグが管理す
るデータエントリが無効であることを示す。状態CLEAN
は当該状態フラグが管理するデータエントリが主記憶ユ
ニットからLOADされた後、１度も書き換えられていない
ことを示す。但し、当該データエントリには主記憶ユニ
ットと同一の値が格納されているが、他のキャッシュユ
ニットのデータエントリには最新の値が格納されている
可能性がある。状態DIRTYは当該状態フラグが管理する
データエントリが主記憶ユニットからLOADされた後、１
度以上最新の値で書き換えられ、かつ、主記憶にその値
を反映していないことを示す。当該データエントリには
最新の値が格納されている。各状態からの遷移条件は以
下のとおりであるとする。

【００３３】(１)INVALID状態にあるデータブロックに
対してプロセッサ１０からLOAD命令が発行された場合、
状態フラグはCLEANに遷移する。

【００３４】(２)INVALID状態にあるデータブロックに
対してプロセッサ１０からSTORE命令が発行された場
合、一旦キャッシュ・リードミス処理が実行され、状態
フラグがCLEANに遷移した後、キャッシュ・ライトヒッ
ト処理が実行され、状態フラグはDIRTYに遷移する。

【００３５】(３)CLEAN状態にあるデータブロックに対
してプロセッサ１０からLOAD命令が発行された場合、状
態フラグはCLEANに遷移する。

【００３６】(４)CLEAN状態にあるデータブロックに対
してプロセッサ１０からSTORE命令が発行された場合、
状態フラグはDIRTYに遷移する。

【００３７】(５)CLEAN状態にあるデータブロックに対
して一貫性保持動作が実行された場合、状態フラグはIN
VALIDに遷移する。

【００３８】(６)DIRTY状態にあるデータブロックに対
してプロセッサ１０からLOAD命令が発行された場合、状
態フラグはDIRTYに遷移する。

【００３９】(７)DIRTY状態にあるデータブロックに対
してプロセッサ１０からSTORE命令が発行された状態フ
ラグはDIRTYに遷移する。

【００４０】(８)DIRTY状態にあるデータブロックに対
してプロセッサ１０から同期命令が発行された場合、状
態フラグはCLEANに遷移する。

【００４１】(９)DIRTY状態にあるデータブロックに対
して主記憶へのライトバック処理が実行された場合、状
態フラグはCLEANに遷移する。

【００４２】(１０)DIRTY状態にあるデータブロックに
対して一貫性保持動作が実行された場合、状態フラグは
INVALIDに遷移する。

【００４３】図５は、LOAD命令実行の際の制御手順を示
したものである(以下LOAD命令がプロセッサ１０から発
行されたものとして説明する）。

【００４４】図５において、プロセッサ１０から発行さ
れるLOAD命令に対してアドレス比較を行い（ステップＳ
１）、キャッシュ・リードヒットした場合、キャッシュ
ユニット１１は、プロセッサ１０に対して自身に記憶さ
れているデータブロックを供給する（ステップＳ２）。

【００４５】また、プロセッサ１０から発行されるLOAD
命令に対してアドレス比較を行い、キャッシュ・リード
ミスした場合、キャッシュユニット１１は、ローカルバ
ス１５に対してリード要求を発行する（ステップＳ
３）。この場合、キャッシュ・リードミスしたデータブ
ロックがキャッシュユニット１１に供給されるまで、キ
ャッシュユニット１１はプロセッサ１０に対して当該デ
ータブロックの供給を行わない。キャッシュユニット１
１は、ローカルアドレスバス１５１に対して当該リード
アクセスのアドレスを転送し、ローカルコントロールバ
ス１５３に対してリード要求を発行し、ローカルデータ
バス１５２にデータブロックが供給されるまで一貫性保
持動作に対するサービス及びプロセッサからのアクセス
要求に対するサービスを停止するものとするが、これは
本実施の形態に制限されるものではない。主記憶ユニッ
ト１２は、リード要求，及び当該リードアクセスのアド
レスを受け付けてローカルデータバス１５２にデータブ
ロックを供給する（ステップＳ４）。キャッシュユニッ
ト１１は、ローカルデータバス１５２に供給されたデー
タブロックをキャッシュユニット１１内の当該データブ
ロックのエントリに置換し、当該データブロックの状態
フラグ１１３をCLEANとする（ステップＳ５）。共有デ
ータブロック・アクセスフラグ１１８がセットされてい
る場合、キャッシュユニット１１内の当該データブロッ
クの共有データブロックフラグ１１４をセットする。共
有データブロック・アクセスフラグ１１８がリセットさ
れている場合、キャッシュユニット１１内の当該データ
ブロックの共有データブロックフラグ１１４をリセット
する。キャッシュユニット１１は、プロセッサ１０に対
してデータブロックを供給する（ステップＳ６）。

【００４６】次に、STORE命令実行の際の制御手順を図
６に従って説明する(以下STORE命令がプロセッサ１０か
ら発行されたものとして説明する）。

【００４７】図６において、プロセッサ１０から発行さ
れるSTORE命令に対してアドレス比較を行い（ステップ
Ｓ１０）、キャッシュ・ライトヒットした場合には、当
該データブロックの状態フラグをDIRTY状態とする（ス
テップＳ１２、１３）。プロセッサ１０から発行される
STORE命令に対してアドレス比較を行い、キャッシュ・
ライトミスした場合には、キャッシュ・リードミス処理
を行った後、キャッシュ・ライトヒット処理を行うもの
とする（ステップＳ１１）。

【００４８】図７は、同期命令実行の際の制御手順を示
したものである(以下同期命令がプロセッサ１０から発
行されたものとして説明する）。

【００４９】図示において、キャッシュユニット１１に
共有データブロックフラグ１１４がセットされ、かつ、
DIRTY状態のデータブロックが１つ以上存在し（ステッ
プＳ２０）、かつ、プロセッサ１０から同期命令が発行
された場合、当該DIRTYブロックの主記憶へのライトバ
ック処理を実行し、当該データブロックの状態フラグを
CLEANにする（ステップＳ２２、２３）。

【００５０】本実施形態ではDIRTYブロックの主記憶へ
のライトバック処理はDIRTYブロックがなくなるまで繰
り返し実行されるものとするが、これは本実施形態に制
限されるものではない。

【００５１】図８は、主記憶へのライトバック処理実行
の際の制御手順を示したものである(以下主記憶へのラ
イトバック処理がキャッシュユニット１１から発行され
たものとして説明する）。

【００５２】図８において、キャッシュユニット１１
は、ローカルコントロールバス１５３に対してライトバ
ック要求元情報、及びローカルアドレスバス１５１に対
して当該ライトバックアクセスのアドレスを転送し、ロ
ーカルコントロールバス１５３に対してライトバック要
求を発行し、ローカルデータバス１５２にライトバック
するデータブロックを供給する（ステップＳ３０）。そ
して、ライトバックしたデータブロックが当該主記憶ユ
ニットのエントリに供給され、必要な一貫性保持動作が
完了し、主記憶へのライトバック処理が完了するまで実
行を停止する。

【００５３】主記憶ユニット１２は、リード要求、及び
当該ライトバックアクセスのアドレス及びローカルデー
タバス１５２に供給されているデータブロックを受け付
けて当該データブロックのエントリにリードする。ま
た、同時にキャッシュユニット１１以外のキャッシュユ
ニットにもデータのコピーが有効状態(CLEAN状態，もし
くはDIRTY状態)で保持されている場合は、有効状態で保
持しているキャッシュユニットはローカルバス１５に転
送されるアドレスをスヌープして有効状態で保持してい
るデータブロックに対して一貫性保持動作を実行する
（ステップＳ３１〜ステップＳ３４）。

【００５４】本実施形態では一貫性保持動作は無効化型
のトランザクションとするが、これは本実施形態に制限
されるものではない。

【００５５】図９は、データブロックの置換実行の際の
制御手順を示したものである(以下キャッシュユニット
１１がデータブロックの置換を実行するものとして説明
する）。

【００５６】図９において、キャッシュユニット１１
は、データブロックの置換要求が発行された場合、置換
すべきデータブロックをＬＲＵ等のデータブロック置換
アルゴリズムにより、置換対象データブロックを検出す
る（ステップＳ４０）。

【００５７】当該置換対象データブロックがDIRTY状態
の場合（ステップＳ４１）、DIRTYブロックの主記憶へ
のライトバック処理を実行する（ステップＳ４２）。当
該置換対象データブロックがINVALID状態の場合や、当
該置換対象データブロックがCLEAN状態の場合、及び当
該置換対象データブロックがDIRTY状態で主記憶へのラ
イトバック処理が完了した場合、当該データブロックの
データエントリにデータブロックをLOADする（ステップ
Ｓ４３、４４）。

【００５８】本手法の理解のために、まず本手法の特徴
である共有データブロックに対するメモリ・アクセスに
関しての一貫性保持動作が同期命令発行時点まで延期さ
れる例を説明する。

【００５９】具体的には、例えばプロセッサ１０，２０
が非共有データブロックであるアドレスｆ８０００００
０番地に対してLOAD命令を発行し、それぞれのLOAD命令
が完了した後で、プロセッサ１０が非共有データブロッ
クであるアドレスｆ８００００００番地に対してSTORE
命令を発行した場合、STORE命令発行時点、及びその後
の同期命令や共有データブロックアクセス開始命令発行
時点ではキャッシュユニット２１に対して一貫性保持動
作は発行されない点、また、共有データブロックに対し
てメモリ・アクセスするために共有データブロックアク
セス開始命令を発行し、プロセッサ１０が共有データブ
ロックであるアドレスf８０１００００番地に対してSTO
RE命令を発行した場合、STORE命令発行時点ではキャッ
シュユニット２１に対して一貫性保持動作は発行され
ず、その後、同期命令がプロセッサ１０から発行された
場合に、一貫性保持動作が実行される点がどのようにし
て実現するかを図１０を参考にして説明する。

【００６０】図１０は、本実施の形態の一貫性保持動作
の一例を示すタイミングチャート図である。

【００６１】アドレスｆ８００００００番地，及びアド
レスｆ８０１００００番地が主記憶ユニット１２に割り
当てられているものとして説明する。

【００６２】但し、時刻１以前には共有データブロック
アクセス終了命令の実行が完了しているか、又は共有デ
ータブロックアクセス開始命令が実行されていないかの
どちらかで、共有データブロック・アクセスフラグ１１
８はリセットされた状態であり、かつ、アドレスｆ８０
０００００番地，及びアドレスｆ８０１００００番地の
どちらもキャッシュユニット内にコピーをLOADしていな
いとする。

【００６３】時刻１では、プロセッサ１０，２０が非共
有データブロックとなるアドレスｆ８００００００番地
に対してLOAD命令を発行し、それぞれが主記憶ユニット
１２からLOADを完了している。このとき、アドレスｆ８
００００００番地に対応するキャッシュユニット１１，
２１の内の状態フラグ１１３，２１３は、それぞれCLEA
Nであり、かつ、共有データブロックフラグ１１４はリ
セットされている。

【００６４】時刻２では、プロセッサ１０が非共有デー
タブロックとなるアドレスｆ８０００００番地に対して
STORE命令を発行し、STOREが完了している。このとき、
ローカルバスに対するアクセス，及び一貫性保持動作は
発生しない。キャッシュ１１内の当該データブロックの
状態フラグ１１３はプロセッサ１０の発行したSTORE命
令の結果、DIRTYになっており、かつ、共有データブロ
ック・アクセスフラグ１１８がリセットされているた
め、当該データブロックの共有データブロックフラグ１
１４はリセットされる。

【００６５】時刻３では、プロセッサ１０が共有データ
ブロックに対してメモリ・アクセスを開始するために、
共有データブロックアクセス開始命令を発行し、共有デ
ータブロックアクセス開始命令が完了している。

【００６６】時刻４では、プロセッサ１０が共有データ
ブロックとなるアドレスｆ８０１００００番地に対して
STORE命令を発行し、STORE命令が完了している。このと
き、ローカルバスに対するアクセス，及び一貫性保持動
作は発生しない。キャッシュ１１内の当該データブロッ
クの状態フラグ１１３はプロセッサ１０の発行したSTOR
E命令の結果、DIRTYになっており、かつ、時刻２で完了
した共有データブロックアクセス開始命令により、共有
データブロック・アクセスフラグ１１８がセットされて
いるため、共有データブロックフラグ１１４がセットさ
れる。

【００６７】時刻５では、プロセッサ１０が共有データ
ブロックに関するメモリ・アクセスを終了し、共有デー
タブロックアクセス終了命令を発行し、共有データブロ
ックアクセス終了命令が完了している。

【００６８】時刻６では、プロセッサ１０が同期命令を
発行している。

【００６９】時刻７では、時刻６で発行されたプロセッ
サ１０の同期命令により、キャッシュ１１内にDIRTYで
保持されているデータブロックのうち、共有データブロ
ックフラグ１１４がセットされている共有データブロッ
クであるアドレスｆ８０１００００番地の主記憶へのラ
イトバック処理が生じている。同じくキャッシュ１１内
にDIRTYで保持されているアドレスｆ８００００００番
地のデータブロックは、共有データブロックフラグ１１
４がリセットされている非共有データブロックであるた
め主記憶へのライトバック処理は生じない。

【００７０】＜第２の実施の形態＞次に、第２の実施形
態について説明するが、システムの構成及び，キャッシ
ュユニットの構成及び制御等については、上記第１の実
施形態とほぼ同じであるので説明は省略し、異なる点の
みについて説明する。

【００７１】図１において、プロセッサ１０は、メモリ
・アクセスを多重発行することが可能であり、多重発行
されたメモリ・アクセスを緩いメモリ・コンシステンシ
・モデルによるデータ一貫性保証の下で完了させるため
の特別な命令(同期命令)を持つものとするが、プロセッ
サ１０は、共有データブロックに対するメモリ・アクセ
スを開始することを宣言する特別な命令(共有データブ
ロックアクセス開始命令)，及び共有データブロックに
対するメモリ・アクセスを終了することを宣言する特別
な命令(共有データブロックアクセス終了命令)を持たな
いものとする。

【００７２】本第２の実施形態では、実施の形態１の共
有データブロックアクセス開始命令，及び共有データブ
ロックアクセス終了命令の代りに、共有データブロック
アクセス開始アドレスに共有データブロックに対するメ
モリ・アクセスを開始したことを示す値をSTOREするこ
とにより、共有データブロックに対するメモリ・アクセ
スを開始することを宣言し、共有データブロックアクセ
ス開始アドレスに共有データブロックに対するメモリ・
アクセスを終了したことを示す値をSTOREすることによ
り、共有データブロックに対するメモリ・アクセスを終
了することを宣言するものとする。また、共有データブ
ロックに対するメモリ・アクセスの開始・終了を共有デ
ータブロックアクセス開始アドレスにSTOREされている
値で判断することにより、キャッシュユニット１１は、
共有データブロック・アクセスフラグ１１８を、プロセ
ッサ１０が共有データブロックアクセス開始アドレスに
共有データブロックに対するメモリ・アクセスを開始し
たことを示す値をSTOREするとセットし、共有データブ
ロックアクセス開始アドレスに共有データブロックに対
するメモリ・アクセスを終了したことを示す値をSTORE
するとリセットするものとする。

【００７３】本実施形態では、プロセッサから明示的に
与えられる同期命令発行時点でデータブロックの一貫性
が保証されるような緩いメモリ・コンシステンシ・モデ
ルを採用した一貫性制御が行われる図１に示すような構
成の情報処理システムにおいて、キャッシュの一貫性保
持動作を制御するキャッシュ制御シーケンサが、共有デ
ータブロックアクセス開始アドレスに共有データブロッ
クに対するメモリ・アクセスを開始したことを示す値を
STOREした場合に、以後のメモリ・アクセスに対して共
有データブロックアクセス開始アドレスに共有データブ
ロックに対するメモリ・アクセスを終了したことを示す
値をSTOREするまで、共有データブロック・アクセスフ
ラグをセットし、主記憶にその値を反映していない状態
(以下DIRTY状態)にあるキャッシュのデータブロック
を、共有データブロックであるかどうか判別し、同期命
令発行時点で共有データブロックのみの主記憶へのライ
トバック処理、及び必要ならば一貫性保持動作を実行す
ることによって、同期命令発行時点で集中的に発生する
主記憶へのライトバック処理トラフィックや一貫性保持
動作・トラフィックのうち非共有データブロックに対す
るトラフィックを発生させないことを実現している。

【００７４】以上説明したように、本実施形態によれ
ば、緩いメモリ・コンシステンシ・モデルを採用し、相
互結合網で互いに結合された並列計算機システムにおい
て、その性能をより向上させるためのキャッシュ・メモ
リ及びキャッシュ・メモリの一貫性保持動作機構を提供
し、同期ポイント時点に集中する相互結合網上のトラフ
ィックを共有データブロックに対するもののみに限定し
て発生させることで、相互結合網の利用効率低下，及び
同期動作に伴う処理のオーバーヘッドを軽減することが
可能であり、システム全体の処理能力を向上させるとい
う効果がある。

【００７５】尚、本願発明は複数のプロセッサ（上記実
施形態では２個としたがそれ以上であっても勿論構わな
い）に適合することに特徴があるのであって、そのシス
テムあるいは装置は如何なる用途に用いられるものであ
っても良いし、汎用のコンピュータ装置であっても良い
のは勿論である。

【００７６】

【発明の効果】以上説明したように、本発明によれば、
キャッシュの一貫性保持動作の実施を都合の良い時点ま
で遅延させ、共有データブロックに対してのみ一貫性保
持を行うことで、例えば、緩いメモリ・コンシステンシ
・モデルのシステムに、同期ポイント時点における相互
結合網上のトラフィックの集中による相互結合網の利用
効率の低下を避け、より性能の高いマルチプロセッサ装
置が提供できる。

【００７７】

【図面の簡単な説明】

【図１】本発明の実施形態における情報処理システムの
プロセッサ周辺の回路構成を示す図である。

【図２】実施形態におけるキャッシュユニットの構成を
示す図である。

【図３】実施形態のキャッシュユニットにおけるアドレ
ス比較を説明する図である。

【図４】実施形態の状態フラグの状態遷移図である。

【図５】実施形態においてキャッシュユニットがLOAD命
令実行時に行う処理のチャートである。

【図６】実施形態においてキャッシュユニットがSTORE
命令命令実行時に行う処理のチャートである。

【図７】実施形態においてキャッシュユニットが同期命
令実行時に行う処理のチャートである。

【図８】実施形態において主記憶へのライトバック処理
実施時のチャートである。

【図９】実施形態においてデータブロックの置換時に行
う処理のチャート図である。

【図１０】実施形態において同期命令発行時点まで共有
データブロックに対するメモリ・アクセスに関しての一
貫性保持動作が延期される例を示す図である。

【符号の説明】

１０、２０プロセッサ１１、２１キャッシュユニット１２主記憶ユニット１４、２４プロセッサバス１６バスアービタ１５ローカルバス

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサ及びそれらに付随する
キャッシュメモリ、主記憶装置、及び、キャッシュ・メ
モリと記憶装置間を相互に接続する結合網からなる並列
計算機システムにおいて、各プロセッサが所定の命令発行を行った場合に、当該命
令発行に基づいて各キャッシュ・メモリ中に存在するデ
ータブロックの一貫性保持を行うことを特徴とするマル
チプロセッサ装置。
【請求項２】前記一貫性保持は、各プロセッサから発行されたメモリ・トランザクション
が、他のキャッシュ中に共有される可能性があるデータ
ブロックに対するメモリ・トランザクションであること
を識別する識別手段と、前記共有データブロックとして識別されたメモリ・トラ
ンザクションによって格納されたキャッシュ中のデータ
ブロックが共有データブロックであることを保持する保
持手段と、前記保持手段により保持されている情報を用いて一貫性
保持動作を実施するデータブロックを選択する選択手段
を備えることにより、上記プロセッサが予め定めた段階
において、共有データブロックに対してのみシステムに
おける一貫性保持動作を実施することを特徴とする請求
項１記載のマルチプロセッサ装置。
【請求項３】上記システムは緩いメモリ・コンシステ
ンシ・モデルをとることを特徴とする請求項１及び２に
記載のマルチプロセッサ装置。
【請求項４】前記共有データブロックは、クリティカ
ルセクション内で読み書きされるデータブロックである
ことを特徴とする請求項第２項に記載のマルチプロセッ
サ装置。