JPH0962619A - バスインターフェースシステム、集積回路装置及びバスインターフェース方法 - Google Patents

Abstract

(57)【要約】 【課題】 システム間でのデータ転送を高速にできるバ
スインターフェースシステム、集積回路装置及びバスイ
ンターフェース方法を提供すること。 【解決手段】 相手システム１０は自システム２０が供
給したバスクロック９２を用いてバスデータ９６を出力
する。第１バッファ３２は内部クロック９０をバッファ
リングしバスクロック９２を相手システム１０に出力
し、第２バッファ３４はバスクロック９２をバッファリ
ングし取り込み用クロック９４をＤＦＦ３８に出力し、
第３バッファ３６はバスデータ９６をバッファリングし
取り込み用データ９８をＤＦＦ３８に出力する。ＤＦＦ
３８は、取り込み用データ９８を取り込み用クロック９
４を用いて取り込む。これによりＤＦＦ３８のセットア
ップタイムを最適化できる。本発明では入出力兼用バッ
ファセルに含まれるバッファを第１バッファ３２、第２
バッファ３４とすることが望ましい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速なバスアクセ
スが可能なバスインターフェースシステム、該バスイン
ターフェースシステムを含む集積回路装置及びバスイン
ターフェース方法に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】近年、Ｃ
ＰＵ、メモリ、ＡＳＩＣ等の集積回路装置（以下、ＩＣ
と呼ぶ）の高速化技術の進歩は著しく、内部動作周波数
が１００ＭＨｚ以上となるものが現在一般的になりつつ
ある。しかしながらこのようにＩＣの内部動作が高速化
されても、周辺装置とのデータのやり取りに時間を費や
すと、これらのＩＣを含むシステム全体での処理速度は
低下してしまう。このため、複数のＩＣ間あるいは複数
のボード（ＩＣ基板）間でのデータ転送技術において
も、その高速化への要求が強まっている。

【０００３】特に、従来のＤＲＡＭ等のメモリは非同期
方式であったが、ＩＣの高速化に対応して近年開発され
たＳＤＲＡＭ（シンクロナスＤＲＡＭ）等の高速メモリ
では、同期方式でデータ（コマンドも含む）転送が行わ
れている。即ち、ＩＣ側から供給するバスクロックを用
いてデータ転送を行い、これによりメモリ制御の煩雑化
を解消している。しかしながらこの場合に供給されるバ
スクロックとして、近年、５０ＭＨｚ〜１００ＭＨｚ以
上となるものが要求されつつあり、このためデータ取り
込みのためのセットアップタイム等のスペック（スペシ
フィケーションの略であり、仕様として定められた電気
的特性）を満たすのは非常に厳しいものとなってきた。
例えば相手システムと自システムとの間でデータ転送を
行う場合を考えると、相手システムに与えられたバスク
ロックは、相手システム内蔵の入力バッファセルにより
バッファリングされ、このバッファリングされたバスク
ロックに同期して相手システム内蔵のＤフリップフロッ
プがバスデータを出力する。そして、このバスデータ
が、出力バッファセルを介して自システムに転送され
る。このため、相手システムの内部で生じる内部ディレ
イ値は非常に大きくなり、従って、上記スペックを満た
すのは更に厳しいものとなる。

【０００４】本発明は、以上のような従来の課題に鑑み
なされたものであり、その目的とするところは、システ
ム間におけるデータ転送を高速に行うためのバスインタ
ーフェースシステム、集積回路装置及びバスインターフ
ェース方法を提供することにある。

【０００５】

【課題を解決するための手段】前記課題を解決するため
に、本発明は、所与のバスを介して接続される相手シス
テムに対してバスクロックを与え、該相手システムとの
間でバスデータの転送を行うためのバスインターフェー
スシステムであって、内部クロックをバッファリング
し、バッファリングした信号を前記バスクロックとして
相手システムに対して出力する第１バッファ回路と、前
記バスクロックをバッファリングし、バッファリングし
た信号を取り込み用クロックとして出力する第２バッフ
ァ回路と、相手システムからの前記バスデータをバッフ
ァリングし、バッファリングした信号を取り込み用デー
タとして出力する第３バッファ回路と、前記取り込み用
データを前記取り込み用クロックを用いて取り込む回路
とを含むことを特徴とする。

【０００６】本発明によれば、相手システムから出力さ
れるバスデータを第３バッファ回路でバッファリングし
た信号が取り込み回路により取り込まれる。この時、本
発明では、自システムは、取り込み用クロックを得るた
めに、まず内部クロックを第１バッファ回路でバッファ
リングする。一方、相手システムは、同じく内部クロッ
クを第１バッファ回路でバッファリングした信号をバス
クロックとして受け取る。従って、自システムで用いら
れる取り込み用クロックと相手システムで用いられるバ
スクロックとは、共に、第１バッファ回路の出力を基準
とした信号になる。更に、自システムは、第１バッファ
回路の出力を第２バッファ回路でバッファリングし、こ
れを取り込み回路の取り込み用クロックとして用いる。
一方、相手システムも、例えば内蔵する入力バッファで
第１バッファ回路の出力（バスクロック）をバッファリ
ングし、これを自システムに対する転送用クロックとし
て用いる。従って、取り込み用クロックと、上記転送用
クロックとは、ほぼ同等のディレイ値を有することにな
る。そして取り込み回路は、上記転送用クロックに同期
して入力されるバスデータを、上記取り込み用クロック
で取り込む。従って、本発明によれば、取り込み回路の
セットアップタイム等を最適にできることになり、高速
なバスデータ転送が可能となる。

【０００７】この場合、本発明は、入出力兼用バッファ
セルに含まれる出力バッファを前記第１バッファ回路と
し、入出力兼用バッファセルに含まれる入力バッファを
前記第２バッファ回路とすることが望ましい。相手シス
テムは、第１バッファ回路の出力であるバスクロック
を、内蔵するバッファセルに含まれる入力バッファでバ
ッファリングするのが一般的である。従って、これと同
様に、自システムにおいても、第１バッファ回路の出力
を入出力兼用バッファセルに含まれる入力バッファでバ
ッファリングすれば、両者の入力バッファから出力され
た時点での信号ディレイ値を、相手システムと自システ
ムとでほぼ同等にできる。これによりバスデータ転送の
更なる高速化が図れる。また第１バッファ回路の出力を
他のバッファセルに含まれる入力バッファでバッファリ
ングしようとすると、基板上で第１、第２バッファ回路
間の接続を行う必要が生じ、寄生容量の増加、信号の反
射（リンギング）等の問題が生じると共に、集積回路装
置の入出力端子数が増加するという問題も生じる。これ
に対して、本発明によれば、入出力兼用バッファセル内
で第１、第２バッファ回路間の接続を行うことが可能と
なり、寄生容量の増加等の問題を防止できる共に、入出
力端子数を余分に使わなくて済むという利点がある。

【０００８】また本発明に係る集積回路装置は、上記バ
スインターフェースシステムと、前記第３バッファ回路
を構成するバッファセルと、前記入出力兼用バッファセ
ルとを少なくとも含むことを特徴とする。

【０００９】本発明によれば、１の集積回路装置内に、
第２、第３バッファ回路等を形成できる。これにより集
積回路の製造時におけるバラツキの影響、動作時におけ
る電源電圧及び温度の変動の影響が第２、第３バッファ
回路の間で同等となり、ディレイ特性等を同等にでき
る。これによりバスデータ転送の更なる高速化が可能と
なる。特にカスタム方式等の集積回路装置では、バッフ
ァセル（入力バッファセル又は入出力兼用バッファセ
ル）に含まれるバッファ回路のドライブ特性等がほぼ同
等となる場合が多い。このため入出力兼用バッファセル
に含まれる第２バッファ回路と、バッファセルに含まれ
る第３バッファ回路のディレイ特性等をほぼ同等にで
き、これによりセットアップタイム、ホールドタイムを
更に最適にできる。

【００１０】

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて説明する。

【００１１】（実施例１）図１（Ａ）は、実施例１の原
理を説明するためのブロック図であり、図１（Ｂ）は、
その動作を示すタイミングチャートである。実施例１で
は所与のバスを介して自システム２０と例えばＩＣ、ボ
ード等の相手システム１０とが接続される。そして自シ
ステム２０は相手システム１０にバスクロック９２を与
え、相手システム１０は、このバスクロック９２を用い
てバスデータ９６を自システム２０に出力する。

【００１２】ここで自システム２０は、インターフェー
ス回路３０と内部回路４０とを含み、インターフェース
回路３０は、第１バッファ３２（第１バッファ回路）、
第２バッファ３４（第２バッファ回路）、第３バッファ
３６（第３バッファ回路）、Ｄフリップフロップ３８
（取り込み回路）を含む。ここで第１バッファ３２は、
内部クロック９０をバッファリングし、バッファリング
した信号をバスクロック９２として相手システム１０に
出力するものである。また第２バッファ３４は、バスク
ロック９２をバッファリングし、バッファリングした信
号を取り込み用クロック９４としてＤフリップフロップ
（以下、ＤＦＦと呼ぶ）３８に出力するものである。ま
た第３バッファ３６は、相手システム１０からのバスデ
ータ９６をバッファリングし、バッファリングした信号
を取り込み用データ９８としてＤＦＦ３８に出力するも
のである。更にＤＦＦ３８は、取り込み用データ９８を
取り込み用クロック９４を用いて取り込むものであり、
このＤＦＦ３８の出力データ９９が内部回路４０に出力
される。

【００１３】本実施例の特徴は、バスクロック９２を入
力とする第２バッファ回路３４を設け、この第２バッフ
ァ回路３４の出力をＤＦＦ３８の取り込み用クロック９
４として用いた点にある。この点を明らかにするため
に、図２（Ａ）、（Ｂ）、（Ｃ）を用いて第２バッファ
３４を設けなかった場合の例について、まず説明する。

【００１４】図２（Ａ）に示すようにこの例では、ＤＦ
Ｆ２３８は、内部クロック２９０を用いて取り込み用デ
ータ２９８の取り込みを行う。図２（Ｂ）に示すよう
に、バスクロック２９２は、内部クロック２９０に対し
てｔｏだけ遅延する。このディレイ値ｔｏは、第１バッ
ファ２３２の内部ディレイ値及びバスクロック線の信号
伝達ディレイ値等から成る。またバスデータ２９６はバ
スクロック２９２に対してｔｄだけ遅延する。このディ
レイ値ｔｄは、相手システム２１０の内部ディレイ値及
びバスデータ線の信号伝達ディレイ値等から成る。また
取り込み用データ２９８は、バスデータ２９６に対して
ｔｉだけ遅延する。このディレイ値ｔｉは、第３バッフ
ァ２３６の内部ディレイ値及び取り込み用データ線の信
号伝達ディレイ値等から成る。更に出力データ２９９
は、内部クロック２９０に対してｔｆだけ遅延して内部
回路２４０に出力される。

【００１５】以上により、結局、取り込み用データ２９
８は内部クロック２９０に対して、（ｔｏ＋ｔｄ＋ｔ
ｉ）だけ遅延することになる。ＤＦＦ２３８は、内部ク
ロック２９０を取り込み用クロックとして取り込み用デ
ータ２９８を取り込む。従って、１クロックの周期をｔ
ｃｐとした場合に、取り込み用データ２９８が有効とな
ってから内部クロック２９０が立ち上がるまでの時間ｔ
ｓｕ１は、 ｔｓｕ１＝ｔｃｐ−（ｔｏ＋ｔｄ＋ｔｉ） （１） となる。このｔｓｕ１が、ＤＦＦ２３８が要求するセッ
トアップタイムよりも小さくなると、図２（Ｃ）に示す
ようにデータの取り込みエラーが生じる。

【００１６】一方、図１（Ａ）、（Ｂ）の場合には、次
のようになる。内部クロック９０に対する取り込み用デ
ータ９８のディレイ値は、上記図２（Ａ）、（Ｂ）の場
合とほぼ同様であり、（ｔｏ＋ｔｄ＋ｔｉ１）となる。
但し、バスデータ９６と取り込み用データ９８との間の
ディレイ値をｔｉ１としている。これに対して取り込み
用クロック９４は内部クロック９０に対して（ｔｏ＋ｔ
ｉ２）だけ遅延している。但し、バスクロック９２と取
り込み用クロック９４との間のディレイ値をｔｉ２とし
ている。本実施例では、内部クロック９０ではなくて取
り込み用クロック９４を用いてＤＦＦ３８のデータ取り
込みを行っている。従って図１（Ｂ）から明らかなよう
に、取り込み用データ９８が有効となってから取り込み
用クロック９４が立ち上がるまでの時間ｔｓｕ２は、 ｔｓｕ２＝ｔｃｐ−（ｔｏ＋ｔｄ＋ｔｉ１）＋（ｔｏ＋ｔｉ２） ＝ｔｃｐ−ｔｄ−ｔｉ１＋ｔｉ２ （２） となる。ここでｔｉ１とｔｉ２とが、ほぼ等しいとする
と、 ｔｓｕ２＝ｔｃｐ−ｔｄ （３） となる。上式（１）と、上式（２）又は（３）とを比べ
れば明らかなように、ｔｓｕ２の方がｔｓｕ１よりも大
きくなる。このため、例えばＤＦＦ３８（２３８）が要
求するセットアップタイムをｔｓｕとした場合に、（ｔ
ｓｕ２−ｔｓｕ）の方が（ｔｓｕ１−ｔｓｕ）よりも大
きくなり、従って、本実施例の方が、セットアップタイ
ムのスペックを満たすのが容易となる。

【００１７】さて、バスクロック９２を受け取った相手
システム１０では、例えば、内蔵するバッファ１２によ
りバスクロック９２がバッファリングされ、このバッフ
ァリングした信号である転送用クロック１５がＤＦＦ１
３のクロック端子に入力される。そしてＤＦＦ１３から
は、この転送用クロック１５に同期して信号が出力さ
れ、この信号か、バッファ１４を介して、バスデータ９
６として自システム２０に転送される。既に述べたよう
に、相手システム１０がバスクロック９２を受け取って
からバスデータ９６を出力するまでのディレイ値はｔｄ
となる。このｔｄの値は、通常は、スペックの一種とし
て決められている。但し、この場合、出力負荷インピー
ダンス（寄生容量を含む）などの外部条件としては、標
準的な値が想定されている。また非標準的な外部条件の
場合にも、スペックは修正可能である。例えば、ｔｄが
１０ｎｓ以下となっている場合には、相手システム１０
は、１００ＭＨｚのクロックで動作する能力を有してい
ることになる。

【００１８】ここで上式（１）において、内部クロック
の周波数が５０〜１００ＭＨｚであった場合に、ｔｃｐ
＝２０ｎｓｅｃ〜１０ｎｓｅｃとなり、またｔｏ、ｔｉ
は各々２〜３ｎｓｅｃ程度である。従って相手システム
が高い能力を持ちｔｄが１０ｎｓｅｃ以下であっても、
ｔｓｕ１＞ｔｓｕを満たすことは難しい。一方、上式
（３）から明らかなように、本実施例によれば、ｔｄが
１０ｎｓｅｃ以下の場合に、ｔｓｕ２＞ｔｓｕを満たす
ことが容易であり、従って相手システム１０の能力を十
分に引き出すことが可能となる。

【００１９】以上のように本実施例では、内部クロック
９０を第１、第２バッファ３２、３４で遅延させた信号
を取り込み用クロック９４とすることで高速なバスデー
タ転送を可能にしている。特に本実施例によれば、相手
システム１０がバスデータ９６を出力するために用いる
転送用クロック１５と、自システム２０がバスデータ９
６の取り込みのために用いる取り込み用クロック９４と
が、共に、バスクロック９２を基準にして生成される。
従って、例えばバスクロック線に大きな寄生容量があり
バスクロック９２が遅延した場合等にも、この遅延の影
響に起因する転送用クロック１５、取り込み用クロック
９４のディレイ値は、両者ともほぼ同等となる。また図
２（Ａ）の場合には第１バッファ２３２の遅延は、転送
用クロックのみに影響を与えるが、本実施例では、第１
バッファ３２の遅延は、転送用クロック１５、取り込み
用クロック９４の両方に影響を与える。従って、本実施
例によれば、セットアップタイムのスペックを満たすの
が容易となる。

【００２０】また図１（Ａ）に示すように、相手システ
ム１０は、受け取ったバスクロック９２を、内蔵するバ
ッファ１２でバッファリングするのが通常である。従っ
て、転送用クロック１５は、バッファ１２によるディレ
イ値分だけ遅延する。一方、本実施例でも、バスクロッ
ク９２を第２バッファ３４でバッファリングし、このた
め取り込み用クロック９４は、第２バッファ３４のディ
レイ値分だけ遅延する。そして、上記したように転送用
クロック１５、取り込み用クロック９４は、共に、バス
クロック９２を基準にして生成される。以上より、本実
施例によれば、バッファ１２と第２バッファ３４のディ
レイ値がほぼ同等である場合には、転送用クロック１５
と取り込み用クロック９４の遅延をほぼ同等にすること
が可能となる。これにより、セットアップタイムのスペ
ックを満たすのが、より容易となり、高速なバスデータ
転送が可能となる。

【００２１】更に本実施例は、入出力兼用バッファセル
に含まれる出力バッファ、入力バッファを第１バッファ
３２、第２バッファ３４としているところに大きな特徴
がある。即ち図３（Ａ）に示すように、通常、ＩＣにお
いては、内部回路５０を囲む周辺領域に入力バッファセ
ル、出力バッファセル、入出力兼用バッファセル等の外
部インターフェース用のバッファセル５２〜７６等が配
置される。本実施例では、これらのバッファセルの中の
入出力兼用バッファセル５２に含まれる出力バッファ８
２を、図１（Ａ）の第１バッファ３２として用い、入力
バッファ８４を、第２バッファ３４として用いている。
このようにすることにより、次のような利点が生まれ
る。

【００２２】即ち、まず第１に、上記したように相手シ
ステム１０は、バスクロック９２をバッファ１２でバッ
ファリングするのが通常であり、相手システム１０のバ
ッファセルに含まれる入力バッファが、このバッファ１
２として用いられる。従って、本実施例のように入出力
兼用バッファセル５２に含まれる入力バッファ８４を第
２バッファ３４として用いれば、バッファ１２と第２バ
ッファ３４のディレイ値をほぼ同等にすることができ、
これにより転送用クロック１５と取り込み用クロック９
４のディレイ値をほぼ同等にすることが可能となる。こ
の結果、セットアップタイムのスペックを満たすのが、
より容易となる。

【００２３】第２に、第１バッファ３２の出力を他のバ
ッファセルに含まれる入力バッファ等でバッファリング
しようとすると、ＩＣの外部の基板上で第１、第２バッ
ファ３２、３４間の接続を行う必要が生じ、寄生容量の
増加、信号の反射等の問題が生じると共に、ＩＣの入出
力端子数が増加するという問題が生じる。これに対し
て、本実施例では、入出力兼用バッファセル５２に含ま
れる出力バッファ８２、入力バッファ８４を第１、第２
バッファ３２、３４として用いるため、入出力兼用バッ
ファセル５２内で第１、第２バッファ３２、３４間の接
続を行うことができ、寄生容量の増加等の問題を防止で
きる共に、入出力端子数を余分に使わなくて済むという
利点がある。

【００２４】また、本実施例では、バッファセル５４
（入力バッファセル又は入出力兼用バッファセル）に含
まれる入力バッファ８６を、図１（Ａ）の第３バッファ
３６として用いている。これにより第１〜第３バッファ
３２〜３６は、全て、同一のＩＣ上に形成されることに
なる。このため、ＩＣの製造バラツキの影響、電源電圧
及び温度の変動の影響が第１〜第３バッファ３２〜３６
の間で同等となり、ディレイ特性等を同等にできる。こ
れによりバスデータ転送の更なる高速化が図れる。

【００２５】特に、ゲートアレイ等のカスタム方式のＬ
ＳＩでは、トランジスタサイズ等が決められ、ドライブ
能力のスペックがあらかじめ決められたバッファセルが
ユーザーに対して用意される。この場合、入出力兼用バ
ッファセル５２に含まれる入力バッファ８４と、バッフ
ァセル５４に含まれる入力バッファ８６とは、通常、ほ
ぼ同一のドライブ能力となっている。また図１（Ａ）の
取り込み用クロック９４、取り込み用データ９８は同一
のＤＦＦセルに入力されているため、取り込み用クロッ
ク線、取り込み用データ線に寄生する容量もほぼ同一と
なる。従って、入力バッファ８４、８６において生じる
信号のディレイ値は、ほぼ同等となり、これにより上式
（３）に示すように、セットアップタイムのスペックを
より緩やかなものとできる。

【００２６】なお上式（２）から明らかなように、ｔｉ
２＞ｔｉ１とすれば、セットアップタイムをより大きく
できる。しかしながらｔｉ２があまりに大きいと、今度
は、ホールドタイムが不足したり、前のサイクルのデー
タを取り込むといった不具合が生じる。この意味におい
ても、カスタム方式のＬＳＩのバッファセルの特性を利
用してｔｉ２とｔｉ１とをほぼ等しくする本実施例の構
成は優れたものとなる。

【００２７】図３（Ｂ）に、入出力兼用バッファセル５
２の基本構成及び真理値表の一例を示す。この入出力兼
用バッファセル５２は、ＥＮ端子がＨレベルの時に、Ａ
端子に入力された信号がバッファリングされて出力さ
れ、ＥＮ端子がＬレベルの時に、出力バッファ８２の出
力はハイインピーダンス状態となる。これにより、出力
バッファ８２の出力信号とＹ０端子からの信号との衝突
が防止される。本実施例では、出力バッファ８２の出力
をハイインピーダンス状態にする必要はなく、出力バッ
ファ８２は常に内部クロックをバッファリングする。こ
のため、図３（Ｃ）に示すように、内部クロックのバッ
ファリングに使用する入出力兼用バッファセル５２のＥ
Ｎ端子を、例えば常にＶＤＤレベル（Ｈレベル）にして
いる。

【００２８】（実施例２）実施例２は、ＳＤＲＡＭ（シ
ンクロナスＤＲＡＭ）のバスインターフェースへ本発明
を適用した例を示すものであり、図４にそのブロック図
を示す。本実施例ではＳＤＲＡＭ１５０が相手システム
となる。自システム１００は、内部回路１６０、ＲＡＭ
制御回路１０１、ＤＦＦ１０２〜１０８、出力バッファ
セル１１０、１１２、入出力兼用バッファセル１１４、
１２０等を含む。

【００２９】内部回路１６０からアクセス要求等がある
と、ＲＡＭ制御回路１０１は、ＤＦＦ１０２、１０４、
出力バッファ１１０、１１２を介して、コマンド１３
２、アドレス１３４をＳＤＲＡＭ１５０に転送する。そ
して書き込みデータ１２６を、ＤＦＦ１０６、入出力兼
用バッファセル１１４に含まれる出力バッファ１１８を
介して、バスデータ１３６としてＳＤＲＡＭ１５０に書
き込む。一方、読み出しデータ１２８は、ＳＤＲＡＭ１
５０から入力バッファ１１６、ＤＦＦ１０８を介してＲ
ＡＭ制御回路１０１に読み込まれる。ＲＡＭ制御回路１
０１は、出力バッファ１１８のＥＮ端子の制御等も行っ
ている 一方、内部クロック１３０は入出力兼用バッファセル１
２０に含まれる出力バッファ１２２によりバッファリン
グされバスクロック１３８としてＳＤＲＡＭ１５０に与
えられる。そしてバスクロック１３８は入力バッファ１
２４によりバッファリングされ取り込み用クロック１４
０としてＤＦＦ１０８のクロック端子に入力される。

【００３０】さてＤＦＦ１０２〜１０６は、内部クロッ
ク１３０に同期する。従ってコマンド１３２、アドレス
１３４、バスデータ（書き込みデータ）１３６は、内部
クロック１３０をバッファリングした信号であるバスク
ロック１３８に同期して出力されることになる。例えば
図５（Ａ）に示すタイミングチャートにおいて、アクテ
ィブコマンド（ＡＣＴ）は、図５（Ｂ）に示す従来のＤ
ＲＡＭのＲＡＳの立ち下がりに相当する。このアクティ
ブコマンドによりロウアドレス（ＲＯＷ）がバスクロッ
ク１３８に同期して書き込まれることになる。またリー
ドコマンド（ＲＥＤ）は、図５（Ｂ）に示す従来のＤＲ
ＡＭのＣＡＳの立ち下がりに相当する。このリードコマ
ンドによりカラムアドレス（Ｂ１）がバスクロック１３
８に同期して書き込まれる。またプリチャージコマンド
（ＰＲＥ）は、従来のプリチャージに相当し、これによ
りプリチャージ動作が開始される。

【００３１】ローアドレスとカラムアドレスが書き込ま
れると、ＳＤＲＡＭ１５０は、例えば２クロック後に、
バスクロック１３８に同期してバスデータ（Ｄ１、Ｄ
２、Ｄ３・・・）１３６を出力する。本実施例では、こ
のバスデータ１３６を内部クロック１３０ではなく、取
り込み用クロック１４０により取り込む。これにより実
施例１で説明したように、セットアップタイム等を最適
なものとすることができ、高速なバスデータ転送が可能
となる。そして入出力兼用バッファセル１１４に含まれ
る入力バッファ１１６と、入出力兼用バッファセル１２
０に含まれる入力バッファ１２４とは、ほぼ同一の特性
を持つと考えられるため、セットアップタイムのみなら
ずホールドタイムも最適なものとすることができる。

【００３２】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。

【００３３】例えば本発明のバッファ回路としては、Ｃ
ＭＯＳ構造のみならずＴＴＬ、ＥＣＬ等、種々の構造の
ものを採用できる。

【００３４】また相手側システムとしてはＩＣ、ボード
等、種々のものを考えることができる。

【００３５】また本発明におけるバスデータの転送に
は、単方向のものと双方向のものの両方が含まれる。

【００３６】更に、本発明の回路構成と作用効果が同一
であり等価なものは、本発明の均等範囲に含まれる。

【００３７】

【図面の簡単な説明】

【図１】図１（Ａ）、（Ｂ）は、実施例１の原理を説明
するためのブロック図、タイミングチャートである。

【図２】図２（Ａ）、（Ｂ）、（Ｃ）は、比較例につい
てのブロック図、タイミングチャートである。

【図３】図３（Ａ）は、カスタム方式のＩＣへの適用例
を示すものであり、図３（Ｂ）、（Ｃ）は入出力兼用バ
ッファセルについて説明するための図である。

【図４】ＳＤＲＡＭのインターフェースに本発明を適用
した実施例２のブロック図の一例である。

【図５】実施例２の動作を示すタイミングチャートであ
る。

【符号の説明】

１０ 相手システム ２０ 自システム ３０ インターフェース回路 ３２ 第１バッファ ３４ 第２バッファ ３６ 第３バッファ ３８ ＤＦＦ ４０ 内部回路 ５２ 入出力兼用バッファセル ５４ バッファセル ８２ 出力バッファ ８４、８６ 入力バッファ ９０ 内部クロック ９２ バスクロック ９４ 取り込み用クロック ９６ バスデータ ９８ 取り込み用データ １００ 自システム １０１ ＲＡＭ制御回路 １０２〜１０８ ＤＦＦ １１０、１１２ 出力バッファセル １１４、１２０ 入出力兼用バッファセル １５０ ＳＤＲＡＭ １６０ 内部回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 所与のバスを介して接続される相手シス
   テムに対してバスクロックを与え、該相手システムとの
   間でバスデータの転送を行うためのバスインターフェー
   スシステムであって、 内部クロックをバッファリングし、バッファリングした
   信号を前記バスクロックとして相手システムに対して出
   力する第１バッファ回路と、 前記バスクロックをバッファリングし、バッファリング
   した信号を取り込み用クロックとして出力する第２バッ
   ファ回路と、 相手システムからの前記バスデータをバッファリング
   し、バッファリングした信号を取り込み用データとして
   出力する第３バッファ回路と、 前記取り込み用データを前記取り込み用クロックを用い
   て取り込む回路とを含むことを特徴とするバスインター
   フェースシステム。
2. 【請求項２】 請求項１において、 入出力兼用バッファセルに含まれる出力バッファを前記
   第１バッファ回路とし、入出力兼用バッファセルに含ま
   れる入力バッファを前記第２バッファ回路とすることを
   特徴とするバスインターフェースシステム。
3. 【請求項３】 請求項２のバスインターフェースシステ
   ムと、前記第３バッファ回路を構成するバッファセル
   と、前記入出力兼用バッファセルとを少なくとも含むこ
   とを特徴とする集積回路装置。
4. 【請求項４】 所与のバスを介して接続される相手シス
   テムに対してバスクロックを与え、該相手システムとの
   間でバスデータの転送を行うためのバスインターフェー
   ス方法であって、 内部クロックをバッファリングし、バッファリングした
   信号を前記バスクロックとして相手システムに対して出
   力し、 前記バスクロックをバッファリングし、バッファリング
   した信号を取り込み用クロックとして出力し、 相手システムからの前記バスデータをバッファリング
   し、バッファリングした信号を取り込み用データとして
   出力し、 前記取り込み用データを前記取り込み用クロックを用い
   て取り込むことを特徴とするバスインターフェース方
   法。
5. 【請求項５】 請求項４において、 前記内部クロックのバッファリングを入出力兼用バッフ
   ァセルに含まれる出力バッファにより行い、前記バスク
   ロックのバッファリングを入出力兼用バッファセルに含
   まれる入力バッファにより行うことを特徴とするバスイ
   ンターフェース方法。