JPH0963283A - 半導体不揮発性メモリ素子およびその使用方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルの占有面積を増大させることなく
チャネルからのＦＮトンネリングによるエレクトロンの
注入を可能にし、更に過度的なホットエレクトロンによ
る誤書き込みを防止できるようにする。 【解決手段】 半導体不揮発性メモリ素子は、複数のメ
モリセル１〜４と、メモリセル１，３で共有されたキャ
パシタ１７と、メモリセル２，４で共有されたキャパシ
タ１８を備えている。各メモリセル１〜４のメモリトラ
ンジスタ２１のソースはキャパシタ１７，１８によって
終端されている。書き込みはチャネルからＦＮトンネリ
ングによって浮遊ゲート２５に電子を注入して行う。読
み出しはキャパシタ１７，１８とビット線１３，１４間
の電荷の移動を検出することによって行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チャネルからのＦ
Ｎ（ファウラ・ノルドハイム）トンネリングによってエ
レクトロンの注入を行う半導体不揮発性メモリ素子およ
びその使用方法に関する。

【０００２】

【従来の技術】近年携帯用情報端末機器の普及発展に伴
って、その外部記憶装置として大容量ＥＥＰＲＯＭ（電
気的消去可能なプログラマブル・リード・オンリ・メモ
リ）の必要性が高まっている。外部記憶装置としてＥＥ
ＰＲＯＭを使用する場合、書き換え動作の低電圧化と信
頼性の向上が必要とされる。そのためにはデータの書き
込み及び消去における浮遊ゲート等へのエレクトロンの
出し入れをチャネル全面を用いたＦＮトンネリングでお
こなう方法が有効であることが示されている（日経マイ
クロデバイス、１９９２年５月号、第４５〜５０ページ
目）。

【０００３】図４は従来のＥＥＰＲＯＭにおけるメモリ
素子の構成の一例を示す回路図である。このメモリ素子
は、行列状に配列された複数のメモリセル１０１，１０
２，１０３，１０４と、行に対応する複数のワード線１
１１，１１２と、列に対応する複数のビット線１１３，
１１４と、ビット線１１３，１１４に対応する共通のソ
ース線１１５とを備えている。ワード線１１１には一行
のメモリセル１０１，１０２のメモリトランジスタの制
御ゲートが接続され、ワード線１１２には一行のメモリ
セル１０３，１０４のメモリトランジスタの制御ゲート
が接続されている。ビット線１１３には、一列のメモリ
セル１０１，１０３のメモリトランジスタのドレインが
接続され、ビット線１１４には、一列のメモリセル１０
２，１０４のメモリトランジスタのドレインが接続され
ている。ソース線１１５には、メモリセル１０１，１０
２，１０３，１０４の各メモリトランジスタのソースが
接続されている。

【０００４】

【発明が解決しようとする課題】しかし、図４に示した
メモリ素子では、チャネル全面を用いてエレクトロンの
ＦＮ注入を行う場合に以下のような問題点があった。す
なわち、例えばメモリセル１０１への書き込みはその制
御ゲート（ワード線１１１）を例えば１８Ｖの高電位
に、ビット線１１３を０Ｖの低電位に、ソース線１１５
をフローティング状態にして行うが、その際、非選択の
ビット線１１４は９Ｖの中間電位として、非選択セル１
０２の誤書き込みを防止している。ところが、ソース線
１１５が選択セル１０１と非選択セル１０２の双方に接
続されていると、ビット線１１３の低電位がソース線１
１５を介して非選択セル１０２のメモリトランジスタの
拡散層に印加され、非選択セル１０２にもエレクトロン
が注入されてしまう。更に、セル１０２のメモリトラン
ジスタもオンしているので、異なる電位に設定されたビ
ット線１１３，１１４間が導通してしまう。

【０００５】そこで、前記の日経マイクロデバイス、１
９９２年５月号、第４５〜５０ページ目に示されている
ように、各ビット線に対応するソース線を分離して形成
する方法が提案されている。図５は、この方法によるメ
モリ素子の構成を示す回路図である。この図に示した構
成では、ビット線１１３に対応するソース線１１５と、
ビット線１１４に対応するソース線１１６とが分離して
形成されていること以外は図４と同様である。しかし、
この構成では、一つのセル内に２本の配線を有すること
になり、メモリセル面積が大きくなってしまうという問
題点があった。また、この構成では例えばセル１０１へ
の書き込み時に非選択ビット線１１４を中間電位に立ち
上げる際、浮遊状態にあるソース線１１６を充電する形
で過度的な電流が流れる。ソース線１１６はビット線方
向に複数のセルで共有されているのでその容量はかなり
大きく、その充電の際にホットエレクトロンが発生し、
非選択セル１０２が誤って書き込まれるという問題点が
あった。

【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、メモリセルの占有面積を増大させる
ことなくチャネルからのＦＮトンネリングによるエレク
トロンの注入を可能にし、更に過度的なホットエレクト
ロンによる誤書き込みを防止できるようにした半導体不
揮発性メモリ素子およびその使用方法を提供することに
ある。

【０００７】

【課題を解決するための手段】請求項１記載の半導体不
揮発性メモリ素子は、メモリセルが、一つのメモリトラ
ンジスタと複数のメモリセルで共有されたキャパシタと
を備え、メモリトランジスタは、ドレイン、ソース、制
御ゲートおよび電荷蓄積部を有し、制御ゲートがワード
線に接続され、ドレインとソースの一方がビット線に接
続され、ドレインとソースの他方がキャパシタに接続さ
れているものである。

【０００８】この半導体不揮発性メモリ素子では、メモ
リセルからソース線が削除されているため、ソース線の
セル間配線のレイアウトを考慮する必要がなく、メモリ
セルを小型化することが可能である。また、キャパシタ
の容量はソース線に比べて非常に小さく設定できるの
で、その充電の際にホットエレクトロンによる誤書き込
みが発生する問題も生じない。

【０００９】請求項２記載の半導体不揮発性メモリ素子
は、請求項１記載の半導体不揮発性メモリ素子におい
て、電荷蓄積部を、ドレイン、ソース間のチャネル形成
領域と制御ゲートとの間に設けられた浮遊ゲートとした
ものである。

【００１０】請求項３記載の半導体不揮発性メモリ素子
は、請求項１記載の半導体不揮発性メモリ素子におい
て、メモリトランジスタが、ドレイン、ソース間のチャ
ネル形成領域と制御ゲートとの間に積層絶縁膜を有し、
この積層絶縁膜の界面を電荷蓄積部とするように構成し
たものである。

【００１１】請求項４記載の半導体不揮発性メモリ素子
は、請求項３記載の半導体不揮発性メモリ素子におい
て、積層絶縁膜を、酸化膜と窒化膜の積層膜としたもの
である。

【００１２】請求項５記載の半導体不揮発性メモリ素子
の使用方法は、メモリセルが、一つのメモリトランジス
タと複数のメモリセルで共有されたキャパシタとを備
え、メモリトランジスタは、ドレイン、ソース、制御ゲ
ートおよび電荷蓄積部を有し、制御ゲートがワード線に
接続され、ドレインとソースの一方がビット線に接続さ
れ、ドレインとソースの他方がキャパシタに接続されて
いる半導体不揮発性メモリ素子の使用方法であって、ビ
ット線からメモリトランジスタの電荷蓄積部にファウラ
・ノルドハイム・トンネリングを用いて電子を注入して
データの書き込みを行うものである。

【００１３】請求項６記載の半導体不揮発性メモリ素子
の使用方法は、メモリセルが、一つのメモリトランジス
タと複数のメモリセルで共有されたキャパシタとを備
え、メモリトランジスタは、ドレイン、ソース、制御ゲ
ートおよび電荷蓄積部を有し、制御ゲートがワード線に
接続され、ドレインとソースの一方がビット線に接続さ
れ、ドレインとソースの他方がキャパシタに接続されて
いる半導体不揮発性メモリ素子の使用方法であって、キ
ャパシタとビット線間の電荷の移動を検出することによ
ってデータの読み出しを行うものである。

【００１４】請求項７記載の半導体不揮発性メモリ素子
の使用方法は、請求項６記載の半導体不揮発性メモリ素
子の使用方法において、データの読み出しの際に、まず
半導体不揮発性メモリ素子の全消去メモリセルのキャパ
シタを所定の電位で充電し、その後、ワード線を選択し
て、キャパシタとビット線間の電荷の移動を検出するこ
とによってデータの読み出しを行うものである。

【００１５】請求項８記載の半導体不揮発性メモリ素子
の使用方法は、請求項６記載の半導体不揮発性メモリ素
子の使用方法において、半導体不揮発性メモリ素子の全
消去メモリセルのキャパシタを所定の電位で充電する動
作を一定間隔で行うものである。

【００１６】請求項９記載の半導体不揮発性メモリ素子
は、メモリセルが、個別にデータ保持が可能な複数個の
直列接続されたメモリトランジスタからなるメモリトラ
ンジスタ列と、一つの選択トランジスタと、複数のメモ
リセルで共有されたキャパシタとを備え、メモリトラン
ジスタは、ドレイン、ソース、制御ゲートおよび電荷蓄
積部を有し、制御ゲートがワード線に接続され、選択ト
ランジスタはメモリトランジスタ列の一端とビット線と
の間に介装され、キャパシタはメモリトランジスタ列の
他端に接続されているものである。

【００１７】この半導体不揮発性メモリ素子では、請求
項１記載の半導体不揮発性メモリ素子と同様に、メモリ
セルからソース線が削除されているため、ソース線のセ
ル間配線のレイアウトを考慮する必要がなく、メモリセ
ルを小型化することが可能であり、また、キャパシタの
容量はソース線に比べて非常に小さく設定できるので、
その充電の際にホットエレクトロンによる誤書き込みが
発生する問題も生じない。

【００１８】請求項１０記載の半導体不揮発性メモリ素
子は、請求項９記載の半導体不揮発性メモリ素子におい
て、電荷蓄積部を、ドレイン、ソース間のチャネル形成
領域と制御ゲートとの間に設けられた浮遊ゲートとした
ものである。

【００１９】請求項１１記載の半導体不揮発性メモリ素
子は、請求項９記載の半導体不揮発性メモリ素子におい
て、メモリトランジスタが、ドレイン、ソース間のチャ
ネル形成領域と制御ゲートとの間に積層絶縁膜を有し、
この積層絶縁膜の界面を電荷蓄積部とするように構成し
たものである。

【００２０】請求項１２記載の半導体不揮発性メモリ素
子は、請求項１１記載の半導体不揮発性メモリ素子にお
いて、積層絶縁膜を、酸化膜と窒化膜の積層膜としたも
のである。

【００２１】請求項１３記載の半導体不揮発性メモリ素
子の使用方法は、メモリセルが、個別にデータ保持が可
能な複数個の直列接続されたメモリトランジスタからな
るメモリトランジスタ列と、一つの選択トランジスタ
と、複数のメモリセルで共有されたキャパシタとを備
え、メモリトランジスタは、ドレイン、ソース、制御ゲ
ートおよび電荷蓄積部を有し、制御ゲートがワード線に
接続され、選択トランジスタはメモリトランジスタ列の
一端とビット線との間に介装され、キャパシタはメモリ
トランジスタ列の他端に接続されている半導体不揮発性
メモリ素子の使用方法であって、ビット線からメモリト
ランジスタの電荷蓄積部にファウラ・ノルドハイム・ト
ンネリングを用いて電子を注入してデータの書き込みを
行うものである。

【００２２】請求項１４記載の半導体不揮発性メモリ素
子の使用方法は、メモリセルが、個別にデータ保持が可
能な複数個の直列接続されたメモリトランジスタからな
るメモリトランジスタ列と、一つの選択トランジスタ
と、複数のメモリセルで共有されたキャパシタとを備
え、メモリトランジスタは、ドレイン、ソース、制御ゲ
ートおよび電荷蓄積部を有し、制御ゲートがワード線に
接続され、選択トランジスタはメモリトランジスタ列の
一端とビット線との間に介装され、キャパシタはメモリ
トランジスタ列の他端に接続されている半導体不揮発性
メモリ素子の使用方法であって、キャパシタとビット線
間の電荷の移動を検出することによってデータの読み出
しを行うものである。

【００２３】請求項１５記載の半導体不揮発性メモリ素
子の使用方法は、請求項１４記載の半導体不揮発性メモ
リ素子の使用方法において、データの読み出しの際に、
まず半導体不揮発性メモリ素子の全消去メモリセルのキ
ャパシタを所定の電位で充電し、その後、ワード線を選
択して、キャパシタとビット線間の電荷の移動を検出す
ることによってデータの読み出しを行うものである。

【００２４】請求項１６記載の半導体不揮発性メモリ素
子の使用方法は、請求項１４記載の半導体不揮発性メモ
リ素子の使用方法において、半導体不揮発性メモリ素子
の全消去メモリセルのキャパシタを所定の電位で充電す
る動作を一定間隔で行うものである。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２６】図１は本発明の第１の実施の形態に係る半
導体不揮発性メモリ素子の構成を示す回路図である。

【００２７】この半導体不揮発性メモリ素子は、行列状
に配列された複数のメモリセル１，２，３，４と、行に
対応する複数のワード線１１，１２と、列に対応する複
数のビット線１３，１４と、２つのメモリセル１，３で
共有されたキャパシタ１７と、２つのメモリセル２，４
で共有されたキャパシタ１８とを備えている。各メモリ
セル１，２，３，４はメモリトランジスタ２１を有し、
メモリトランジスタ２１は、ドレイン２２、ソース２
３、制御ゲート２４および浮遊ゲート２５を有してい
る。

【００２８】ワード線１１には一行のメモリセル１，２
のメモリトランジスタ２１の制御ゲート２４が接続さ
れ、ワード線１２には一行のメモリセル３，４のメモリ
トランジスタ２１の制御ゲート２４が接続されている。
ビット線１３には、一列のメモリセル１，３のメモリト
ランジスタ２１のドレインとソースの一方、ここではド
レイン２２が接続され、ビット線１４には、一列のメモ
リセル２，４のメモリトランジスタ２１のドレインとソ
ースの一方、ここではドレイン２２が接続されている。
一列のメモリセル１，３のメモリトランジスタ２１のド
レインとソースの他方、ここではソース２３は、共有す
るキャパシタ１７の一端に接続され、一列のメモリセル
２，４のメモリトランジスタ２１のドレインとソースの
他方、ここではソース２３は、共有するキャパシタ１８
の一端に接続されている。キャパシタ１７，１８の他端
は接地されている。

【００２９】図２は図１に示した半導体不揮発性メモリ
素子におけるメモリセル１，３の断面構造を示したもの
である。この図に示すように、シリコン基板２０のドレ
イン、ソース間のチャネル形成領域上には、絶縁膜２６
を介してメモリセル１，３の各メモリトランジスタ２１
の浮遊ゲート２５が形成され、この浮遊ゲート２５の上
に絶縁層を介して制御ゲート２４（ワード線１１，１
２）が形成されている。なお、メモリトランジスタとし
ては、浮遊ゲートを有せず、チャネル形成領域と制御ゲ
ートとの間のゲート絶縁膜に積層絶縁膜を用い、この積
層絶縁膜の界面に電荷を蓄積するタイプ（ＭＮＯＳ，Ｍ
ＯＮＯＳ，ＭＡＯＳ等）でも良い。この場合、積層絶縁
膜としては、例えば酸化膜と窒化膜の積層膜（ＯＮＯ
膜；ＳｉＯ₂／Ｓｉ₃ Ｎ₄ ／ＳｉＯ₂ ）が用いられる。

【００３０】シリコン基板２０には、メモリセル１の浮
遊ゲート２５とメモリセル３の浮遊ゲート２５の間の位
置に共通のソース２３が形成され、各浮遊ゲート２５を
挟んでソース２３と対向する位置にそれぞれドレイン２
２が形成されている。ドレイン２２にはビット線１３が
接続されている。ソース２３上にはキャパシタ用電極１
７ａが形成され、その上にキャパシタ用絶縁膜１７ｂを
介して接地線２７が形成されている。キャパシタ用電極
１７ａとキャパシタ用絶縁膜１７ｂによって構成される
キャパシタ１７は、ワード線１１，１２上に積層され、
いわゆるスタックキャパシタ構造をなしている。但し、
キャパシタ１７は２つのメモリセル１，３にまたがって
形成されるので、単純な構造で大きな容量、信号を確保
することができる。また、キャパシタ１７による面積上
のペナルティは殆どないので、ソース配線が削減された
分、セル面積を縮小することが可能である。

【００３１】次に、本実施の形態に係る半導体不揮発性
メモリ素子の使用方法および動作について説明する。

【００３２】まず、メモリセル１にデータを書き込む場
合を例にとり、書き込み動作について説明する。メモリ
セル１の書き込み時には、ビット線１３を接地し、ワー
ド線１１を例えば１８Ｖに設定する。これにより、メモ
リセル１のメモリトランジスタ２１にチャネルが誘起さ
れ、ＦＮトンネリングによって浮遊ゲート２５に電子が
注入される。なお、メモリトランジスタとして、浮遊ゲ
ートを有せず、チャネル形成領域と制御ゲートとの間の
ゲート絶縁膜に積層絶縁膜を用い、この積層絶縁膜の界
面に電荷を蓄積するタイプを用いた場合には、ＦＮトン
ネリングによって積層絶縁膜の界面に電子が注入され
る。一方、非選択のビット線１４とワード線１２は９Ｖ
の中間電位に保たれ、非選択セルへの書き込みが防止さ
れる。本実施の形態では、メモリトランジスタ２１のソ
ース２３はキャパシタ１７，１８によって終端されてい
る。従って、図４に示した従来例のように余分な貫通電
流が流れたり、他のセルに誤書き込みを発生させたりす
る問題はない。更に、キャパシタ１７，１８の容量は従
来例におけるソース線の容量より約１桁小さいため、書
き込み時にはほとんど電流は流れない。従って、非選択
セルにホットエレクトロンによる誤書き込みが生ずるこ
とも少ない。

【００３３】次に、メモリセル１に蓄えられたデータを
読み出す場合を例にとり、読み出し動作について説明す
る。まず、読み出しを開始する前に準備動作としてアレ
イ内の全ワード線１１，１２を例えば３Ｖにし、ビット
線１３，１４を接地する。このとき、例えばメモリセル
１が消去状態にあればメモリトランジスタ２１がオン
し、対応するキャパシタ１７のノード電位も０Ｖとな
る。ここで一旦ワード線１１，１２を閉じて、キャパシ
タ１７に読み出し用の電荷を保存する。その後は通常の
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）と同様の読み出しを行う。すなわち、全ビット線１
３，１４を３Ｖにイコライズしてフローティング状態に
し、その後選択ワード線１１を３Ｖにオンする。この動
作で例えばメモリセル１が消去状態にあればキャパシタ
１７に保持された電荷がビット線１３に流れ込み、ビッ
ト線１３の電位が低下してデータが読み出される。一
方、メモリセル１が書き込み状態にある場合はビット線
１３の電位は変化しない。このように本実施の形態で
は、キャパシタ１７とビット線１３間の電荷の移動を検
出することによってデータの読み出しを行う。

【００３４】ところで、読み出されたデータはセンスア
ンプにより増幅されるので、メモリセル１が消去状態に
ある場合はキャパシタ１７に再び０Ｖが書き込まれる。
従って、前述の準備動作を一度行えば各メモリセルの読
み出し毎に一々準備動作を繰り返す必要はなく、柔軟性
の高い読み出しが可能である。

【００３５】但し、読み出されていないビットに対応す
るキャパシタ１７，１８の電荷は徐々に劣化していくの
で、一定間隔で前述の準備動作を行いキャパシタ１７，
１８をリフレッシュする必要がある。キャパシタ１個の
チャージにビット線１本の充放電を伴うＤＲＡＭのリフ
レッシュと異なって、本実施の形態ではビット線１３，
１４に送った電荷のほとんどは効率良くキャパシタ１
７，１８のチャージに使用される。従って、ＤＲＡＭの
ようにワード線単位に分けて頻繁にリフレッシュをする
必要はなく、アレイもしくはチップ単位で例えば１ｍ秒
〜１００ｍ秒の間隔で行えば良い。

【００３６】また、準備動作によるキャパシタ１７，１
８の設定電位は０Ｖでなく電源電圧Ｖｃｃレベルでも良
い。準備動作によるキャパシタ１７，１８の設定電位を
Ｖｃｃとした場合は、ビット線１３，１４は０Ｖでイコ
ライズする。但し、キャパシタ１７，１８をＶｃｃにす
るとソフトエラーの影響を受けやすくなるので、０Ｖに
設定するのが望ましい。

【００３７】以上説明したように本実施の形態によれ
ば、メモリセル１〜４からソース線が削除されているた
め、ソース線のセル間配線のレイアウトを考慮する必要
がなく、メモリセル１〜４を小型化することが可能であ
る。また、キャパシタ１７，１８の容量はソース線に比
べて非常に小さく設定できるので、その充電の際にホッ
トエレクトロンによる誤書き込みが発生する問題も生じ
ない。

【００３８】図３は本発明の第２の実施の形態に係る半
導体不揮発性メモリ素子の構成を示す回路図である。本
実施の形態は、本発明をＮＡＮＤ型のセルに適用した例
である。

【００３９】この半導体不揮発性メモリ素子は、複数の
メモリセル３１，３２，３３，３４と、行に対応する複
数のワード線６１〜６４，７１〜７４と、列に対応する
複数のビット線８３，８４と、２つのメモリセル３１，
３３で共有されたキャパシタ３７と、２つのメモリセル
３２，３４で共有されたキャパシタ３８とを備えてい
る。メモリセル３１，３２は、それぞれ、個別にデータ
保持が可能な複数個の直列接続されたメモリトランジス
タ４１〜４４からなるメモリトランジスタ列と、一つの
選択トランジスタ４５を有している。同様に、メモリセ
ル３３，３４は、それぞれ、個別にデータ保持が可能な
複数個の直列接続されたメモリトランジスタ５１〜５４
からなるメモリトランジスタ列と、一つの選択トランジ
スタ５５を有している。

【００４０】各メモリトランジスタ４１〜４４，５１〜
５４は、それぞれドレイン、ソース、制御ゲートおよび
浮遊ゲートを有している。メモリトランジスタ４１〜４
４の各制御ゲートはそれぞれワード線６１〜６４に接続
されている。同様に、メモリトランジスタ５１〜５４の
各制御ゲートはそれぞれワード線７１〜７４に接続され
ている。選択トランジスタ４５は、メモリトランジスタ
列４１〜４４の一端すなわちメモリトランジスタ４１と
ビット線８３，８４との間に介装され、選択トランジス
タ５５は、メモリトランジスタ列５１〜５４の一端すな
わちメモリトランジスタ５４とビット線８３，８４との
間に介装されている。キャパシタ３７，３８の一端は、
メモリトランジスタ列４１〜４４の他端すなわちメモリ
トランジスタ４４、およびメモリトランジスタ列５１〜
５４の他端すなわちメモリトランジスタ５１に接続され
ている。キャパシタ３７，３８の他端は接地されてい
る。メモリセル３１，３２の選択トランジスタ４５のゲ
ート６５は互いに接続され、メモリセル３３，３４の選
択トランジスタ５５のゲート７５も互いに接続されてい
る。

【００４１】なお、メモリトランジスタとしては、浮遊
ゲートを有せず、チャネル形成領域と制御ゲートとの間
のゲート絶縁膜に積層絶縁膜を用い、この積層絶縁膜の
界面に電荷を蓄積するタイプ（ＭＮＯＳ，ＭＯＮＯＳ，
ＭＡＯＳ等）でも良い。この場合、積層絶縁膜として
は、例えば酸化膜と窒化膜の積層膜（ＯＮＯ膜；ＳｉＯ
₂ ／Ｓｉ₃ Ｎ₄ ／ＳｉＯ₂ ）が用いられる。

【００４２】次に、本実施の形態に係る半導体不揮発性
メモリ素子の使用方法および動作について説明する。

【００４３】まず、メモリセル３１のメモリトランジス
タ４３にデータを書き込む場合を例により、書き込み動
作について説明する。この場合、まず、選択用トランジ
スタ４５のゲート６５を３Ｖのオン状態にし、選択ワー
ド線６３を１８Ｖ、非選択ワード線６１，６２，６４，
７１〜７４および非選択のビット線８４を９Ｖに設定す
る。この状態で選択ビット線８３を０Ｖにしておくとメ
モリトランジスタ４３に電子注入される。このとき、選
択用トランジスタ５５の状態はオン、オフいずれでも良
い。この例では書き込まれたメモリトランジスタはエン
ハンス状態に、消去されたメモリトランジスタはディス
プレッション状態になる。

【００４４】読み出し時には、第１の実施の形態におけ
る場合と同様の準備動作を行った後、ビット線８３，８
４を３Ｖにイコライズし、例えば選択トランジスタ４５
のゲート６５を３Ｖ、選択トランジスタ５５のゲート７
５を０Ｖ、非選択ワード線６１，６２，６４を３Ｖ、選
択ワード線６４を０Ｖとする。これでメモリトランジス
タ４３が消去状態にあれば、電子がビット線８３に流
れ、ビット線８３の電位が低下する。メモリトランジス
タ４３が書き込み状態にあればビット線８３の電位は変
化しない。このように第１の実施の形態と同様に、キャ
パシタ３７とビット線８３間の電荷の移動を検出するこ
とによってデータの読み出しを行う。本実施の形態にお
けるリフレッシュの動作等のその他の動作は第１の実施
の形態と同様である。

【００４５】ところで、従来のＮＡＮＤ型のセルでは、
キャパシタ３７，３８の位置にソース線を挟んで一対の
分離用トランジスタが接続されていた。本実施の形態で
は、この分離用トランジスタを１個のキャパシタ３７，
３８で置き換えることでセル面積は大幅に縮小される。
本実施の形態におけるその他の効果は第１の実施の形態
と同様である。

【００４６】

【発明の効果】以上説明したように本発明の半導体不揮
発性メモリ素子およびその使用方法によれば、メモリセ
ルからソース線を削除し、メモリトランジスタのソース
をキャパシタによって終端させたので、メモリセルの占
有面積を増大させることなくチャネルからのＦＮトンネ
リングによるエレクトロンの注入が可能になり、また、
キャパシタの容量はソース線に比べて非常に小さく設定
できるので、過度的なホットエレクトロンによる誤書き
込みを防止できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体不揮発
性メモリ素子の構成を示す回路図である。

【図２】図１に示した半導体不揮発性メモリ素子におけ
るメモリセルの断面構造を示す断面図である。

【図３】本発明の第２の実施の形態に係る半導体不揮発
性メモリ素子の構成を示す回路図である。

【図４】従来のＥＥＰＲＯＭにおけるメモリ素子の構成
の一例を示す回路図である。

【図５】従来のＥＥＰＲＯＭにおけるメモリ素子の構成
の他の例を示す回路図である。

【符号の説明】

１〜４ メモリセル １１，１２ ワード線 １３，１４ ビット線 １７，１８ キャパシタ ２１ メモリトランジスタ

Claims (16)

【特許請求の範囲】
1. 【請求項１】 メモリセルが、一つのメモリトランジス
   タと複数のメモリセルで共有されたキャパシタとを備
   え、 前記メモリトランジスタは、ドレイン、ソース、制御ゲ
   ートおよび電荷蓄積部を有し、制御ゲートがワード線に
   接続され、ドレインとソースの一方がビット線に接続さ
   れ、ドレインとソースの他方が前記キャパシタに接続さ
   れていることを特徴とする半導体不揮発性メモリ素子。
2. 【請求項２】 前記電荷蓄積部は、ドレイン、ソース間
   のチャネル形成領域と制御ゲートとの間に設けられた浮
   遊ゲートであることを特徴とする請求項１記載の半導体
   不揮発性メモリ素子。
3. 【請求項３】 前記メモリトランジスタは、ドレイン、
   ソース間のチャネル形成領域と制御ゲートとの間に積層
   絶縁膜を有し、この積層絶縁膜の界面を電荷蓄積部とす
   ることを特徴とする請求項１記載の半導体不揮発性メモ
   リ素子。
4. 【請求項４】 前記積層絶縁膜は、酸化膜と窒化膜の積
   層膜であることを特徴とする請求項３記載の半導体不揮
   発性メモリ素子。
5. 【請求項５】 メモリセルが、一つのメモリトランジス
   タと複数のメモリセルで共有されたキャパシタとを備
   え、メモリトランジスタは、ドレイン、ソース、制御ゲ
   ートおよび電荷蓄積部を有し、制御ゲートがワード線に
   接続され、ドレインとソースの一方がビット線に接続さ
   れ、ドレインとソースの他方がキャパシタに接続されて
   いる半導体不揮発性メモリ素子の使用方法であって、 ビット線からメモリトランジスタの電荷蓄積部にファウ
   ラ・ノルドハイム・トンネリングを用いて電子を注入し
   てデータの書き込みを行うことを特徴とする半導体不揮
   発性メモリ素子の使用方法。
6. 【請求項６】 メモリセルが、一つのメモリトランジス
   タと複数のメモリセルで共有されたキャパシタとを備
   え、メモリトランジスタは、ドレイン、ソース、制御ゲ
   ートおよび電荷蓄積部を有し、制御ゲートがワード線に
   接続され、ドレインとソースの一方がビット線に接続さ
   れ、ドレインとソースの他方がキャパシタに接続されて
   いる半導体不揮発性メモリ素子の使用方法であって、 キャパシタとビット線間の電荷の移動を検出することに
   よってデータの読み出しを行うことを特徴とする半導体
   不揮発性メモリ素子の使用方法。
7. 【請求項７】 データの読み出しの際に、まず半導体不
   揮発性メモリ素子の全消去メモリセルのキャパシタを所
   定の電位で充電し、その後、ワード線を選択して、キャ
   パシタとビット線間の電荷の移動を検出することによっ
   てデータの読み出しを行うことを特徴とする請求項６記
   載の半導体不揮発性メモリ素子の使用方法。
8. 【請求項８】 半導体不揮発性メモリ素子の全消去メモ
   リセルのキャパシタを所定の電位で充電する動作を一定
   間隔で行うことを特徴とする請求項６記載の半導体不揮
   発性メモリ素子の使用方法。
9. 【請求項９】 メモリセルが、個別にデータ保持が可能
   な複数個の直列接続されたメモリトランジスタからなる
   メモリトランジスタ列と、一つの選択トランジスタと、
   複数のメモリセルで共有されたキャパシタとを備え、 前記メモリトランジスタは、ドレイン、ソース、制御ゲ
   ートおよび電荷蓄積部を有し、制御ゲートがワード線に
   接続され、前記選択トランジスタは前記メモリトランジ
   スタ列の一端とビット線との間に介装され、前記キャパ
   シタは前記メモリトランジスタ列の他端に接続されてい
   ることを特徴とする半導体不揮発性メモリ素子。
10. 【請求項１０】 前記電荷蓄積部は、ドレイン、ソース
    間のチャネル形成領域と制御ゲートとの間に設けられた
    浮遊ゲートであることを特徴とする請求項９記載の半導
    体不揮発性メモリ素子。
11. 【請求項１１】 前記メモリトランジスタは、ドレイ
    ン、ソース間のチャネル形成領域と制御ゲートとの間に
    積層絶縁膜を有し、この積層絶縁膜の界面を電荷蓄積部
    とすることを特徴とする請求項９記載の半導体不揮発性
    メモリ素子。
12. 【請求項１２】 前記積層絶縁膜は、酸化膜と窒化膜の
    積層膜であることを特徴とする請求項１１記載の半導体
    不揮発性メモリ素子。
13. 【請求項１３】 メモリセルが、個別にデータ保持が可
    能な複数個の直列接続されたメモリトランジスタからな
    るメモリトランジスタ列と、一つの選択トランジスタ
    と、複数のメモリセルで共有されたキャパシタとを備
    え、メモリトランジスタは、ドレイン、ソース、制御ゲ
    ートおよび電荷蓄積部を有し、制御ゲートがワード線に
    接続され、選択トランジスタはメモリトランジスタ列の
    一端とビット線との間に介装され、キャパシタはメモリ
    トランジスタ列の他端に接続されている半導体不揮発性
    メモリ素子の使用方法であって、 ビット線からメモリトランジスタの電荷蓄積部にファウ
    ラ・ノルドハイム・トンネリングを用いて電子を注入し
    てデータの書き込みを行うことを特徴とする半導体不揮
    発性メモリ素子の使用方法。
14. 【請求項１４】 メモリセルが、個別にデータ保持が可
    能な複数個の直列接続されたメモリトランジスタからな
    るメモリトランジスタ列と、一つの選択トランジスタ
    と、複数のメモリセルで共有されたキャパシタとを備
    え、メモリトランジスタは、ドレイン、ソース、制御ゲ
    ートおよび電荷蓄積部を有し、制御ゲートがワード線に
    接続され、選択トランジスタはメモリトランジスタ列の
    一端とビット線との間に介装され、キャパシタはメモリ
    トランジスタ列の他端に接続されている半導体不揮発性
    メモリ素子の使用方法であって、 キャパシタとビット線間の電荷の移動を検出することに
    よってデータの読み出しを行うことを特徴とする半導体
    不揮発性メモリ素子の使用方法。
15. 【請求項１５】 データの読み出しの際に、まず半導体
    不揮発性メモリ素子の全消去メモリセルのキャパシタを
    所定の電位で充電し、その後、ワード線を選択して、キ
    ャパシタとビット線間の電荷の移動を検出することによ
    ってデータの読み出しを行うことを特徴とする請求項１
    ４記載の半導体不揮発性メモリ素子の使用方法。
16. 【請求項１６】 半導体不揮発性メモリ素子の全消去メ
    モリセルのキャパシタを所定の電位で充電する動作を一
    定間隔で行うことを特徴とする請求項１４記載の半導体
    不揮発性メモリ素子の使用方法。