JPH0964187A - 半導体製造工程における品質補正方法 - Google Patents
半導体製造工程における品質補正方法Info
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- JPH0964187A JPH0964187A JP7213161A JP21316195A JPH0964187A JP H0964187 A JPH0964187 A JP H0964187A JP 7213161 A JP7213161 A JP 7213161A JP 21316195 A JP21316195 A JP 21316195A JP H0964187 A JPH0964187 A JP H0964187A
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 半導体製造工程における品質補正方法に関
し、製品管理者による製品実力評価を待つことなく、製
造工程内で部分的な高精度の補正を行ってから最終製品
を量産を開始することによってＴＡＴを短縮する。 【構成】 各製造工程のバラツキを各製造工程毎の試験
によって監視し、各製造工程におけるバラツキを配線層
パターンをクリティカルパスに関する図形データとその
他の図形データとに分けてマスクを補正することによっ
て製品の品質を補正したのち、量産を開始する。
し、製品管理者による製品実力評価を待つことなく、製
造工程内で部分的な高精度の補正を行ってから最終製品
を量産を開始することによってＴＡＴを短縮する。 【構成】 各製造工程のバラツキを各製造工程毎の試験
によって監視し、各製造工程におけるバラツキを配線層
パターンをクリティカルパスに関する図形データとその
他の図形データとに分けてマスクを補正することによっ
て製品の品質を補正したのち、量産を開始する。
Description
【０００１】
【産業上の利用分野】本発明は半導体製造工程における
品質補正方法に関するものであり、特に、製品管理者に
よる製品実力評価を経ることなく、各製造工程内でバラ
ツキを夫々収束させてから直接最終製品を大量生産する
ための品質補正方法に関するものである。
品質補正方法に関するものであり、特に、製品管理者に
よる製品実力評価を経ることなく、各製造工程内でバラ
ツキを夫々収束させてから直接最終製品を大量生産する
ための品質補正方法に関するものである。
【０００２】
【従来の技術】従来、新たな半導体装置の生産を開始す
る場合には、マスク工程、プロセス工程、チップ処理工
程、組立工程等の各製造工程が提供する仕様に基づい
て、マスク，プロセス製作委託者である製品管理者（入
図者）が生産しようとする半導体装置の品種の性能目的
に見合う工程を選択して入図し、即ち、製作仕様、工程
選択、及び、レイアウトデータを委託側に引渡し、この
引き渡された製作仕様、工程選択、及び、レイアウトデ
ータに基づいて委託側が生産を開始している。
る場合には、マスク工程、プロセス工程、チップ処理工
程、組立工程等の各製造工程が提供する仕様に基づい
て、マスク，プロセス製作委託者である製品管理者（入
図者）が生産しようとする半導体装置の品種の性能目的
に見合う工程を選択して入図し、即ち、製作仕様、工程
選択、及び、レイアウトデータを委託側に引渡し、この
引き渡された製作仕様、工程選択、及び、レイアウトデ
ータに基づいて委託側が生産を開始している。
【０００３】なお、この製作仕様とは、何インチのマス
クを用いて、何インチのプロセス工程によって、どの様
な規格仕様で製作するかを決定するもので、また、工程
選択とは、規格を満足するライン工程を指示するもので
あり、さらに、レイアウトデータとは、回路図から製造
データイメージに変換したデータである。
クを用いて、何インチのプロセス工程によって、どの様
な規格仕様で製作するかを決定するもので、また、工程
選択とは、規格を満足するライン工程を指示するもので
あり、さらに、レイアウトデータとは、回路図から製造
データイメージに変換したデータである。
【０００４】この場合、入図される製作仕様及びレイア
ウトデータが規格仕様の数値内であれば、製品は所期の
性能を有するはずであるが、現実には、工程自体、或い
は、製造ライン自体が有する固有の規格仕様内でのバラ
ツキが存在し、このバラツキに製品の性能が依存するこ
とによって、ＩＣパッケージングの完了した最終製品に
おいて所期の性能を得ることができないことがしばしば
生じた。
ウトデータが規格仕様の数値内であれば、製品は所期の
性能を有するはずであるが、現実には、工程自体、或い
は、製造ライン自体が有する固有の規格仕様内でのバラ
ツキが存在し、このバラツキに製品の性能が依存するこ
とによって、ＩＣパッケージングの完了した最終製品に
おいて所期の性能を得ることができないことがしばしば
生じた。
【０００５】このような場合、製品管理者によってＩＣ
パッケージングの完了した最終製品の性能の評価、即
ち、製品実力評価をしたのち、性能を満足していない場
合には製品管理者によって工程選択の変更、及び／また
は、実際の工程に見合ったデータの差替えを行い、再び
試作を行い、最終製品の性能が所期の性能を満足してい
る場合に量産を開始していた。
パッケージングの完了した最終製品の性能の評価、即
ち、製品実力評価をしたのち、性能を満足していない場
合には製品管理者によって工程選択の変更、及び／また
は、実際の工程に見合ったデータの差替えを行い、再び
試作を行い、最終製品の性能が所期の性能を満足してい
る場合に量産を開始していた。
【０００６】
【発明が解決しようとする課題】しかし、従来の生産シ
ステムにおいては製品管理者による製品実力評価を待た
なければ、各製造工程におけるバラツキの評価を行うこ
とができず、作り直しによるロングレンジなＴＡＴ（Ｔ
ｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ：繰り返し時間）、例
えば、平均的な製品で約３ヶ月のＴＡＴを必要とし、最
終製品の量産開始まで時間がかかりすぎて、短納期化の
要請に応えることができなかった。
ステムにおいては製品管理者による製品実力評価を待た
なければ、各製造工程におけるバラツキの評価を行うこ
とができず、作り直しによるロングレンジなＴＡＴ（Ｔ
ｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ：繰り返し時間）、例
えば、平均的な製品で約３ヶ月のＴＡＴを必要とし、最
終製品の量産開始まで時間がかかりすぎて、短納期化の
要請に応えることができなかった。
【０００７】また、このような生産システムに自動補正
システムを組み込むことによってＴＡＴを改善すること
も試みられているが（例えば、特開昭５９−５０５１９
号公報、及び、特開平２−１８５３５３号公報参照）、
このような自動補正システムにおいてはクリティカルパ
スを無視して設計データ全体に対して均一な補正を行っ
ていたので、本来補正を必要としない図形データまでも
が何らかの処置が成されるために、おおまかな補正しか
できず、ＴＡＴの改善も期待したほどではなかった。
システムを組み込むことによってＴＡＴを改善すること
も試みられているが（例えば、特開昭５９−５０５１９
号公報、及び、特開平２−１８５３５３号公報参照）、
このような自動補正システムにおいてはクリティカルパ
スを無視して設計データ全体に対して均一な補正を行っ
ていたので、本来補正を必要としない図形データまでも
が何らかの処置が成されるために、おおまかな補正しか
できず、ＴＡＴの改善も期待したほどではなかった。
【０００８】なお、クリティカルパスとは、一般の論理
回路において動作速度を律するパスのことを意味する。
即ち、論理回路に複数の入力信号及び出力信号がある
と、論理回路の性質、あるいは、レイアウトによってあ
るパス（通路）における入力信号が入ってから出力信号
が得られるまでの遅延時間が他のパスに比べて長くかか
ることがあり、この内の最も信号の遅延時間が大きくな
るパスをクリティカルパスと言い、この遅延時間には多
結晶シリコン等からなる配線層の製造出来上がり幅が大
きな影響を与えている。
回路において動作速度を律するパスのことを意味する。
即ち、論理回路に複数の入力信号及び出力信号がある
と、論理回路の性質、あるいは、レイアウトによってあ
るパス（通路）における入力信号が入ってから出力信号
が得られるまでの遅延時間が他のパスに比べて長くかか
ることがあり、この内の最も信号の遅延時間が大きくな
るパスをクリティカルパスと言い、この遅延時間には多
結晶シリコン等からなる配線層の製造出来上がり幅が大
きな影響を与えている。
【０００９】したがって、本発明は、製品管理者による
製品実力評価を待つことなく、各製造工程内、或いは、
各製造ライン内で部分的な高精度の補正を行ってから最
終製品を量産を開始することによってＴＡＴを短縮する
ことを目的とする。
製品実力評価を待つことなく、各製造工程内、或いは、
各製造ライン内で部分的な高精度の補正を行ってから最
終製品を量産を開始することによってＴＡＴを短縮する
ことを目的とする。
【００１０】
（１）本発明は、半導体製造工程における品質補正方法
において、各製造工程のバラツキを各製造工程毎の試験
によって監視し、各製造工程におけるバラツキを配線層
パターンのマスクを補正することによって修正する際
に、配線層パターンをクリティカルパスに関する図形デ
ータとその他の図形データとに分けて補正することを特
徴とする。
において、各製造工程のバラツキを各製造工程毎の試験
によって監視し、各製造工程におけるバラツキを配線層
パターンのマスクを補正することによって修正する際
に、配線層パターンをクリティカルパスに関する図形デ
ータとその他の図形データとに分けて補正することを特
徴とする。
【００１１】（２）また、本発明は、上記（１）におい
て、クリティカルパスの幅を調整することにより、製品
品種を拡大する手段を設けたことを特徴とする。
て、クリティカルパスの幅を調整することにより、製品
品種を拡大する手段を設けたことを特徴とする。
【００１２】（３）また、本発明は、上記（１）におい
て、各製造工程が有する固有のバラツキを各製造工程毎
に蓄積し、統計分析から予測診断を行って補正を行うこ
とを特徴とする。
て、各製造工程が有する固有のバラツキを各製造工程毎
に蓄積し、統計分析から予測診断を行って補正を行うこ
とを特徴とする。
【００１３】（４）また、本発明は、半導体製造工程に
おける品質補正方法において、各製造工程のバラツキを
各製造工程毎の試験によって監視し、各製造工程におけ
るバラツキを各製造工程のプロセスを変更することによ
って補正することを特徴とする。
おける品質補正方法において、各製造工程のバラツキを
各製造工程毎の試験によって監視し、各製造工程におけ
るバラツキを各製造工程のプロセスを変更することによ
って補正することを特徴とする。
【００１４】
【作用】各製造工程のバラツキを各製造工程毎の試験に
よって監視し、各製造工程におけるバラツキを配線層パ
ターンのマスク工程によって補正する際に、配線層パタ
ーンをクリティカルパスに関する図形データとその他の
図形データとに分け、デバイスの遅延時間を規定するク
リティカルパス用の配線層パターンの幅をマスク工程に
おいて補正するので、高精度の補正が可能になる。
よって監視し、各製造工程におけるバラツキを配線層パ
ターンのマスク工程によって補正する際に、配線層パタ
ーンをクリティカルパスに関する図形データとその他の
図形データとに分け、デバイスの遅延時間を規定するク
リティカルパス用の配線層パターンの幅をマスク工程に
おいて補正するので、高精度の補正が可能になる。
【００１５】また、本発明のシステムを用いてクリティ
カルパスの幅を任意に調整することにより、同様な設計
仕様から異なった特性、例えば、異なった動作速度を有
する複数の製品を設計仕様の基本的な部分を変更するこ
となく生産することができる。
カルパスの幅を任意に調整することにより、同様な設計
仕様から異なった特性、例えば、異なった動作速度を有
する複数の製品を設計仕様の基本的な部分を変更するこ
となく生産することができる。
【００１６】また、各製造工程が有する固有のバラツキ
を各製造工程毎に蓄積し、統計分析から予測診断を行う
ことによって、補正を自動的に行うことができ、作業効
率が向上する。
を各製造工程毎に蓄積し、統計分析から予測診断を行う
ことによって、補正を自動的に行うことができ、作業効
率が向上する。
【００１７】また、各製造工程のバラツキを各製造工程
毎の試験によって監視し、各製造工程におけるバラツキ
を各製造工程のプロセスを変更することによって補正す
ることによって、各製造工程におけるバラツキを恒久的
に補正することができる。
毎の試験によって監視し、各製造工程におけるバラツキ
を各製造工程のプロセスを変更することによって補正す
ることによって、各製造工程におけるバラツキを恒久的
に補正することができる。
【００１８】
【実施例】まず、図１及び図２を参照して各製造工程の
監視を行ってマスクの補正のみを行う第１の実施例の概
略的フローを説明する。 図１参照 まず、設計部１１において製品管理者が製品仕様等を決
定したのち、マスク部１２においてその入図された製品
仕様等に基づいてマスクを製造し、次いで、プロセス部
１３においてデバイスの製造を行い、経路を経て試験
部１４においてデバイスにおける配線層幅等の規格仕様
に対する測定を行ない、監視部ａ１６においてその結果
に基づいて不良データの分布状況等を検索し、この不良
データとその分布状況とがデータベース化されてデータ
ベース部１９に蓄積し、この蓄積した情報に基づいて処
理部２０でマスク製造コントロール情報の判定を行い、
必要な場合にはマスク工程においてパターン変換条件の
補正を指示し、必要がない場合にはパターン変換条件の
補正を行わない。
監視を行ってマスクの補正のみを行う第１の実施例の概
略的フローを説明する。 図１参照 まず、設計部１１において製品管理者が製品仕様等を決
定したのち、マスク部１２においてその入図された製品
仕様等に基づいてマスクを製造し、次いで、プロセス部
１３においてデバイスの製造を行い、経路を経て試験
部１４においてデバイスにおける配線層幅等の規格仕様
に対する測定を行ない、監視部ａ１６においてその結果
に基づいて不良データの分布状況等を検索し、この不良
データとその分布状況とがデータベース化されてデータ
ベース部１９に蓄積し、この蓄積した情報に基づいて処
理部２０でマスク製造コントロール情報の判定を行い、
必要な場合にはマスク工程においてパターン変換条件の
補正を指示し、必要がない場合にはパターン変換条件の
補正を行わない。
【００１９】次いで、経路に問題がない場合には、プ
ロセス部１３から経路を経て試験部１４においてチッ
プカット前のデバイスの電気的特性の試験を行い、監視
部ｂ１７において各プロセス工程で発生する誤差値及び
誤差発生要因の随時監視を行い、データベース部１９に
おいてその情報をデータベース化し、処理部２０におい
て誤差発生要因の判断を行い、その結果に基づいてマス
ク部１２で補正を行い、補正の必要がなければ組立部１
５へと進む。
ロセス部１３から経路を経て試験部１４においてチッ
プカット前のデバイスの電気的特性の試験を行い、監視
部ｂ１７において各プロセス工程で発生する誤差値及び
誤差発生要因の随時監視を行い、データベース部１９に
おいてその情報をデータベース化し、処理部２０におい
て誤差発生要因の判断を行い、その結果に基づいてマス
ク部１２で補正を行い、補正の必要がなければ組立部１
５へと進む。
【００２０】なお、この場合の誤差値とは各工程が有す
る固有の不確定数値である実力値と設計値との差であ
り、また、誤差発生要因とは各工程における、温度、処
理時間等の作業パラメータを言い、プロセス工程におけ
る誤差発生要因の大きなものは配線層の幅及び膜厚が挙
げられ、配線層の幅が狭すぎたり、或いは、膜厚が薄す
ぎたりすると高抵抗になって信号の遅延が大きくなる。
る固有の不確定数値である実力値と設計値との差であ
り、また、誤差発生要因とは各工程における、温度、処
理時間等の作業パラメータを言い、プロセス工程におけ
る誤差発生要因の大きなものは配線層の幅及び膜厚が挙
げられ、配線層の幅が狭すぎたり、或いは、膜厚が薄す
ぎたりすると高抵抗になって信号の遅延が大きくなる。
【００２１】この組立部１５において、ＩＣ等の半導体
デバイスのダイボンディング及びパッケージングを行っ
たのち、経路を経て試験部１４でパッケージング後の
試験測定を行い、監視部ｃ１８において組立工程で発生
する誤差値及び誤差発生要因の随時監視を行い、データ
ベース部１９においてその情報をデータベース化し、処
理部２０において誤差発生要因の判断を行い、その結果
に基づいてマスク部１２で補正を行い、補正の必要がな
ければ全工程において問題がないと判断して、製品管理
者による実力値評価を待つことなく、製品の量産を開始
して出荷を行う。
デバイスのダイボンディング及びパッケージングを行っ
たのち、経路を経て試験部１４でパッケージング後の
試験測定を行い、監視部ｃ１８において組立工程で発生
する誤差値及び誤差発生要因の随時監視を行い、データ
ベース部１９においてその情報をデータベース化し、処
理部２０において誤差発生要因の判断を行い、その結果
に基づいてマスク部１２で補正を行い、補正の必要がな
ければ全工程において問題がないと判断して、製品管理
者による実力値評価を待つことなく、製品の量産を開始
して出荷を行う。
【００２２】なお、組立工程における誤差発生要因の大
きなものは、ダイボンディング時のチップの反りが挙げ
られ、チップの反りの方向によって配線層の幅が伸縮し
てデバイスの電気的特性に影響を与えるので、必要に応
じてマスク補正を行うものである。
きなものは、ダイボンディング時のチップの反りが挙げ
られ、チップの反りの方向によって配線層の幅が伸縮し
てデバイスの電気的特性に影響を与えるので、必要に応
じてマスク補正を行うものである。
【００２３】図２参照 この様なマスク補正による自動補正方法は、製造ライン
毎にも行うものであり、特定の製造ライン、例えば、製
造ラインａにおいて製造したデバイスにエラーが発生し
た場合に、製造ラインａにおいて用いているマスクの設
計値を補正して新たなマスクを製造し、この補正したマ
スクを用いて製造ラインａでの製造を開始する。なお、
他の製造ラインｂ〜ｄ等においても、何らかのエラーが
発生した場合には、同様の補正を行う。
毎にも行うものであり、特定の製造ライン、例えば、製
造ラインａにおいて製造したデバイスにエラーが発生し
た場合に、製造ラインａにおいて用いているマスクの設
計値を補正して新たなマスクを製造し、この補正したマ
スクを用いて製造ラインａでの製造を開始する。なお、
他の製造ラインｂ〜ｄ等においても、何らかのエラーが
発生した場合には、同様の補正を行う。
【００２４】このような製造ライン毎の監視・補正を行
うことにより、特定の製造ラインにおいて用いている製
造装置に固有のバラツキをマスク補正によって補償する
ことができるので、各製造ラインに固有のバラツキを予
め問題にすることなく、空いている製造ラインを無差別
に使用することができる。
うことにより、特定の製造ラインにおいて用いている製
造装置に固有のバラツキをマスク補正によって補償する
ことができるので、各製造ラインに固有のバラツキを予
め問題にすることなく、空いている製造ラインを無差別
に使用することができる。
【００２５】また、このような補正システムを用いるこ
とによって、同一の入図データに基づいて、異なった特
性を有する各種の半導体装置を製造することができる。
即ち、半導体装置における動作速度、例えば、ＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）のアク
セス速度はクリティカルパス等の配線層幅に依存するの
で、本発明のマスク補正方法を用いて処理部２０にパタ
ーン変換指示を任意に変更する手段を設けることによっ
て異なったアクセス速度を有する複数種のＤＲＡＭを製
造することができる。
とによって、同一の入図データに基づいて、異なった特
性を有する各種の半導体装置を製造することができる。
即ち、半導体装置における動作速度、例えば、ＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）のアク
セス速度はクリティカルパス等の配線層幅に依存するの
で、本発明のマスク補正方法を用いて処理部２０にパタ
ーン変換指示を任意に変更する手段を設けることによっ
て異なったアクセス速度を有する複数種のＤＲＡＭを製
造することができる。
【００２６】次に、図３乃至図５を参照して、本発明の
第１の実施例のマスク補正方法の詳細を説明する。 図３及び図４参照 まず、製品管理者は、設計部１１において図４に示すよ
うにこれまでの設計図形データ２３を、設計図形データ
本体２４とクリティカルパス用図形データ２５に分解し
て夫々の図形データ２４，２５を作成する。
第１の実施例のマスク補正方法の詳細を説明する。 図３及び図４参照 まず、製品管理者は、設計部１１において図４に示すよ
うにこれまでの設計図形データ２３を、設計図形データ
本体２４とクリティカルパス用図形データ２５に分解し
て夫々の図形データ２４，２５を作成する。
【００２７】次いで、マスク部１２において夫々の図形
データ２４，２５に基づいてパターン変換を行い、変換
したパターンに基づいてマスク製造を行う。次いで、プ
ロセス部１３においてデバイスを製造して、試験部１４
において図においてＡで示すチップカット前の電気的試
験を行う。
データ２４，２５に基づいてパターン変換を行い、変換
したパターンに基づいてマスク製造を行う。次いで、プ
ロセス部１３においてデバイスを製造して、試験部１４
において図においてＡで示すチップカット前の電気的試
験を行う。
【００２８】図５（ａ）参照 この試験部１４における試験は、例えば、１乃至４の試
験項目について行なうもので、例えば、１．ＶＤＨＬ１
はＶCCを４Ｖの低電圧に設定した場合に、得られる出力
の期待する速度が遅いものの試験であり、正常動作であ
ればＨｉ−Ｌｅｖｅｌ（１．２５Ｖ）を出力するもので
ある。
験項目について行なうもので、例えば、１．ＶＤＨＬ１
はＶCCを４Ｖの低電圧に設定した場合に、得られる出力
の期待する速度が遅いものの試験であり、正常動作であ
ればＨｉ−Ｌｅｖｅｌ（１．２５Ｖ）を出力するもので
ある。
【００２９】また、２．ＶＤＨＬ２はＶCCを４Ｖの低電
圧に設定した場合に、得られる出力の期待する速度が早
いものの試験であり、正常動作であればＨｉ−Ｌｅｖｅ
ｌ（１．２５Ｖ）を出力するものであり、３．ＶＤＨＨ
１はＶCCを６Ｖの高電圧に設定した場合に、得られる出
力の期待する速度が遅いものの試験であり、正常動作で
あればＨｉ−Ｌｅｖｅｌ（１．２５Ｖ）を出力するもの
であり、さらに、４．ＶＤＨＨ２はＶCCを６Ｖの高電圧
に設定した場合に、得られる出力の期待する速度が早い
ものの試験であり、正常動作であればＨｉ−Ｌｅｖｅｌ
（１．２５Ｖ）を出力するものである。
圧に設定した場合に、得られる出力の期待する速度が早
いものの試験であり、正常動作であればＨｉ−Ｌｅｖｅ
ｌ（１．２５Ｖ）を出力するものであり、３．ＶＤＨＨ
１はＶCCを６Ｖの高電圧に設定した場合に、得られる出
力の期待する速度が遅いものの試験であり、正常動作で
あればＨｉ−Ｌｅｖｅｌ（１．２５Ｖ）を出力するもの
であり、さらに、４．ＶＤＨＨ２はＶCCを６Ｖの高電圧
に設定した場合に、得られる出力の期待する速度が早い
ものの試験であり、正常動作であればＨｉ−Ｌｅｖｅｌ
（１．２５Ｖ）を出力するものである。
【００３０】試験の結果、３のＶＤＨＨ１においてＬｏ
ｗ−Ｌｅｖｅｌ（０．２２Ｖ）が出力され、正常動作を
していないので、エラー（ＥＲＲ）と判断する。
ｗ−Ｌｅｖｅｌ（０．２２Ｖ）が出力され、正常動作を
していないので、エラー（ＥＲＲ）と判断する。
【００３１】図５（ｂ）参照 この試験結果を監視部ｂ１７において、図４においてＢ
で示すように各製造工程が有する固有のバラツキによる
不良データ及びその分布状況を検索し、例えば、３のＶ
ＤＨＨ１の試験項目におけるエラーの発生はゲート幅が
狭い側で生じているという検索結果を得る。
で示すように各製造工程が有する固有のバラツキによる
不良データ及びその分布状況を検索し、例えば、３のＶ
ＤＨＨ１の試験項目におけるエラーの発生はゲート幅が
狭い側で生じているという検索結果を得る。
【００３２】図５（ｃ）参照 次いで、データベース部１９において不良データとその
分布状況の検索結果をデータベース化し、図４において
Ｃで示すように、このデータベース情報を基にして処理
部２０において各製造工程が有する固有のバラツキを各
製造工程毎に蓄積し、統計処理した統計分析データに基
づいて予測診断を行い、特定のゲート幅、即ち、デバイ
ス特性を規定するクリティカルパスの配線幅を、例え
ば、０．８μｍから１．０μｍに拡張すれば良いと判断
して、その旨の指示をマスク部１２に行う。
分布状況の検索結果をデータベース化し、図４において
Ｃで示すように、このデータベース情報を基にして処理
部２０において各製造工程が有する固有のバラツキを各
製造工程毎に蓄積し、統計処理した統計分析データに基
づいて予測診断を行い、特定のゲート幅、即ち、デバイ
ス特性を規定するクリティカルパスの配線幅を、例え
ば、０．８μｍから１．０μｍに拡張すれば良いと判断
して、その旨の指示をマスク部１２に行う。
【００３３】図５（ｄ）参照 次いで、図４においてＤで示すように、マスク部１２に
おいては、処理部２０からの指示に基づいて、クリティ
カルパスのデータを、例えば、ＰＯＬＹ（＋１．０）の
ように補正して、この補正データに基づいて新たなマス
クを製造し、プロセス部１３→試験部１４→監視部１７
ｂ→データベース部１９→処理部２０の工程を繰り返し
て誤差値を収束させ、試験部１４においてエラーが発生
していないと判定した場合には、次の工程、例えば、組
立部１５に進む。
おいては、処理部２０からの指示に基づいて、クリティ
カルパスのデータを、例えば、ＰＯＬＹ（＋１．０）の
ように補正して、この補正データに基づいて新たなマス
クを製造し、プロセス部１３→試験部１４→監視部１７
ｂ→データベース部１９→処理部２０の工程を繰り返し
て誤差値を収束させ、試験部１４においてエラーが発生
していないと判定した場合には、次の工程、例えば、組
立部１５に進む。
【００３４】このように、各製造工程におけるバラツキ
をクリティカルパスのマスク補正のみで行うことにより
高精度の補正を簡潔に行うことができるので、平均的な
品種の製品においてＴＡＴが１．５ヶ月程度と従来のＴ
ＡＴを大幅に短縮することができる。
をクリティカルパスのマスク補正のみで行うことにより
高精度の補正を簡潔に行うことができるので、平均的な
品種の製品においてＴＡＴが１．５ヶ月程度と従来のＴ
ＡＴを大幅に短縮することができる。
【００３５】次に、再び図１及び図２を参照して試験結
果に基づいてプロセスデータを補正する本発明の第２の
実施例の概略的フローを説明する。 図１参照 この第２の実施例の基本部分は第１の実施例と同様であ
るが、主要な相違は図において破線で示す恒久対策にあ
るものである。即ち、第１の実施例においては、エラー
の発生をマスク補正、特に、クリティカルパスに関する
マスク補正で修正していたのに対して、第２の実施例
は、監視部１６〜１８による判定結果を処理部２０を介
してプロセス部１３或いは組立部１５にフィードバック
してプロセス工程の補正、或いは、組立工程の補正、即
ち、プロセスデータの補正によってエラーを修正するも
のである。
果に基づいてプロセスデータを補正する本発明の第２の
実施例の概略的フローを説明する。 図１参照 この第２の実施例の基本部分は第１の実施例と同様であ
るが、主要な相違は図において破線で示す恒久対策にあ
るものである。即ち、第１の実施例においては、エラー
の発生をマスク補正、特に、クリティカルパスに関する
マスク補正で修正していたのに対して、第２の実施例
は、監視部１６〜１８による判定結果を処理部２０を介
してプロセス部１３或いは組立部１５にフィードバック
してプロセス工程の補正、或いは、組立工程の補正、即
ち、プロセスデータの補正によってエラーを修正するも
のである。
【００３６】図２参照 また、このようなプロセスデータの補正による修正も、
各製造ライン毎に行うものであり、各製造ラインにおい
て用いている製造装置に固有のバラツキをプロセスデー
タを補正することにより、恒久的に補正するものであ
る。
各製造ライン毎に行うものであり、各製造ラインにおい
て用いている製造装置に固有のバラツキをプロセスデー
タを補正することにより、恒久的に補正するものであ
る。
【００３７】次に、図６及び図７を参照して、本発明の
第２の実施例におけるプロセス補正方法の詳細を説明す
る。 図６参照 まず、設計部１１において製品管理者によって入図され
た図形データに基づいて、マスク部１２においてパター
ン変換を行い、変換したパターンに基づいてマスク製造
を行ったのち、プロセス部１３においてデバイスを製造
して、図においてＡで示す試験部１４におけるチップカ
ット前の電気的試験を行う。
第２の実施例におけるプロセス補正方法の詳細を説明す
る。 図６参照 まず、設計部１１において製品管理者によって入図され
た図形データに基づいて、マスク部１２においてパター
ン変換を行い、変換したパターンに基づいてマスク製造
を行ったのち、プロセス部１３においてデバイスを製造
して、図においてＡで示す試験部１４におけるチップカ
ット前の電気的試験を行う。
【００３８】図７（ａ）参照 この試験部１４において、例えば、図５（ａ）に示した
第１の実施例と全く同様の１乃至４の試験項目について
試験を行い、試験の結果、第１の実施例と同様に３のＶ
ＤＨＨ１においてＬｏｗ−Ｌｅｖｅｌ（０．２２Ｖ）が
出力されたとして、この３の試験項目でエラーが発生し
たと判断する。
第１の実施例と全く同様の１乃至４の試験項目について
試験を行い、試験の結果、第１の実施例と同様に３のＶ
ＤＨＨ１においてＬｏｗ−Ｌｅｖｅｌ（０．２２Ｖ）が
出力されたとして、この３の試験項目でエラーが発生し
たと判断する。
【００３９】図７（ｂ）参照 この試験結果を監視部ｂ１７において、図６においてＢ
で示すように各製造工程が有する固有のバラツキによる
不良データ及びその分布状況を検索し、例えば、３のＶ
ＤＨＨ１の試験項目におけるエラーの発生はゲートの膜
厚が厚い側で発生しているという検索結果を得る。
で示すように各製造工程が有する固有のバラツキによる
不良データ及びその分布状況を検索し、例えば、３のＶ
ＤＨＨ１の試験項目におけるエラーの発生はゲートの膜
厚が厚い側で発生しているという検索結果を得る。
【００４０】図７（ｃ）及び（ｄ）参照 次いで、データベース部１９において不良データとその
分布状況をデータベース化し、図６においてＣで示すよ
うに、このデータベース情報を基にして処理部２０にお
いて各製造工程が有する固有のバラツキを各製造工程毎
に蓄積し、統計処理した統計分析データに基づいて予測
診断を行い、処理部２０において図７（ｃ）にその一部
を示すプロセス過程管理テーブルにおける、例えば、プ
ロセスデータ２８０の「ゲートポリ成長１７ｍｉｎ」に
問題があるとして、プロセスデータ２８０を「ゲートポ
リ成長２０ｍｉｎ」に補正する。
分布状況をデータベース化し、図６においてＣで示すよ
うに、このデータベース情報を基にして処理部２０にお
いて各製造工程が有する固有のバラツキを各製造工程毎
に蓄積し、統計処理した統計分析データに基づいて予測
診断を行い、処理部２０において図７（ｃ）にその一部
を示すプロセス過程管理テーブルにおける、例えば、プ
ロセスデータ２８０の「ゲートポリ成長１７ｍｉｎ」に
問題があるとして、プロセスデータ２８０を「ゲートポ
リ成長２０ｍｉｎ」に補正する。
【００４１】図７（ｅ）参照 次いで、図６においてＤで示すように、処理部２０によ
るプロセスデータ２８０の補正指示に基づいて、プロセ
ス部１３において多結晶シリコン配線層を堆積する時間
を１７分から２０分に延長して、多結晶シリコン配線層
の膜厚を厚くする。
るプロセスデータ２８０の補正指示に基づいて、プロセ
ス部１３において多結晶シリコン配線層を堆積する時間
を１７分から２０分に延長して、多結晶シリコン配線層
の膜厚を厚くする。
【００４２】図６参照 次いで、その結果を図１の経路に相当する経路によっ
て、監視部ａ１６において多結晶シリコン配線層の膜厚
の試験及び監視を行って、再設計した通りの膜厚の多結
晶シリコン配線層が得られているかを監視し、設計した
膜厚が得られていると判断した場合には、次の工程、例
えば、組立工程に進む。
て、監視部ａ１６において多結晶シリコン配線層の膜厚
の試験及び監視を行って、再設計した通りの膜厚の多結
晶シリコン配線層が得られているかを監視し、設計した
膜厚が得られていると判断した場合には、次の工程、例
えば、組立工程に進む。
【００４３】この場合には、各製造工程におけるバラツ
キをプロセスデータを変更してプロセスを恒久補正する
ので、マスク補正を行わずに高精度の補正を簡潔に行う
ことができ、平均的な製品品種においてＴＡＴが１．５
ヶ月等と従来のＴＡＴを大幅に短縮することができる。
キをプロセスデータを変更してプロセスを恒久補正する
ので、マスク補正を行わずに高精度の補正を簡潔に行う
ことができ、平均的な製品品種においてＴＡＴが１．５
ヶ月等と従来のＴＡＴを大幅に短縮することができる。
【００４４】
【発明の効果】本発明によれば、従来のように製品をア
ウトプットして製品管理者による製品実力評価を待つこ
となく、各製造工程内での部分的なマスク補正、或い
は、プロセスデータ補正を行うことにより短期間で製品
の品質補正を行うので高精度の生産ラインを構築するこ
とができ、新製品の納期の短縮化に寄与するところが大
きい。
ウトプットして製品管理者による製品実力評価を待つこ
となく、各製造工程内での部分的なマスク補正、或い
は、プロセスデータ補正を行うことにより短期間で製品
の品質補正を行うので高精度の生産ラインを構築するこ
とができ、新製品の納期の短縮化に寄与するところが大
きい。
【図１】本発明の第１及び第２の実施例の概略的フロー
の説明図である。
の説明図である。
【図２】本発明の第１及び第２の実施例における製造ラ
イン毎の補正方法の説明図である。
イン毎の補正方法の説明図である。
【図３】本発明の第１の実施例におけるマスク補正方法
の説明図である。
の説明図である。
【図４】本発明の第１の実施例におけるクリティカルパ
ス用図形データの説明図である。
ス用図形データの説明図である。
【図５】本発明の第１の実施例の各部における作業内容
の説明図である。
の説明図である。
【図６】本発明の第２の実施例におけるプロセス補正方
法の説明図である。
法の説明図である。
【図７】本発明の第２の実施例の各部における作業内容
の説明図である。
の説明図である。
１１ 設計部 １２ マスク部 １３ プロセス部 １４ 試験部 １５ 組立部 １６ 監視部ａ １７ 監視部ｂ １８ 監視部ｃ １９ データベース部 ２０ 処理部 ２１ 製造ライン ２２ 監視部 ２３ 設計図形データ ２４ 設計図形データ本体 ２５ クリティカルパス用図形データ
Claims (4)
- 【請求項１】 製造工程のバラツキを前記製造工程毎の
試験によって監視し、前記製造工程におけるバラツキを
配線層パターンのマスクを補正することによって修正す
る際に、前記配線層パターンをクリティカルパスに関す
る図形データとその他の図形データとに分けて補正する
ことを特徴とする半導体製造工程における品質補正方
法。 - 【請求項２】 上記クリティカルパスの幅を調整するこ
とにより製品品種を拡大する手段を設けたことを特徴と
する請求項１記載の半導体製造工程における品質補正方
法。 - 【請求項３】 上記製造工程が有する固有のバラツキ
を、前記製造工程毎に蓄積し、統計分析から予測診断を
行って補正を行うことを特徴とする請求項１記載の半導
体製造工程における品質補正方法。 - 【請求項４】 製造工程のバラツキを、前記製造工程毎
の試験によって監視し、前記製造工程におけるバラツキ
を前記製造工程のプロセスを変更することによって補正
することを特徴とする半導体製造工程における品質補正
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7213161A JPH0964187A (ja) | 1995-08-22 | 1995-08-22 | 半導体製造工程における品質補正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7213161A JPH0964187A (ja) | 1995-08-22 | 1995-08-22 | 半導体製造工程における品質補正方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964187A true JPH0964187A (ja) | 1997-03-07 |
Family
ID=16634582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7213161A Withdrawn JPH0964187A (ja) | 1995-08-22 | 1995-08-22 | 半導体製造工程における品質補正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964187A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720214B2 (en) | 2000-07-12 | 2004-04-13 | Seiko Epson Corporation | Method for manufacturing semiconductor integrated circuit |
| US7735053B2 (en) | 2006-06-29 | 2010-06-08 | Sharp Kabushiki Kaisha | Correction method and correction system for design data or mask data, validation method and validation system for design data or mask data, yield estimation method for semiconductor integrated circuit, method for improving design rule, mask production method, and semiconductor integrated circuit production method |
| US8789002B2 (en) | 2007-12-26 | 2014-07-22 | Fujitsu Semiconductor Limited | Method for manufacturing semiconductor device on the basis of changed design layout data |
| CN115563918A (zh) * | 2022-09-30 | 2023-01-03 | 东方晶源微电子科技（北京）有限公司 | 一种掩模优化方法及存储介质 |
-
1995
- 1995-08-22 JP JP7213161A patent/JPH0964187A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720214B2 (en) | 2000-07-12 | 2004-04-13 | Seiko Epson Corporation | Method for manufacturing semiconductor integrated circuit |
| US7735053B2 (en) | 2006-06-29 | 2010-06-08 | Sharp Kabushiki Kaisha | Correction method and correction system for design data or mask data, validation method and validation system for design data or mask data, yield estimation method for semiconductor integrated circuit, method for improving design rule, mask production method, and semiconductor integrated circuit production method |
| US8789002B2 (en) | 2007-12-26 | 2014-07-22 | Fujitsu Semiconductor Limited | Method for manufacturing semiconductor device on the basis of changed design layout data |
| CN115563918A (zh) * | 2022-09-30 | 2023-01-03 | 东方晶源微电子科技（北京）有限公司 | 一种掩模优化方法及存储介质 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |