JPH0964196A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0964196A JPH0964196A JP7210342A JP21034295A JPH0964196A JP H0964196 A JPH0964196 A JP H0964196A JP 7210342 A JP7210342 A JP 7210342A JP 21034295 A JP21034295 A JP 21034295A JP H0964196 A JPH0964196 A JP H0964196A
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- Japan
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- semiconductor device
- main surface
- semiconductor substrate
- insulating film
- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 高い電流ゲインを保ったまま、電源動作範囲
を拡大した新規なＭＩＳＦＥＴ構造を得る。 【解決手段】 半導体基板主面に形成したドレイン領域
及びソース領域と、半導体基板主面にゲート絶縁膜を介
して形成したゲート電極によって構成された半導体装置
であって、前記ゲート電極と半導体基板主面チャネル領
域とを電気的に導通させる導通部を前記ゲート絶縁膜の
一部に設けることによって、ＦＥＴとバイポーラトラン
ジスタの動作モードを併せもったＦＥＴを形成する。
を拡大した新規なＭＩＳＦＥＴ構造を得る。 【解決手段】 半導体基板主面に形成したドレイン領域
及びソース領域と、半導体基板主面にゲート絶縁膜を介
して形成したゲート電極によって構成された半導体装置
であって、前記ゲート電極と半導体基板主面チャネル領
域とを電気的に導通させる導通部を前記ゲート絶縁膜の
一部に設けることによって、ＦＥＴとバイポーラトラン
ジスタの動作モードを併せもったＦＥＴを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ＭＩＳＦＥＴの新規なデバイス構造に関する
ものである。
し、特に、ＭＩＳＦＥＴの新規なデバイス構造に関する
ものである。
【０００２】
【従来の技術】半導体集積回路装置は、微細加工技術の
進歩に伴うデバイス構造の縮小によって、高集積化、軽
量化或いは小型化がなされるとともに、デバイス構造の
縮小による配線長の短縮或いは作動電流の低減によって
もたらされる高速化、低電力化等の特性の改善もなされ
てきた。しかしながら、デバイス構造の縮小に伴う特性
の改善が次第にゆるやかなものとなってきており、この
傾向はチャネル長がサブミクロンからサブサブミクロン
の領域のショートチャネルＭＩＳ（Metal Insulator Se
miconductor）ＦＥＴ（Field Effect Transistor）で顕
著なものとなっている。
進歩に伴うデバイス構造の縮小によって、高集積化、軽
量化或いは小型化がなされるとともに、デバイス構造の
縮小による配線長の短縮或いは作動電流の低減によって
もたらされる高速化、低電力化等の特性の改善もなされ
てきた。しかしながら、デバイス構造の縮小に伴う特性
の改善が次第にゆるやかなものとなってきており、この
傾向はチャネル長がサブミクロンからサブサブミクロン
の領域のショートチャネルＭＩＳ（Metal Insulator Se
miconductor）ＦＥＴ（Field Effect Transistor）で顕
著なものとなっている。
【０００３】このため大幅な特性の改善が必要な場合に
は、バイポーラトランジスタとＣＭＯＳ（Complementar
y Metal Oxide Silicon）型のＦＥＴを組み合わせたＢ
ｉＣＭＯＳ型の半導体装置の採用等が行なわれている。
は、バイポーラトランジスタとＣＭＯＳ（Complementar
y Metal Oxide Silicon）型のＦＥＴを組み合わせたＢ
ｉＣＭＯＳ型の半導体装置の採用等が行なわれている。
【０００４】また、新たなデバイス構造として、Ｓ．Ｖ
ｅｒｄｏｎｃｋｔ‐Ｖａｎｄｅｒｂｒｏｅｋ他によっ
て、ＭＯＳＦＥＴ構造によるラテラルバイポーラトラン
ジスタが提案されており、例えば、IEEE Trans. Electr
o Devices Vol.38,P.2487-24951991年、IEEE Trans Ele
ctro Device Lett. Vol.13,P.312-313 1992年に開示さ
れている。
ｅｒｄｏｎｃｋｔ‐Ｖａｎｄｅｒｂｒｏｅｋ他によっ
て、ＭＯＳＦＥＴ構造によるラテラルバイポーラトラン
ジスタが提案されており、例えば、IEEE Trans. Electr
o Devices Vol.38,P.2487-24951991年、IEEE Trans Ele
ctro Device Lett. Vol.13,P.312-313 1992年に開示さ
れている。
【０００５】
【発明が解決しようとする課題】しかしながら、ＢｉＣ
ＭＯＳ型の半導体装置では、半導体基板に素子を形成す
るウエハプロセスにて、バイポーラトランジスタとＦＥ
Ｔとで工程を別々に行なう必要のあるプロセスがあるた
め、プロセスが複雑になり生産効率が低下する或いは生
産に要する費用が上昇する等の問題がある。
ＭＯＳ型の半導体装置では、半導体基板に素子を形成す
るウエハプロセスにて、バイポーラトランジスタとＦＥ
Ｔとで工程を別々に行なう必要のあるプロセスがあるた
め、プロセスが複雑になり生産効率が低下する或いは生
産に要する費用が上昇する等の問題がある。
【０００６】また、前記ＭＯＳＦＥＴ構造によるラテラ
ルバイポーラトランジスタについては、報告されたデバ
イスでは、外観上はＭＯＳＦＥＴ構造のようであるが、
基本的にはバイポーラモードで作動している。その結
果、デバイスはゲート（ベース）電圧がベース‐エミッ
タダイオードのＶｆ（≒０．７Ｖ）以下でしか作動しな
いという問題がある。
ルバイポーラトランジスタについては、報告されたデバ
イスでは、外観上はＭＯＳＦＥＴ構造のようであるが、
基本的にはバイポーラモードで作動している。その結
果、デバイスはゲート（ベース）電圧がベース‐エミッ
タダイオードのＶｆ（≒０．７Ｖ）以下でしか作動しな
いという問題がある。
【０００７】本発明の課題は、前述した問題を解決し、
単純な特性改善に留まらず、高い電流ゲインを保ったま
ま、電源動作範囲を拡大した新規なＭＩＳＦＥＴ構造を
得ることが可能な技術を提供することにある。
単純な特性改善に留まらず、高い電流ゲインを保ったま
ま、電源動作範囲を拡大した新規なＭＩＳＦＥＴ構造を
得ることが可能な技術を提供することにある。
【０００８】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１０】半導体基板主面に形成したドレイン領域及
びソース領域と、半導体基板主面にゲート絶縁膜を介し
て形成したゲート電極とによって構成された半導体装置
であって、前記ゲート電極と半導体基板主面チャネル領
域とを電気的に導通させる導通部を前記ゲート絶縁膜の
一部に設けることによって、ＦＥＴとバイポーラトラン
ジスタの動作モードを併せもったＦＥＴを形成し、これ
をＢＥＴＡ（BipolarEnhanced Transistor Action）Ｍ
ＯＳＦＥＴ（以下、β‐ＭＯＳともいう）と呼称する。
びソース領域と、半導体基板主面にゲート絶縁膜を介し
て形成したゲート電極とによって構成された半導体装置
であって、前記ゲート電極と半導体基板主面チャネル領
域とを電気的に導通させる導通部を前記ゲート絶縁膜の
一部に設けることによって、ＦＥＴとバイポーラトラン
ジスタの動作モードを併せもったＦＥＴを形成し、これ
をＢＥＴＡ（BipolarEnhanced Transistor Action）Ｍ
ＯＳＦＥＴ（以下、β‐ＭＯＳともいう）と呼称する。
【００１１】以下、本発明の実施の形態を説明する。
【００１２】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００１３】
【発明の実施の形態】図１は本発明の一実施の形態であ
る半導体装置の要部を切断して示す斜視図であり、図２
は図１中のＡ‐Ａ線に沿った縦断面図、図３は図１中の
Ｂ‐Ｂ線に沿った縦断面図である。
る半導体装置の要部を切断して示す斜視図であり、図２
は図１中のＡ‐Ａ線に沿った縦断面図、図３は図１中の
Ｂ‐Ｂ線に沿った縦断面図である。
【００１４】図中、１はｎ型単結晶シリコンからなる半
導体基板であり、２は素子形成領域を規定するフィール
ド絶縁膜であり、３は半導体基板主面内に形成されたｐ
型のソース領域及びドレイン領域である。４はソース領
域３及びドレイン領域３を隔てる半導体基板１主面のチ
ャネル領域上にゲート絶縁膜５を介して設けられたゲー
ト電極であり、ｎ＋型の多結晶シリコン膜４ａとタング
ステンシリサイド膜４ｂとを積層したポリサイド構成と
なっている。なお、図２及び図３中では、空乏層の状態
を破線にて示してある。
導体基板であり、２は素子形成領域を規定するフィール
ド絶縁膜であり、３は半導体基板主面内に形成されたｐ
型のソース領域及びドレイン領域である。４はソース領
域３及びドレイン領域３を隔てる半導体基板１主面のチ
ャネル領域上にゲート絶縁膜５を介して設けられたゲー
ト電極であり、ｎ＋型の多結晶シリコン膜４ａとタング
ステンシリサイド膜４ｂとを積層したポリサイド構成と
なっている。なお、図２及び図３中では、空乏層の状態
を破線にて示してある。
【００１５】ドレイン領域３及びソース領域３の接合深
さは０．２５μｍであり、拡散によって夫々ゲート電極
４の下に０．２μｍ回り込んでいる。ゲート長は１．３
μｍ、ゲート絶縁膜５の厚さは９０Åであり、本実施の
形態では、ゲート電極４の中央に位置するゲート絶縁膜
５に０．４μｍ角の導通部６を設け、この導通部６によ
って、ゲート電極４と半導体基板１主面チャネル領域と
を電気的に導通させてある。導通部６として、図１乃至
図３に示す半導体装置（以下、Ｂタイプという）ではゲ
ート絶縁膜５を貫通する孔を設けたが、他に図４に示す
半導体装置（以下、Ａタイプという）ではゲート絶縁膜
５を部分的に１５Å乃至３０Åに薄くしたトンネルバリ
アを形成した。Ｂタイプと比較した場合に、Ａタイプで
は、β‐ＭＯＳとしての特性は弱まるが、ゲート電極４
からのリーク電流の減少と、薄い絶縁膜を残すことによ
って半導体基板１主面とゲート電極４とが導電型の異な
る場合への適用が可能となることとが利点となる。
さは０．２５μｍであり、拡散によって夫々ゲート電極
４の下に０．２μｍ回り込んでいる。ゲート長は１．３
μｍ、ゲート絶縁膜５の厚さは９０Åであり、本実施の
形態では、ゲート電極４の中央に位置するゲート絶縁膜
５に０．４μｍ角の導通部６を設け、この導通部６によ
って、ゲート電極４と半導体基板１主面チャネル領域と
を電気的に導通させてある。導通部６として、図１乃至
図３に示す半導体装置（以下、Ｂタイプという）ではゲ
ート絶縁膜５を貫通する孔を設けたが、他に図４に示す
半導体装置（以下、Ａタイプという）ではゲート絶縁膜
５を部分的に１５Å乃至３０Åに薄くしたトンネルバリ
アを形成した。Ｂタイプと比較した場合に、Ａタイプで
は、β‐ＭＯＳとしての特性は弱まるが、ゲート電極４
からのリーク電流の減少と、薄い絶縁膜を残すことによ
って半導体基板１主面とゲート電極４とが導電型の異な
る場合への適用が可能となることとが利点となる。
【００１６】次に、このような半導体装置について、図
５乃至図７に示す実験データを基にその特性を述べる。
５乃至図７に示す実験データを基にその特性を述べる。
【００１７】図５は、ゲート電圧Ｖｇの変化によるゲー
ト電流ＩGの変化をＡタイプ、Ｂタイプ、ＩＳＢ（ラテ
ラルベース接合トランジスタ）について調べたものであ
り、Ａタイプ、Ｂタイプ、ＩＳＢ（破線にて示す）の順
に作動範囲が狭く、Ｂタイプはゲート電圧最大−２Ｖま
で、薄いトンネルバリアをもつＡタイプはより高い−４
Ｖまで作動電圧が拡張されており、ＩＳＢでは０．７５
Ｖとなっている。
ト電流ＩGの変化をＡタイプ、Ｂタイプ、ＩＳＢ（ラテ
ラルベース接合トランジスタ）について調べたものであ
り、Ａタイプ、Ｂタイプ、ＩＳＢ（破線にて示す）の順
に作動範囲が狭く、Ｂタイプはゲート電圧最大−２Ｖま
で、薄いトンネルバリアをもつＡタイプはより高い−４
Ｖまで作動電圧が拡張されており、ＩＳＢでは０．７５
Ｖとなっている。
【００１８】これは、寄生ラテラルバイポーラトランジ
スタのベース抵抗即ちゲート電極‐基板間の抵抗をゲー
ト電圧による電場が制御することによって、作動電圧が
拡張され、高ゲートバイアス時にゲートリーク電流が急
激に増加するのを緩和しているものと考えられる。
スタのベース抵抗即ちゲート電極‐基板間の抵抗をゲー
ト電圧による電場が制御することによって、作動電圧が
拡張され、高ゲートバイアス時にゲートリーク電流が急
激に増加するのを緩和しているものと考えられる。
【００１９】図６は、ゲート電圧を一定とした場合のド
レイン電圧ＶDSとドレイン電流ＩDとの関係を複数のゲ
ート電圧（−２．０Ｖ〜−０．８Ｖ）について、従来の
ＦＥＴ（ａ）とＢタイプのもの（ｂ）とを比較したもの
であり、横軸にドレイン電圧を縦軸にドレイン電流を示
している。Ｂタイプのものでは、最大飽和ドレイン電流
１００ｍＡ（Ｖｇ＝−１．８Ｖ）が得られ、全般的に高
いドレイン電流が得られている。
レイン電圧ＶDSとドレイン電流ＩDとの関係を複数のゲ
ート電圧（−２．０Ｖ〜−０．８Ｖ）について、従来の
ＦＥＴ（ａ）とＢタイプのもの（ｂ）とを比較したもの
であり、横軸にドレイン電圧を縦軸にドレイン電流を示
している。Ｂタイプのものでは、最大飽和ドレイン電流
１００ｍＡ（Ｖｇ＝−１．８Ｖ）が得られ、全般的に高
いドレイン電流が得られている。
【００２０】図７は、本発明のＢタイプのものについ
て、ドレイン電圧を一定とした場合のゲート電圧と相互
コンダクタンスｇmとの関係を複数のドレイン電圧（−
５Ｖ，−３Ｖ，−１Ｖ）について示し、横軸にゲート電
圧を縦軸に相互コンダクタンスを示している。
て、ドレイン電圧を一定とした場合のゲート電圧と相互
コンダクタンスｇmとの関係を複数のドレイン電圧（−
５Ｖ，−３Ｖ，−１Ｖ）について示し、横軸にゲート電
圧を縦軸に相互コンダクタンスを示している。
【００２１】相互コンダクタンスに関して、Ｂタイプの
ものは、Ｖｄｓ＝−５Ｖにて最大３２５ｍＳ／ｍｍを示
し、Ｖｄｓ＝−１Ｖにて１２０ｍＳ／ｍｍの値を示して
おり、これは同一のスレッシュホールド電圧（≒−１
Ｖ）にて従来のＭＯＳ構造のものと比較した場合には略
４倍に近い大幅な改良となっている。
ものは、Ｖｄｓ＝−５Ｖにて最大３２５ｍＳ／ｍｍを示
し、Ｖｄｓ＝−１Ｖにて１２０ｍＳ／ｍｍの値を示して
おり、これは同一のスレッシュホールド電圧（≒−１
Ｖ）にて従来のＭＯＳ構造のものと比較した場合には略
４倍に近い大幅な改良となっている。
【００２２】なお、導通部６については、加工上の問題
から０．４μｍ角としたが、導通部がより小さな、より
微細なデバイスでは、ゲート電流の減少及び電流ゲイン
の増加によって、ゲート電圧範囲が拡大されたより良い
結果が期待できる。
から０．４μｍ角としたが、導通部がより小さな、より
微細なデバイスでは、ゲート電流の減少及び電流ゲイン
の増加によって、ゲート電圧範囲が拡大されたより良い
結果が期待できる。
【００２３】次に図１乃至図３に示す前記Ｂタイプの半
導体装置と略同様の半導体装置の製造方法について図８
乃至図２４を用いて各製造工程毎に説明する。なお、こ
の半導体装置は、ＣＭＯＳ構成になっており、前述の半
導体装置とは異なりドレイン領域及びソース領域がＬＤ
Ｄ（Lightly Doped Drain）構造となっている。
導体装置と略同様の半導体装置の製造方法について図８
乃至図２４を用いて各製造工程毎に説明する。なお、こ
の半導体装置は、ＣＭＯＳ構成になっており、前述の半
導体装置とは異なりドレイン領域及びソース領域がＬＤ
Ｄ（Lightly Doped Drain）構造となっている。
【００２４】先ず、単結晶珪素からなるｎ型半導体ウエ
ハ１ａにｎ型のエピタキシャル層１ｂを成長させた半導
体基板１を用い、この半導体基板１の主面上に酸化珪素
膜７、窒化珪素膜８を順次積層する。酸化珪素膜７は熱
酸化によって１００Åの膜厚に形成し、窒化珪素膜８は
ＣＶＤ法によって１４００Åの膜厚に形成した。ホトリ
ソグラフィ技術によってレジストマスクを形成し９、こ
のレジストマスク９をもちいたエッチングによって窒化
珪素膜８をパターニングする。この状態を図８に示す。
ハ１ａにｎ型のエピタキシャル層１ｂを成長させた半導
体基板１を用い、この半導体基板１の主面上に酸化珪素
膜７、窒化珪素膜８を順次積層する。酸化珪素膜７は熱
酸化によって１００Åの膜厚に形成し、窒化珪素膜８は
ＣＶＤ法によって１４００Åの膜厚に形成した。ホトリ
ソグラフィ技術によってレジストマスクを形成し９、こ
のレジストマスク９をもちいたエッチングによって窒化
珪素膜８をパターニングする。この状態を図８に示す。
【００２５】次に、レジストマスク９を除去した後にパ
ターニングした窒化珪素膜８をマスクとして選択酸化を
行ない酸化珪素膜７を成長させて素子形成領域を規定す
るフィールド絶縁膜３を５００Åの膜厚に形成した後
に、窒化珪素膜８を除去する。更に素子形成領域の酸化
珪素膜７を除去し新たにイオン打込み時の保護膜となる
酸化珪素膜１０を３００Åの膜厚に形成する。この状態
を図９に示す。
ターニングした窒化珪素膜８をマスクとして選択酸化を
行ない酸化珪素膜７を成長させて素子形成領域を規定す
るフィールド絶縁膜３を５００Åの膜厚に形成した後
に、窒化珪素膜８を除去する。更に素子形成領域の酸化
珪素膜７を除去し新たにイオン打込み時の保護膜となる
酸化珪素膜１０を３００Åの膜厚に形成する。この状態
を図９に示す。
【００２６】次に、ホトリソグラフィ技術によってｐ型
のウエルを形成する領域を露出させたレジストマスク１
１を形成し、このレジストマスク１１を用いて２００Ｋ
ｅＶにてボロンを図中破線で示すように１×１０13イオ
ン打込みを行なう。この状態を図１０に示す。
のウエルを形成する領域を露出させたレジストマスク１
１を形成し、このレジストマスク１１を用いて２００Ｋ
ｅＶにてボロンを図中破線で示すように１×１０13イオ
ン打込みを行なう。この状態を図１０に示す。
【００２７】次に、レジストマスク１１を除去し、ホト
リソグラフィ技術によってｎ型のウエルを形成する領域
を露出させたレジストマスク１２を新たに形成し、この
レジストマスク１２を用いて３６０ＫｅＶにてリンを図
中破線で示すように１×１０13イオン打込みを行なう。
この状態を図１１に示す。
リソグラフィ技術によってｎ型のウエルを形成する領域
を露出させたレジストマスク１２を新たに形成し、この
レジストマスク１２を用いて３６０ＫｅＶにてリンを図
中破線で示すように１×１０13イオン打込みを行なう。
この状態を図１１に示す。
【００２８】次に、レジストマスク１２を除去し、１％
の酸素を含んだ窒素ガス雰囲気中にて１００℃、３０分
の熱処理を行なうことによって、イオン打込みしたボロ
ン及びリンを拡散させてｐ型のウエル１３及びｎ型のウ
エル１４を形成する。この状態を図１２に示す。
の酸素を含んだ窒素ガス雰囲気中にて１００℃、３０分
の熱処理を行なうことによって、イオン打込みしたボロ
ン及びリンを拡散させてｐ型のウエル１３及びｎ型のウ
エル１４を形成する。この状態を図１２に示す。
【００２９】次に、素子形成領域の酸化珪素膜１０を除
去し、８５０℃のスチーム酸化によって新たに酸化珪素
からなるゲート絶縁膜５を９０±５Åの膜厚に形成す
る。続いて、ホトリソグラフィ技術によって導通部６と
なる領域を露出させたレジストマスク１５を形成し、こ
のレジストマスク１５を用いて酸化珪素をエッチング除
去し前記領域の半導体基板１主面を露出させる。この状
態を図１３に示す。
去し、８５０℃のスチーム酸化によって新たに酸化珪素
からなるゲート絶縁膜５を９０±５Åの膜厚に形成す
る。続いて、ホトリソグラフィ技術によって導通部６と
なる領域を露出させたレジストマスク１５を形成し、こ
のレジストマスク１５を用いて酸化珪素をエッチング除
去し前記領域の半導体基板１主面を露出させる。この状
態を図１３に示す。
【００３０】次に、ゲート電極４を構成する多結晶シリ
コン膜４ａを７００Åの膜厚にＣＶＤ法によって全面に
形成した後に、ホトリソグラフィ技術によってｐ型のウ
エル１３を形成した領域を露出させたレジストマスク１
６を形成し、このレジストマスク１６を用いてｐ型ウエ
ル１３部分の多結晶シリコン膜４ａに３０ＫｅＶにてボ
ロンを１×１０16イオン打込みを行なう。この状態を図
１４に示す。
コン膜４ａを７００Åの膜厚にＣＶＤ法によって全面に
形成した後に、ホトリソグラフィ技術によってｐ型のウ
エル１３を形成した領域を露出させたレジストマスク１
６を形成し、このレジストマスク１６を用いてｐ型ウエ
ル１３部分の多結晶シリコン膜４ａに３０ＫｅＶにてボ
ロンを１×１０16イオン打込みを行なう。この状態を図
１４に示す。
【００３１】次に、レジストマスク１６を除去し、ホト
リソグラフィ技術によってｎ型のウエル１４を形成した
領域を露出させたレジストマスク１７を新たに形成し、
このレジストマスク１７を用いてｎ型ウエル１４部分の
多結晶シリコン膜４ａに３０ＫｅＶにてリンを１×１０
16イオン打込みを行なう。この状態を図１５に示す。
リソグラフィ技術によってｎ型のウエル１４を形成した
領域を露出させたレジストマスク１７を新たに形成し、
このレジストマスク１７を用いてｎ型ウエル１４部分の
多結晶シリコン膜４ａに３０ＫｅＶにてリンを１×１０
16イオン打込みを行なう。この状態を図１５に示す。
【００３２】次に、ゲート電極となるタングステンシリ
サイドからなる高融点金属硅化物膜４ｂを８００Åの膜
厚にＣＶＤ法によって全面に形成し、更に酸化珪素膜１
８を１２００Åの膜厚にＣＶＤ法によって全面に形成
し、この後ホトリソグラフィ技術によってゲート電極４
形成用のレジストマスク（図示せず）を形成し、このレ
ジストマスクを用いたエッチングによってゲート電極４
を形成し、レジストマスクを除去する。この状態を図１
６に示す。
サイドからなる高融点金属硅化物膜４ｂを８００Åの膜
厚にＣＶＤ法によって全面に形成し、更に酸化珪素膜１
８を１２００Åの膜厚にＣＶＤ法によって全面に形成
し、この後ホトリソグラフィ技術によってゲート電極４
形成用のレジストマスク（図示せず）を形成し、このレ
ジストマスクを用いたエッチングによってゲート電極４
を形成し、レジストマスクを除去する。この状態を図１
６に示す。
【００３３】次に、ホトリソグラフィ技術によってｐ型
のウエル１３を形成した領域を露出させたレジストマス
ク２０を形成し、このレジストマスク２０とフィールド
絶縁膜２とゲート電極４とをマスクとして用いて５０Ｋ
ｅＶにて半導体基板１主面にリンを３．５×１０13イオ
ン打込みを行ない、ｐ型ウエル１３に形成されるＮ型Ｍ
ＯＳのドレイン領域３及びソース領域３の低濃度領域３
ａを形成する。この状態を図１７に示す。
のウエル１３を形成した領域を露出させたレジストマス
ク２０を形成し、このレジストマスク２０とフィールド
絶縁膜２とゲート電極４とをマスクとして用いて５０Ｋ
ｅＶにて半導体基板１主面にリンを３．５×１０13イオ
ン打込みを行ない、ｐ型ウエル１３に形成されるＮ型Ｍ
ＯＳのドレイン領域３及びソース領域３の低濃度領域３
ａを形成する。この状態を図１７に示す。
【００３４】次に、レジストマスク２０を除去し、ホト
リソグラフィ技術によってｎ型のウエル１４を形成した
領域を露出させたレジストマスク２１を新たに形成し、
このレジストマスク２１とフィールド絶縁膜２とゲート
電極４とをマスクとして用いて４０ＫｅＶにて半導体基
板主面にＢＦ2をソースガスとしてボロンを５×１０1 2
イオン打込みを行ない、ｎ型ウエルに形成されるＮ型Ｍ
ＯＳのドレイン領域３及びソース領域３の低濃度領域３
ａを形成する。この状態を図１８に示す。
リソグラフィ技術によってｎ型のウエル１４を形成した
領域を露出させたレジストマスク２１を新たに形成し、
このレジストマスク２１とフィールド絶縁膜２とゲート
電極４とをマスクとして用いて４０ＫｅＶにて半導体基
板主面にＢＦ2をソースガスとしてボロンを５×１０1 2
イオン打込みを行ない、ｎ型ウエルに形成されるＮ型Ｍ
ＯＳのドレイン領域３及びソース領域３の低濃度領域３
ａを形成する。この状態を図１８に示す。
【００３５】次に、酸化珪素膜を２０００Åの膜厚にＣ
ＶＤ法によって全面に形成し、この後ＲＩＥ等の異方性
エッチングによってゲート電極４のサイドウォール２２
を形成し、酸化珪素からなる絶縁膜２３を２００Åの膜
厚にＣＶＤ法によって全面に形成する。この後、ホトリ
ソグラフィ技術によってｐ型のウエル１３を形成した領
域を露出させたレジストマスク２４を形成し、このレジ
ストマスク２４とフィールド絶縁膜２とゲート電極４と
サイドウォール２２とをマスクとして用いて５０ＫｅＶ
にて半導体基板１主面にヒ素を３×１０15イオン打込み
を行ない、ｐ型ウエル１３のドレイン領域３及びソース
領域３の高濃度領域３ｂを形成する。この状態を図１９
に示す。
ＶＤ法によって全面に形成し、この後ＲＩＥ等の異方性
エッチングによってゲート電極４のサイドウォール２２
を形成し、酸化珪素からなる絶縁膜２３を２００Åの膜
厚にＣＶＤ法によって全面に形成する。この後、ホトリ
ソグラフィ技術によってｐ型のウエル１３を形成した領
域を露出させたレジストマスク２４を形成し、このレジ
ストマスク２４とフィールド絶縁膜２とゲート電極４と
サイドウォール２２とをマスクとして用いて５０ＫｅＶ
にて半導体基板１主面にヒ素を３×１０15イオン打込み
を行ない、ｐ型ウエル１３のドレイン領域３及びソース
領域３の高濃度領域３ｂを形成する。この状態を図１９
に示す。
【００３６】次に、レジストマスク２４を除去し、ホト
リソグラフィ技術によってｎ型のウエル１４を形成した
領域を露出させたレジストマスク２５を形成し、このレ
ジストマスク２５とフィールド絶縁膜２とゲート電極４
とサイドウォール２２とをマスクとして用いて５０Ｋｅ
Ｖにて半導体基板１主面にＢＦ2をソースガスとしてボ
ロンを３×１０15イオン打込みを行ない、ｎ型ウエル１
４のドレイン領域３及びソース領域３の高濃度領域３ｂ
を形成する。この状態を図２０に示す。
リソグラフィ技術によってｎ型のウエル１４を形成した
領域を露出させたレジストマスク２５を形成し、このレ
ジストマスク２５とフィールド絶縁膜２とゲート電極４
とサイドウォール２２とをマスクとして用いて５０Ｋｅ
Ｖにて半導体基板１主面にＢＦ2をソースガスとしてボ
ロンを３×１０15イオン打込みを行ない、ｎ型ウエル１
４のドレイン領域３及びソース領域３の高濃度領域３ｂ
を形成する。この状態を図２０に示す。
【００３７】なお、ドレイン領域３及びソース領域３と
して打ち込まれたイオンはアニールを受けるが、このア
ニールによって多結晶シリコン膜４ａに打ち込まれた不
純物は、導通部６から半導体基板１主面に一部が拡散す
ることによって、半導体基板１とゲート電極４との間に
良好なオーミック接続が形成される。
して打ち込まれたイオンはアニールを受けるが、このア
ニールによって多結晶シリコン膜４ａに打ち込まれた不
純物は、導通部６から半導体基板１主面に一部が拡散す
ることによって、半導体基板１とゲート電極４との間に
良好なオーミック接続が形成される。
【００３８】次に、レジストマスク２５を除去し、酸化
珪素膜及びＢＰＳＧ膜を積層した層間絶縁膜２６を全面
に形成する。酸化珪素膜は１５００Åの膜厚にＣＶＤ法
によって、ＢＰＳＧ膜は３０００Åの膜厚にＣＶＤ法に
よって形成し、上層のＢＰＳＧ膜１６Ｂは、１％の酸素
を含んだ窒素ガス雰囲気中にて８５０℃、２０分の熱処
理を行なうことによって、その表面を平担化する。下層
の酸化珪素膜は上層のＢＰＳＧ膜に添加されたＢ、Ｐの
少なくともいずれかの半導体素子側への漏れを防止する
ことを主目的として形成される。この後、ホトリソグラ
フィ技術によってソース領域３或いはドレイン領域３を
露出させたレジストマスク（図示せず）を新たに形成
し、このレジストマスクを用いたエッチングによってコ
ンタクトホール２８を開口し、レジストマスクを除去す
る。この状態を図２１に示す。
珪素膜及びＢＰＳＧ膜を積層した層間絶縁膜２６を全面
に形成する。酸化珪素膜は１５００Åの膜厚にＣＶＤ法
によって、ＢＰＳＧ膜は３０００Åの膜厚にＣＶＤ法に
よって形成し、上層のＢＰＳＧ膜１６Ｂは、１％の酸素
を含んだ窒素ガス雰囲気中にて８５０℃、２０分の熱処
理を行なうことによって、その表面を平担化する。下層
の酸化珪素膜は上層のＢＰＳＧ膜に添加されたＢ、Ｐの
少なくともいずれかの半導体素子側への漏れを防止する
ことを主目的として形成される。この後、ホトリソグラ
フィ技術によってソース領域３或いはドレイン領域３を
露出させたレジストマスク（図示せず）を新たに形成
し、このレジストマスクを用いたエッチングによってコ
ンタクトホール２８を開口し、レジストマスクを除去す
る。この状態を図２１に示す。
【００３９】次に、タングステン等の金属ををスパッタ
法によって堆積させエッチバックによって平坦化し層間
絶縁膜２６のコンタクトホール２８を埋め込むプラグ２
９を形成する。続いて、アルミニウム等の金属をスパッ
タ法によって全面に形成し、ホトリソグラフィ技術とエ
ッチングによってパターニングして配線層３０を形成す
る。この状態を図２２に示す。
法によって堆積させエッチバックによって平坦化し層間
絶縁膜２６のコンタクトホール２８を埋め込むプラグ２
９を形成する。続いて、アルミニウム等の金属をスパッ
タ法によって全面に形成し、ホトリソグラフィ技術とエ
ッチングによってパターニングして配線層３０を形成す
る。この状態を図２２に示す。
【００４０】次に、ソースガスの主体としてテトラエソ
キシシラン（ＴＥＯＳ）ガス（有機シラン）を使用した
プラスマＣＶＤ法で酸化珪素からなる層間絶縁膜３１を
１μｍの膜厚に形成し、ＣＭＰ（Chemical Mechanical
Polishing）法によって研磨し平坦化する。この後、レ
ジストマスク（図示せず）を新たに形成し、このレジス
トマスクを用いたエッチングによってコンタクトホール
３２を開口し、レジストマスクを除去して、タングステ
ン等の金属をスパッタ法によって堆積させエッチバック
によって平坦化し層間絶縁膜３１のコンタクトホール３
２を埋め込むプラグ３３を形成する。続いて、アルミニ
ウム等の金属をスパッタ法によって全面に形成し、ホト
リソグラフィ技術とエッチングによってパターニングし
て配線層３４を形成する。この状態を図２３に示す。
キシシラン（ＴＥＯＳ）ガス（有機シラン）を使用した
プラスマＣＶＤ法で酸化珪素からなる層間絶縁膜３１を
１μｍの膜厚に形成し、ＣＭＰ（Chemical Mechanical
Polishing）法によって研磨し平坦化する。この後、レ
ジストマスク（図示せず）を新たに形成し、このレジス
トマスクを用いたエッチングによってコンタクトホール
３２を開口し、レジストマスクを除去して、タングステ
ン等の金属をスパッタ法によって堆積させエッチバック
によって平坦化し層間絶縁膜３１のコンタクトホール３
２を埋め込むプラグ３３を形成する。続いて、アルミニ
ウム等の金属をスパッタ法によって全面に形成し、ホト
リソグラフィ技術とエッチングによってパターニングし
て配線層３４を形成する。この状態を図２３に示す。
【００４１】次に、ソースガスの主体としてテトラエソ
キシシラン（ＴＥＯＳ）ガス（有機シラン）を使用した
プラスマＣＶＤ法で酸化珪素膜３５を５０００Åの膜厚
に形成し、水素雰囲気中にて４００℃、３０分の熱処理
を行なった後に、プラスマＣＶＤ法で窒化珪素膜３６を
１２０００Åの膜厚に形成し、α線ソフトエラー耐圧を
向上させるためのポリイミド系樹脂膜（図示せず）をポ
ッティングによって塗布形成する。この状態を図２４に
示す。この後、半導体装置の外部端子となるボンディン
グパッドを開口して半導体装置のウエハプロセスが完了
する。
キシシラン（ＴＥＯＳ）ガス（有機シラン）を使用した
プラスマＣＶＤ法で酸化珪素膜３５を５０００Åの膜厚
に形成し、水素雰囲気中にて４００℃、３０分の熱処理
を行なった後に、プラスマＣＶＤ法で窒化珪素膜３６を
１２０００Åの膜厚に形成し、α線ソフトエラー耐圧を
向上させるためのポリイミド系樹脂膜（図示せず）をポ
ッティングによって塗布形成する。この状態を図２４に
示す。この後、半導体装置の外部端子となるボンディン
グパッドを開口して半導体装置のウエハプロセスが完了
する。
【００４２】なお、前述した説明では導通部６は１個所
であるが、導通部６はチャネル幅に応じて適宜の数が設
けられ、チャネル幅が広い場合にはそれに応じて導通部
６の数を増加させるものである。
であるが、導通部６はチャネル幅に応じて適宜の数が設
けられ、チャネル幅が広い場合にはそれに応じて導通部
６の数を増加させるものである。
【００４３】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００４４】例えば、図２５に示す実施の形態では、ゲ
ート電極４の多結晶シリコン膜４ａを更に２層としてい
る。先ず、ゲート絶縁膜膜５の形成までは前述した実施
の形態と同様であるが、本実施の形態ではこの後に多結
晶シリコン膜４ａを堆積させた後に、多結晶シリコン膜
４ａ及びゲート絶縁膜５を部分的にエッチング除去して
半導体基板１主面を露出させ、この後に多結晶シリコン
膜４ｃを堆積させ、この多結晶シリコン膜４ｃが半導体
基板１主面と接触する。この方法によれば、導通部６の
開口の際に、多結晶シリコン膜４ａの上にホトレジスト
が形成されるので、ホトリソグラフィに伴うレジストの
付着及び除去によってゲート絶縁膜５が損傷を受けるの
を防止することができる。
ート電極４の多結晶シリコン膜４ａを更に２層としてい
る。先ず、ゲート絶縁膜膜５の形成までは前述した実施
の形態と同様であるが、本実施の形態ではこの後に多結
晶シリコン膜４ａを堆積させた後に、多結晶シリコン膜
４ａ及びゲート絶縁膜５を部分的にエッチング除去して
半導体基板１主面を露出させ、この後に多結晶シリコン
膜４ｃを堆積させ、この多結晶シリコン膜４ｃが半導体
基板１主面と接触する。この方法によれば、導通部６の
開口の際に、多結晶シリコン膜４ａの上にホトレジスト
が形成されるので、ホトリソグラフィに伴うレジストの
付着及び除去によってゲート絶縁膜５が損傷を受けるの
を防止することができる。
【００４５】図２６又は図２７に示す実施の形態は、前
述した実施の形態とは異なり、ゲート電極４と半導体基
板１主面とが接触する部分を多結晶シリコンに代えて高
融点金属硅化物膜とした。これによって、ゲート電極の
多結晶シリコン膜の導電型が半導体基板主面の導電型と
異なる場合にもオーミック接続が可能となり、半導体基
板主面の導電型に関わらず同一の工程によってゲート電
極を形成することができる。
述した実施の形態とは異なり、ゲート電極４と半導体基
板１主面とが接触する部分を多結晶シリコンに代えて高
融点金属硅化物膜とした。これによって、ゲート電極の
多結晶シリコン膜の導電型が半導体基板主面の導電型と
異なる場合にもオーミック接続が可能となり、半導体基
板主面の導電型に関わらず同一の工程によってゲート電
極を形成することができる。
【００４６】図２６に示す実施の形態では、ゲート絶縁
膜膜５の形成までは前述した実施の形態と同様である
が、本実施の形態ではこの後に多結晶シリコン膜４ａを
堆積させた後に、多結晶シリコン膜４ａ及びゲート絶縁
膜５を部分的にエッチング除去して半導体基板１主面を
露出させ、この後に高融点金属膜を堆積させこの高融点
金属と多結晶シリコン膜４ａ或いは半導体基板１の珪素
との反応によって高融点金属硅化物膜４ｂを形成し、こ
の高融点金属硅化物４ｂが半導体基板１主面と接触す
る。
膜膜５の形成までは前述した実施の形態と同様である
が、本実施の形態ではこの後に多結晶シリコン膜４ａを
堆積させた後に、多結晶シリコン膜４ａ及びゲート絶縁
膜５を部分的にエッチング除去して半導体基板１主面を
露出させ、この後に高融点金属膜を堆積させこの高融点
金属と多結晶シリコン膜４ａ或いは半導体基板１の珪素
との反応によって高融点金属硅化物膜４ｂを形成し、こ
の高融点金属硅化物４ｂが半導体基板１主面と接触す
る。
【００４７】図２７に示す実施の形態では、ゲート絶縁
膜５の形成に続けて、ゲート絶縁膜５を部分的にエッチ
ング除去して半導体基板１主面を露出させ、露出した半
導体基板主面に白金或いはコバルト等の高融点金属を付
着させて、この高融点金属と半導体基板の珪素とを反応
させて高融点金属硅化物からなるキャップ４ｄを形成
し、この後に多結晶シリコン膜４ａ及び高融点金属硅化
物膜４ｂを順に堆積させて電極４を形成し、ゲート電極
４はこのキャップ４ｄを介して半導体基板１主面と接触
する。
膜５の形成に続けて、ゲート絶縁膜５を部分的にエッチ
ング除去して半導体基板１主面を露出させ、露出した半
導体基板主面に白金或いはコバルト等の高融点金属を付
着させて、この高融点金属と半導体基板の珪素とを反応
させて高融点金属硅化物からなるキャップ４ｄを形成
し、この後に多結晶シリコン膜４ａ及び高融点金属硅化
物膜４ｂを順に堆積させて電極４を形成し、ゲート電極
４はこのキャップ４ｄを介して半導体基板１主面と接触
する。
【００４８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００４９】（１）本発明によれば、ＦＥＴの作動範囲
を拡大することができるという効果がある。
を拡大することができるという効果がある。
【００５０】（２）本発明によれば、ＦＥＴのドレイン
電流を増加させることができるという効果がある。
電流を増加させることができるという効果がある。
【００５１】（３）本発明によれば、ＦＥＴの相互コン
ダクタンスを低減させることができるという効果があ
る。
ダクタンスを低減させることができるという効果があ
る。
【００５２】（４）本発明によれば、上記効果（１）、
（２）、（３）により、ＦＥＴの特性を改善することが
できるという効果がある。
（２）、（３）により、ＦＥＴの特性を改善することが
できるという効果がある。
【００５３】（５）本発明によれば、ＦＥＴの製造プロ
セスを複雑化せずに前記特性の改善を行なうことができ
るという効果がある。
セスを複雑化せずに前記特性の改善を行なうことができ
るという効果がある。
【図１】本発明の一実施の形態である半導体装置の要部
を示す斜視図である。
を示す斜視図である。
【図２】図１に示す半導体装置のＡ‐Ａ線に沿った縦断
面図である。
面図である。
【図３】図１に示す半導体装置のＢ‐Ｂ線に沿った縦断
面図である。
面図である。
【図４】本発明の一実施の形態である半導体装置の要部
を示す縦断面図である。
を示す縦断面図である。
【図５】本発明の一実施の形態である半導体装置につい
てゲート電圧の変化によるゲート電流の変化を示す図で
ある。
てゲート電圧の変化によるゲート電流の変化を示す図で
ある。
【図６】本発明の一実施の形態である半導体装置につい
てゲート電圧を一定とした場合のドレイン電圧とドレイ
ン電流との関係を示す図である。
てゲート電圧を一定とした場合のドレイン電圧とドレイ
ン電流との関係を示す図である。
【図７】本発明の一実施の形態である半導体装置につい
て、ドレイン電圧を一定とした場合のゲート電圧と相互
コンダクタンスとの関係を示す図である。
て、ドレイン電圧を一定とした場合のゲート電圧と相互
コンダクタンスとの関係を示す図である。
【図８】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図９】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図１０】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１１】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１２】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１３】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１４】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１５】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１６】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１７】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１８】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１９】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図２０】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図２１】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図２２】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図２３】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図２４】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図２５】本発明の他の実施の形態である半導体装置の
要部を示す縦断面図である。
要部を示す縦断面図である。
【図２６】本発明の他の実施の形態である半導体装置の
要部を示す縦断面図である。
要部を示す縦断面図である。
【図２７】本発明の他の実施の形態である半導体装置の
要部を示す縦断面図である。
要部を示す縦断面図である。
１…半導体基板、１ａ…半導体ウエハ、１ｂ…半導体基
板、２…フィールド絶縁膜、３…ドレイン領域，ソース
領域、３ａ…低濃度領域、３ｂ…高濃度領域、４…ゲー
ト電極、４ａ，４ｃ…多結晶シリコン膜、４ｂ…高融点
金属硅化物膜、４ｄ…キャップ、５…ゲート絶縁膜、６
…導通部、７，１０，１８，２３，２５…酸化珪素膜、
８…窒化珪素膜、９，１１，１２，１５，１６，１７，
１９，２０，２１，２４，２５…レジストマスク、１
３，１４…ウエル、２２…サイドウォール、２６，３１
…層間絶縁膜、２８，３２…コンタクトホール、２９，
３３…プラグ、３０，３４…配線層。
板、２…フィールド絶縁膜、３…ドレイン領域，ソース
領域、３ａ…低濃度領域、３ｂ…高濃度領域、４…ゲー
ト電極、４ａ，４ｃ…多結晶シリコン膜、４ｂ…高融点
金属硅化物膜、４ｄ…キャップ、５…ゲート絶縁膜、６
…導通部、７，１０，１８，２３，２５…酸化珪素膜、
８…窒化珪素膜、９，１１，１２，１５，１６，１７，
１９，２０，２１，２４，２５…レジストマスク、１
３，１４…ウエル、２２…サイドウォール、２６，３１
…層間絶縁膜、２８，３２…コンタクトホール、２９，
３３…プラグ、３０，３４…配線層。
Claims (13)
- 【請求項１】 半導体基板主面に形成したドレイン領域
及びソース領域と、半導体基板主面にゲート絶縁膜を介
して形成したゲート電極とによって構成された半導体装
置であって、 前記ゲート電極と半導体基板主面チャネル領域とを電気
的に導通させる導通部を前記ゲート絶縁膜の一部に設け
たことを特徴とする半導体装置。 - 【請求項２】 前記ゲート絶縁膜を貫通する孔によって
前記導通部を構成することを特徴とする請求項１に記載
の半導体装置。 - 【請求項３】 前記ゲート絶縁膜を薄くしたトンネルバ
リアによって前記導通部を構成することを特徴とする請
求項１に記載の半導体装置。 - 【請求項４】 前記ゲート電極と半導体基板主面チャネ
ル領域とを高融点金属或いは高融点金属硅化物を介して
接続することを特徴とする請求項１又は請求項２に記載
の半導体装置。 - 【請求項５】 前記ゲート電極と半導体基板主面チャネ
ル領域とが同一の導電型であることを特徴とする請求項
１乃至請求項４の何れか一項に記載の半導体装置。 - 【請求項６】 前記ゲート電極と半導体基板主面チャネ
ル領域とが異なる導電型であることを特徴とする請求項
３又は請求項４に記載の半導体装置。 - 【請求項７】 前記導通部がゲート絶縁膜に複数個設け
られていることを特徴とする請求項１乃至請求項６の何
れか一項に記載の半導体装置。 - 【請求項８】 半導体基板主面に形成したドレイン領域
及びソース領域と、半導体基板主面にゲート絶縁膜を介
して形成したゲート電極とによって構成された半導体装
置の製造方法であって、 前記ゲート絶縁膜の一部を除去し半導体基板主面チャネ
ル領域と前記ゲート電極とを電気的に導通させる導通部
を設ける工程と、ゲート電極を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項９】 前記ゲート絶縁膜を貫通する孔によって
前記導通部を構成することを特徴とする請求項８に記載
の半導体装置の製造方法。 - 【請求項１０】 前記ゲート絶縁膜を薄くしたトンネル
バリアによって前記導通部を構成することを特徴とする
請求項８に記載の半導体装置の製造方法。 - 【請求項１１】 前記ゲート電極と半導体基板主面チャ
ネル領域とを高融点金属或いは高融点金属硅化物を介し
て接続することを特徴とする請求項８又は請求項９に記
載の半導体装置の製造方法。 - 【請求項１２】 半導体基板主面に形成したドレイン領
域及びソース領域と、半導体基板主面にゲート絶縁膜を
介して形成したゲート電極とによって構成された半導体
装置の製造方法であって、 前記ゲート絶縁膜を形成する工程と、ゲート電極を構成
する多結晶シリコン膜を堆積させる工程と、この多結晶
シリコン膜及び前記ゲート絶縁膜を部分的に除去して半
導体基板主面を露出させる工程と、ゲート電極を構成す
る高融点金属膜を堆積させる工程と、ゲート電極をパタ
ーニング形成する工程とを備え、前記高融点金属或いは
前記高融点金属と珪素との反応によって形成された高融
点金属硅化物膜が半導体基板主面と接触し、半導体基板
主面チャネル領域と前記ゲート電極とを電気的に導通さ
せる導通部を形成することを特徴とする半導体装置の製
造方法。 - 【請求項１３】 前記導通部がゲート絶縁膜に複数個設
けられていることを特徴とする請求項８乃至請求項１２
の何れか一項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7210342A JPH0964196A (ja) | 1995-08-18 | 1995-08-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7210342A JPH0964196A (ja) | 1995-08-18 | 1995-08-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964196A true JPH0964196A (ja) | 1997-03-07 |
Family
ID=16587824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7210342A Pending JPH0964196A (ja) | 1995-08-18 | 1995-08-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964196A (ja) |
-
1995
- 1995-08-18 JP JP7210342A patent/JPH0964196A/ja active Pending
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