JPH0964202A - 半導体メモリ装置およびその製造方法 - Google Patents
半導体メモリ装置およびその製造方法Info
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- JPH0964202A JPH0964202A JP7332351A JP33235195A JPH0964202A JP H0964202 A JPH0964202 A JP H0964202A JP 7332351 A JP7332351 A JP 7332351A JP 33235195 A JP33235195 A JP 33235195A JP H0964202 A JPH0964202 A JP H0964202A
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Abstract
(57)【要約】
【目的】 コンタクト抵抗の増大を招くことなくシェア
ード・コンタクトの形成領域の微細化を図る。 【構成】 ＮＭＯＳトランジスタ１４のゲート電極層
（ポリサイド層２７）およびＮＭＯＳトランジスタ１３
の拡散領域（Ｎ+ 型不純物領域３６，Ｎ- 型不純物領域
２９）に同時に接触する多結晶シリコン層４０を新たに
設ける。多結晶シリコン層４０の端部に隣接するＮ+ 型
不純物領域３６には、多結晶シリコン層４０のパターニ
ングのためのエッチング時に生じた溝７１が存在する。
溝７１の下側には高濃度のＮ+ 型不純物領域２３６が別
途形成される。このため、溝７１の部分でも高濃度のＮ
+ 型不純物領域の厚さが十分に確保され、この部分での
抵抗増大という問題は生じない。
ード・コンタクトの形成領域の微細化を図る。 【構成】 ＮＭＯＳトランジスタ１４のゲート電極層
（ポリサイド層２７）およびＮＭＯＳトランジスタ１３
の拡散領域（Ｎ+ 型不純物領域３６，Ｎ- 型不純物領域
２９）に同時に接触する多結晶シリコン層４０を新たに
設ける。多結晶シリコン層４０の端部に隣接するＮ+ 型
不純物領域３６には、多結晶シリコン層４０のパターニ
ングのためのエッチング時に生じた溝７１が存在する。
溝７１の下側には高濃度のＮ+ 型不純物領域２３６が別
途形成される。このため、溝７１の部分でも高濃度のＮ
+ 型不純物領域の厚さが十分に確保され、この部分での
抵抗増大という問題は生じない。
Description
【０００１】
【発明の属する技術分野】本発明は例えばＳＲＡＭ（ス
タティック・ランダム・アクセス・メモリ）装置等のよ
うに、いわゆるシェアード・コンタクトを有する半導体
メモリ装置およびその製造方法に関する。
タティック・ランダム・アクセス・メモリ）装置等のよ
うに、いわゆるシェアード・コンタクトを有する半導体
メモリ装置およびその製造方法に関する。
【０００２】
【従来の技術】例えば、「1994 Symposium on VLSI Tec
hnology Digest of Technical Paperspp99-100 」に示
されているように、従来のＳＲＡＭの多くは、メモリセ
ルのドライバ・トランジスタのゲート電極およびアクセ
ス・トランジスタの拡散層に同時にコンタクト部を形成
し、ここでＴＦＴ（薄膜トランジスタ）のゲート電極と
のコンタクトをとるシェアード・コンタクトを用いてい
る。このような従来のシェアード・コンタクトでは、Ｔ
ＦＴのゲート電極はドライバ・トランジスタのゲート電
極およびアクセス・トランジスタの拡散層に同時にコン
タクトをとるようになっているため、コンタクトサイズ
（コンタクトの直径）は少なくとも０．５μｍ以上必要
であった。
hnology Digest of Technical Paperspp99-100 」に示
されているように、従来のＳＲＡＭの多くは、メモリセ
ルのドライバ・トランジスタのゲート電極およびアクセ
ス・トランジスタの拡散層に同時にコンタクト部を形成
し、ここでＴＦＴ（薄膜トランジスタ）のゲート電極と
のコンタクトをとるシェアード・コンタクトを用いてい
る。このような従来のシェアード・コンタクトでは、Ｔ
ＦＴのゲート電極はドライバ・トランジスタのゲート電
極およびアクセス・トランジスタの拡散層に同時にコン
タクトをとるようになっているため、コンタクトサイズ
（コンタクトの直径）は少なくとも０．５μｍ以上必要
であった。
【０００３】図１９は従来のシェアード・コンタクトを
有するＳＲＡＭ装置のメモリセル形成領域を表すもので
ある。このうち図１９（ａ）はメモリセル下層部（ドラ
イバ・トランジスタおよびアクセス・トランジスタ）の
平面構成、同図（ｂ）は（ａ）におけるＡ−Ａ’に沿っ
た全体断面を表している。
有するＳＲＡＭ装置のメモリセル形成領域を表すもので
ある。このうち図１９（ａ）はメモリセル下層部（ドラ
イバ・トランジスタおよびアクセス・トランジスタ）の
平面構成、同図（ｂ）は（ａ）におけるＡ−Ａ’に沿っ
た全体断面を表している。
【０００４】図１９（ａ），（ｂ）に示すように、メモ
リセル形成領域には、図２に示すメモリセル回路におけ
る一対のアクセス・トランジスタのうちの一方であるＮ
ＭＯＳトランジスタ１３と、一対のドライバ・トランジ
スタのうちの一方であるＮＭＯＳトランジスタ１４と、
一対の負荷トランジスタのうちの一方であるＰ型のＴＦ
Ｔ（薄膜トランジスタ）１５’とが形成されている。具
体的には、以下の構造である。
リセル形成領域には、図２に示すメモリセル回路におけ
る一対のアクセス・トランジスタのうちの一方であるＮ
ＭＯＳトランジスタ１３と、一対のドライバ・トランジ
スタのうちの一方であるＮＭＯＳトランジスタ１４と、
一対の負荷トランジスタのうちの一方であるＰ型のＴＦ
Ｔ（薄膜トランジスタ）１５’とが形成されている。具
体的には、以下の構造である。
【０００５】シリコン基体２１の上層域にＰ型ウェル領
域２３が形成され、このＰ型ウェル領域２３のシリコン
基体２１上には、選択的に素子間分離領域としてのシリ
コン酸化膜２２が形成されている。このシリコン酸化膜
２２によって区画されたＰ型ウェル領域２３上には、い
わゆるＬＬＤ(Lightly Doped Drain) 構造のＮＭＯＳト
ランジスタ１３が形成されている。すなわち、Ｐ型ウェ
ル領域２３上に形成されたシリコン酸化膜２４（ゲート
絶縁膜）を介してポリサイド層２７が形成され、パター
ニングされている。ＮＭＯＳトランジスタ１３のゲート
電極となるポリサイド層２７に隣接するＰ型ウェル領域
２３の表面近傍には、低濃度不純物拡散領域であるＮ-
型不純物領域２９が形成されている。ＮＭＯＳトランジ
スタ１３のゲート電極としてのポリサイド層２７の側面
にはシリコン酸化膜側壁３５が形成され、これと自己整
合的にＰ型ウェル領域２３表面近傍にＮＭＯＳトランジ
スタ１３のソース・ドレイン領域としての高濃度不純物
拡散領域（Ｎ+ 型不純物領域３６）が形成されている。
ＮＭＯＳトランジスタ１４が形成された領域のポリサイ
ド層２７の上部には、層間絶縁膜としてのシリコン酸化
膜１３８を介して接地ライン（Ｖｓｓ）としてのポリサ
イド層４３が設けられ、さらにこれを覆って平坦化絶縁
膜としてのシリコン酸化膜４５が形成されている。そし
て、シリコン酸化膜４５，１３８を貫通してシェアード
・コンタクト用開口部１４６が形成されている。シリコ
ン酸化膜４５上にはＮ型の多結晶シリコン層４７が形成
され、このうち、図２におけるＴＦＴ１５のゲート電極
となる多結晶シリコン層４７は、シェアード・コンタク
ト用開口部１４６の底部において、ＮＭＯＳトランジス
タ１４のゲート電極層（ポリサイド層２７）およびＮＭ
ＯＳトランジスタ１３のソース・ドレイン領域（Ｎ+ 型
不純物領域３６およびＮ- 型不純物領域２９）の双方に
対して同時に接続され、電気的に接触している。多結晶
シリコン層４７上には一部に開口部５３を有するシリコ
ン酸化膜５２が形成され、さらにその上にはＴＦＴ１
５’のテャネル領域、ソース・ドレイン領域および電源
ライン（Ｖｄｄ）としての多結晶シリコン層５６が形成
され、開口部５３において多結晶シリコン層４７と接続
している。そして、以上の素子構造を覆うようにして平
坦化絶縁膜としてのシリコン酸化膜５７が形成されてい
る。
域２３が形成され、このＰ型ウェル領域２３のシリコン
基体２１上には、選択的に素子間分離領域としてのシリ
コン酸化膜２２が形成されている。このシリコン酸化膜
２２によって区画されたＰ型ウェル領域２３上には、い
わゆるＬＬＤ(Lightly Doped Drain) 構造のＮＭＯＳト
ランジスタ１３が形成されている。すなわち、Ｐ型ウェ
ル領域２３上に形成されたシリコン酸化膜２４（ゲート
絶縁膜）を介してポリサイド層２７が形成され、パター
ニングされている。ＮＭＯＳトランジスタ１３のゲート
電極となるポリサイド層２７に隣接するＰ型ウェル領域
２３の表面近傍には、低濃度不純物拡散領域であるＮ-
型不純物領域２９が形成されている。ＮＭＯＳトランジ
スタ１３のゲート電極としてのポリサイド層２７の側面
にはシリコン酸化膜側壁３５が形成され、これと自己整
合的にＰ型ウェル領域２３表面近傍にＮＭＯＳトランジ
スタ１３のソース・ドレイン領域としての高濃度不純物
拡散領域（Ｎ+ 型不純物領域３６）が形成されている。
ＮＭＯＳトランジスタ１４が形成された領域のポリサイ
ド層２７の上部には、層間絶縁膜としてのシリコン酸化
膜１３８を介して接地ライン（Ｖｓｓ）としてのポリサ
イド層４３が設けられ、さらにこれを覆って平坦化絶縁
膜としてのシリコン酸化膜４５が形成されている。そし
て、シリコン酸化膜４５，１３８を貫通してシェアード
・コンタクト用開口部１４６が形成されている。シリコ
ン酸化膜４５上にはＮ型の多結晶シリコン層４７が形成
され、このうち、図２におけるＴＦＴ１５のゲート電極
となる多結晶シリコン層４７は、シェアード・コンタク
ト用開口部１４６の底部において、ＮＭＯＳトランジス
タ１４のゲート電極層（ポリサイド層２７）およびＮＭ
ＯＳトランジスタ１３のソース・ドレイン領域（Ｎ+ 型
不純物領域３６およびＮ- 型不純物領域２９）の双方に
対して同時に接続され、電気的に接触している。多結晶
シリコン層４７上には一部に開口部５３を有するシリコ
ン酸化膜５２が形成され、さらにその上にはＴＦＴ１
５’のテャネル領域、ソース・ドレイン領域および電源
ライン（Ｖｄｄ）としての多結晶シリコン層５６が形成
され、開口部５３において多結晶シリコン層４７と接続
している。そして、以上の素子構造を覆うようにして平
坦化絶縁膜としてのシリコン酸化膜５７が形成されてい
る。
【０００６】図２０は図１９におけるシェアード・コン
タクト部分の拡大断面を表すものである。この図に示す
ように、また、上記したように、ＴＦＴ１５のゲート電
極（多結晶シリコン層４７）は、シェアード・コンタク
ト用開口部１４６の底部において、ＮＭＯＳトランジス
タ１４のゲート電極層（ポリサイド層２７）およびＮＭ
ＯＳトランジスタ１３のソース・ドレイン領域（Ｎ+ 型
不純物領域３６およびＮ- 型不純物領域２９）の双方に
対して同時に電気的に接触しており、３者でシェアード
・コンタクトを形成している。したがって、コンタクト
抵抗を小さく抑えるためには、多結晶シリコン層４７と
ポリサイド層２７との接触部分の水平間隔ｄ1 と、多結
晶シリコン層４７とＮ+ 型不純物領域３６およびＮ- 型
不純物領域２９との接触部分の水平間隔ｄ2 とを、共に
十分にとって接触面積を確保する必要がある。このため
には、ｄ1 ，ｄ2 として少なくともそれぞれ０．２５μ
ｍを確保する必要があり、結局、シェアード・コンタク
ト用開口部１４６の大きさｄは０．５μｍ以上必要にな
る。
タクト部分の拡大断面を表すものである。この図に示す
ように、また、上記したように、ＴＦＴ１５のゲート電
極（多結晶シリコン層４７）は、シェアード・コンタク
ト用開口部１４６の底部において、ＮＭＯＳトランジス
タ１４のゲート電極層（ポリサイド層２７）およびＮＭ
ＯＳトランジスタ１３のソース・ドレイン領域（Ｎ+ 型
不純物領域３６およびＮ- 型不純物領域２９）の双方に
対して同時に電気的に接触しており、３者でシェアード
・コンタクトを形成している。したがって、コンタクト
抵抗を小さく抑えるためには、多結晶シリコン層４７と
ポリサイド層２７との接触部分の水平間隔ｄ1 と、多結
晶シリコン層４７とＮ+ 型不純物領域３６およびＮ- 型
不純物領域２９との接触部分の水平間隔ｄ2 とを、共に
十分にとって接触面積を確保する必要がある。このため
には、ｄ1 ，ｄ2 として少なくともそれぞれ０．２５μ
ｍを確保する必要があり、結局、シェアード・コンタク
ト用開口部１４６の大きさｄは０．５μｍ以上必要にな
る。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のシェアード・コンタクト方式では、最近にお
ける０．３５μｍルールという素子の超微細化の要請に
は応えることが困難になってきている。すなわち、シェ
アード・コンタクト用開口部を従来どおりのサイズ
（０．５μｍ以上）にしたまま、他の部分の超高集積化
を行うと、例えば接地ラインとしてのポリサイド層４３
との間隔ｔ1 、あるいはワードラインとしてのＮＭＯＳ
トランジスタ１３のゲート電極層（ポリサイド層２７）
との間隔ｔ2 が十分にとれなくなり、十分な耐圧を確保
できなくなるという問題が生じる。さらに、シェアード
・コンタクト用開口部の大きさを従来どおり０．５μｍ
程度に設定したとしても、実際の加工上は、シェアード
・コンタクト用開口部の大きさのばらつきや位置合わせ
ずれ等の要因があるため、ｄ1 ，ｄ2 は最悪で０．１μ
ｍ程度になってしまう場合がある。この０．１μｍ幅の
コンタクトを生産レベルで保証するには、コンタクト・
エッチング装置の高頻度の特性確認、合わせずれ、露光
寸法の規格のレベルアップ等が必要となり、生産技術的
に困難であると共に、スループットの低下を招くことに
もなる。
うな従来のシェアード・コンタクト方式では、最近にお
ける０．３５μｍルールという素子の超微細化の要請に
は応えることが困難になってきている。すなわち、シェ
アード・コンタクト用開口部を従来どおりのサイズ
（０．５μｍ以上）にしたまま、他の部分の超高集積化
を行うと、例えば接地ラインとしてのポリサイド層４３
との間隔ｔ1 、あるいはワードラインとしてのＮＭＯＳ
トランジスタ１３のゲート電極層（ポリサイド層２７）
との間隔ｔ2 が十分にとれなくなり、十分な耐圧を確保
できなくなるという問題が生じる。さらに、シェアード
・コンタクト用開口部の大きさを従来どおり０．５μｍ
程度に設定したとしても、実際の加工上は、シェアード
・コンタクト用開口部の大きさのばらつきや位置合わせ
ずれ等の要因があるため、ｄ1 ，ｄ2 は最悪で０．１μ
ｍ程度になってしまう場合がある。この０．１μｍ幅の
コンタクトを生産レベルで保証するには、コンタクト・
エッチング装置の高頻度の特性確認、合わせずれ、露光
寸法の規格のレベルアップ等が必要となり、生産技術的
に困難であると共に、スループットの低下を招くことに
もなる。
【０００８】このような問題を解消するものとして、図
２１に示すようないわゆるベリッド・コンタクトと呼ば
れる方式が知られている。この図で（ａ）はメモリセル
下層部（ドライバ・トランジスタおよびアクセス・トラ
ンジスタ）の平面構成、（ｂ）は（ａ）におけるＡ−
Ａ’に沿った全体断面を表している。なお、図１９と同
一構成要素には同一符号を付し、適宜説明を省略する。
２１に示すようないわゆるベリッド・コンタクトと呼ば
れる方式が知られている。この図で（ａ）はメモリセル
下層部（ドライバ・トランジスタおよびアクセス・トラ
ンジスタ）の平面構成、（ｂ）は（ａ）におけるＡ−
Ａ’に沿った全体断面を表している。なお、図１９と同
一構成要素には同一符号を付し、適宜説明を省略する。
【０００９】このメモリセルでは、ポリサイド層２７の
形成前にＮ- 型不純物領域１２９を形成し、しかるのち
ポリサイド層２７をＮ- 型不純物領域１２９のほぼ中央
部で終端するようにパターニング形成している。その
後、Ｎ+ 型不純物領域３６と層間絶縁膜（シリコン酸化
膜３８，４５）とを形成後、開口部２４６を形成し、さ
らにＴＦＴ１５’のゲート電極層としての多結晶シリコ
ン層４７を開口部２４６を覆うように形成している。す
なわち、ポリサイド層２７はＮ- 型不純物領域１２９に
接触すると共に、ＴＦＴ１５’のゲート電極層（多結晶
シリコン層４７）にも接触している。
形成前にＮ- 型不純物領域１２９を形成し、しかるのち
ポリサイド層２７をＮ- 型不純物領域１２９のほぼ中央
部で終端するようにパターニング形成している。その
後、Ｎ+ 型不純物領域３６と層間絶縁膜（シリコン酸化
膜３８，４５）とを形成後、開口部２４６を形成し、さ
らにＴＦＴ１５’のゲート電極層としての多結晶シリコ
ン層４７を開口部２４６を覆うように形成している。す
なわち、ポリサイド層２７はＮ- 型不純物領域１２９に
接触すると共に、ＴＦＴ１５’のゲート電極層（多結晶
シリコン層４７）にも接触している。
【００１０】このように、ベッリド・コンタクトでは、
ＮＭＯＳトランジスタ１３のソース・ドライバ領域とし
てのＮ- 型不純物領域１２９に接触しているのはポリサ
イド層２７のみであり、また、ＴＦＴ１５のゲート電極
としての多結晶シリコン層４７はポリサイド層２７にの
み接触する構造になっている。このため、開口部２４６
の大きさを例えば０．４μｍ程度まで小さくしたとして
も、多結晶シリコン層４７とポリサイド層２７とのコン
タクト抵抗の増大という問題はない。したがって、開口
部２４６内の多結晶シリコン層４７と、接地ライン（ポ
リサイド層４３）またはワードライン（ＮＭＯＳトラン
ジスタ１３のゲート電極としてのポリサイド層２７）と
の間の耐圧が問題になることなく、素子の微細化が可能
となる。
ＮＭＯＳトランジスタ１３のソース・ドライバ領域とし
てのＮ- 型不純物領域１２９に接触しているのはポリサ
イド層２７のみであり、また、ＴＦＴ１５のゲート電極
としての多結晶シリコン層４７はポリサイド層２７にの
み接触する構造になっている。このため、開口部２４６
の大きさを例えば０．４μｍ程度まで小さくしたとして
も、多結晶シリコン層４７とポリサイド層２７とのコン
タクト抵抗の増大という問題はない。したがって、開口
部２４６内の多結晶シリコン層４７と、接地ライン（ポ
リサイド層４３）またはワードライン（ＮＭＯＳトラン
ジスタ１３のゲート電極としてのポリサイド層２７）と
の間の耐圧が問題になることなく、素子の微細化が可能
となる。
【００１１】しかしながら、図２１（ｂ）に示すよう
に、この方式では、ＴＦＴ１５のゲート電極（多結晶シ
リコン層４７）が接触している拡散領域（Ｎ- 型不純物
領域１２９）は低濃度であることから、この部分でのコ
ンタクト抵抗の増大を防ぐため、その接触面積を十分確
保する必要がある。このため、Ｎ- 型不純物領域１２９
の形成後にイオン注入によって形成される高濃度のＮ+
型不純物領域３６は、極めて微細なものとなってしま
う。しかも、ポリサイド層２７のパターニングのための
エッチングの際にＮ- 型不純物領域１２９に溝１７１が
形成されるが、この溝は、その後ワードラインの側面に
シリコン酸化膜側壁３５を形成する際にシリコン酸化膜
側壁２０１によって埋められることになるため、その後
のイオン注入工程において、溝１７１の下部領域にはほ
とんどイオン注入が行われず、この部分で抵抗が増大す
る。結局、ＮＭＯＳトランジスタ１３のソース・ドレイ
ン領域（拡散領域）自体としての抵抗が増大するため、
この拡散領域とＮＭＯＳトランジスタ１４のゲート電極
（ポリサイド層２７）とのコンタクト抵抗が増大したこ
とと同様になり、メモリ動作が不安定になる。
に、この方式では、ＴＦＴ１５のゲート電極（多結晶シ
リコン層４７）が接触している拡散領域（Ｎ- 型不純物
領域１２９）は低濃度であることから、この部分でのコ
ンタクト抵抗の増大を防ぐため、その接触面積を十分確
保する必要がある。このため、Ｎ- 型不純物領域１２９
の形成後にイオン注入によって形成される高濃度のＮ+
型不純物領域３６は、極めて微細なものとなってしま
う。しかも、ポリサイド層２７のパターニングのための
エッチングの際にＮ- 型不純物領域１２９に溝１７１が
形成されるが、この溝は、その後ワードラインの側面に
シリコン酸化膜側壁３５を形成する際にシリコン酸化膜
側壁２０１によって埋められることになるため、その後
のイオン注入工程において、溝１７１の下部領域にはほ
とんどイオン注入が行われず、この部分で抵抗が増大す
る。結局、ＮＭＯＳトランジスタ１３のソース・ドレイ
ン領域（拡散領域）自体としての抵抗が増大するため、
この拡散領域とＮＭＯＳトランジスタ１４のゲート電極
（ポリサイド層２７）とのコンタクト抵抗が増大したこ
とと同様になり、メモリ動作が不安定になる。
【００１２】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、コンタクト抵抗の増大を招くことな
くシェアード・コンタクトの形成領域の微細化が可能な
半導体メモリ装置およびその製造方法を提供することに
ある。
ので、その課題は、コンタクト抵抗の増大を招くことな
くシェアード・コンタクトの形成領域の微細化が可能な
半導体メモリ装置およびその製造方法を提供することに
ある。
【００１３】
【課題を解決するための手段】請求項１または２記載の
半導体メモリ装置は、一対の第１導電型のドライバ用Ｍ
ＯＳトランジスタと、一対の第１導電型のアクセス用Ｍ
ＯＳトランジスタと、一対の負荷素子とを含むメモリセ
ルを備えた半導体メモリ装置であって、前記ドライバ用
ＭＯＳトランジスタのゲート電極層上の少なくとも一部
領域から前記アクセス用ＭＯＳトランジスタのソース・
ドレイン領域としての不純物拡散層上にまで延設される
と共に、前記不純物拡散層上で端部が終端し、前記ゲー
ト電極層および不純物拡散層の双方に対して同時に電気
的に接触する導電層と、前記導電層の前記端部と自己整
合的に前記不純物拡散層に形成され、前記不純物拡散層
と同一の導電型を有する高濃度不純物拡散領域と、前記
導電層と前記各トランジスタとを覆うように形成された
層間絶縁膜と、前記導電層の上の層間絶縁膜を貫通して
前記導電層に達するように形成されたコンタクト用開口
部とを備え、かつ前記負荷素子が、前記コンタクト用開
口部を覆って形成されて前記導電層に電気的に接続され
るように構成したものである。
半導体メモリ装置は、一対の第１導電型のドライバ用Ｍ
ＯＳトランジスタと、一対の第１導電型のアクセス用Ｍ
ＯＳトランジスタと、一対の負荷素子とを含むメモリセ
ルを備えた半導体メモリ装置であって、前記ドライバ用
ＭＯＳトランジスタのゲート電極層上の少なくとも一部
領域から前記アクセス用ＭＯＳトランジスタのソース・
ドレイン領域としての不純物拡散層上にまで延設される
と共に、前記不純物拡散層上で端部が終端し、前記ゲー
ト電極層および不純物拡散層の双方に対して同時に電気
的に接触する導電層と、前記導電層の前記端部と自己整
合的に前記不純物拡散層に形成され、前記不純物拡散層
と同一の導電型を有する高濃度不純物拡散領域と、前記
導電層と前記各トランジスタとを覆うように形成された
層間絶縁膜と、前記導電層の上の層間絶縁膜を貫通して
前記導電層に達するように形成されたコンタクト用開口
部とを備え、かつ前記負荷素子が、前記コンタクト用開
口部を覆って形成されて前記導電層に電気的に接続され
るように構成したものである。
【００１４】請求項３または４記載の半導体メモリ装置
の製造方法は、一対の第１導電型のドライバ用ＭＯＳト
ランジスタと、一対の第１導電型のアクセス用ＭＯＳト
ランジスタと、一対の負荷素子とを含むメモリセルを備
えた半導体メモリ装置の製造方法であって、半導体基板
上にドライバ用ＭＯＳトランジスタとアクセス用ＭＯＳ
トランジスタとを形成する工程と、前記ドライバ用ＭＯ
Ｓトランジスタおよびアクセス用ＭＯＳトランジスタの
上に第１の層間絶縁膜を形成する工程と、前記第１の層
間絶縁膜に、前記ドライバ用ＭＯＳトランジスタのゲー
ト電極層およびアクセス用ＭＯＳトランジスタのソース
・ドライバ領域としての不純物拡散層に対する共通のコ
ンタクトを形成するための第１の開口部を形成する工程
と、前記第１の開口部を覆うように導電層を形成する工
程と、前記導電層を、前記導電層が前記不純物拡散層上
で終端するようにエッチングする工程と、前記導電層の
終端部と自己整合的に、前記不純物拡散層に、前記不純
物拡散層と同一導電型の高濃度不純物拡散領域を形成す
る工程と、前記導電層の上に第２の層間絶縁膜を形成す
る工程と、前記第２の層間絶縁膜に、前記導電層に達す
る第２の開口部を形成する工程と、前記第２の開口部を
覆うようにして前記負荷素子を形成する工程とを含んで
いる。前記負荷素子は、例えば第２導電型の薄膜トラン
ジスタで構成される。また、高濃度不純物拡散領域は、
例えばイオン注入によって形成される。
の製造方法は、一対の第１導電型のドライバ用ＭＯＳト
ランジスタと、一対の第１導電型のアクセス用ＭＯＳト
ランジスタと、一対の負荷素子とを含むメモリセルを備
えた半導体メモリ装置の製造方法であって、半導体基板
上にドライバ用ＭＯＳトランジスタとアクセス用ＭＯＳ
トランジスタとを形成する工程と、前記ドライバ用ＭＯ
Ｓトランジスタおよびアクセス用ＭＯＳトランジスタの
上に第１の層間絶縁膜を形成する工程と、前記第１の層
間絶縁膜に、前記ドライバ用ＭＯＳトランジスタのゲー
ト電極層およびアクセス用ＭＯＳトランジスタのソース
・ドライバ領域としての不純物拡散層に対する共通のコ
ンタクトを形成するための第１の開口部を形成する工程
と、前記第１の開口部を覆うように導電層を形成する工
程と、前記導電層を、前記導電層が前記不純物拡散層上
で終端するようにエッチングする工程と、前記導電層の
終端部と自己整合的に、前記不純物拡散層に、前記不純
物拡散層と同一導電型の高濃度不純物拡散領域を形成す
る工程と、前記導電層の上に第２の層間絶縁膜を形成す
る工程と、前記第２の層間絶縁膜に、前記導電層に達す
る第２の開口部を形成する工程と、前記第２の開口部を
覆うようにして前記負荷素子を形成する工程とを含んで
いる。前記負荷素子は、例えば第２導電型の薄膜トラン
ジスタで構成される。また、高濃度不純物拡散領域は、
例えばイオン注入によって形成される。
【００１５】上記の半導体メモリ装置およびその製造方
法によれば、前記導電層は、ドライバ用ＭＯＳトランジ
スタのゲート電極層とアクセス用ＭＯＳトランジスタの
ソース・ドレイン領域（不純物拡散層）の双方に同時に
電気的に接触し、前記負荷素子は前記導電層にのみ電気
的に接触する。また、前記不純物拡散層には、前記導電
層の終端部と自己整合的に高濃度不純物拡散領域が形成
され、前記導電層のエッチング時に生じた溝の下側にも
十分な不純物拡散領域が確保される。
法によれば、前記導電層は、ドライバ用ＭＯＳトランジ
スタのゲート電極層とアクセス用ＭＯＳトランジスタの
ソース・ドレイン領域（不純物拡散層）の双方に同時に
電気的に接触し、前記負荷素子は前記導電層にのみ電気
的に接触する。また、前記不純物拡散層には、前記導電
層の終端部と自己整合的に高濃度不純物拡散領域が形成
され、前記導電層のエッチング時に生じた溝の下側にも
十分な不純物拡散領域が確保される。
【００１６】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１７】図１は本発明の一実施例に係る半導体メモ
リ装置としてのＳＲＡＭ装置の断面構成を表し、図２は
このＳＲＡＭ装置の１つのメモリセルの回路構成を表
し、図３はこのＳＲＡＭ装置の要部の平面構成を表すも
のである。なお、図１の左側部分（メモリセル形成領域
１１）は、図３におけるＢ−Ｂ’断面に相当する。ま
た、図２において符号ＷＬはワードライン、符号ＢＬお
よび／ＢＬはそれぞれビットライン、ビットバーライ
ン、符号Ｖｄｄは電源ライン、Ｖｓｓは接地ラインを示
す。
リ装置としてのＳＲＡＭ装置の断面構成を表し、図２は
このＳＲＡＭ装置の１つのメモリセルの回路構成を表
し、図３はこのＳＲＡＭ装置の要部の平面構成を表すも
のである。なお、図１の左側部分（メモリセル形成領域
１１）は、図３におけるＢ−Ｂ’断面に相当する。ま
た、図２において符号ＷＬはワードライン、符号ＢＬお
よび／ＢＬはそれぞれビットライン、ビットバーライ
ン、符号Ｖｄｄは電源ライン、Ｖｓｓは接地ラインを示
す。
【００１８】図１に示すように、このＳＲＡＭ装置は、
シリコン基体２１を基板として形成されたメモリセル形
成領域１１と周辺回路部１２とを含んでいる。メモリセ
ル形成領域１１には、アクセス用ＭＯＳトランジスタで
あるＮＭＯＳトランジスタ１３（１３’）と、ゲート・
拡散領域自己整合型のドライバ・トランジスタであるＮ
ＭＯＳトランジスタ１４（１４’）と、負荷トランジス
タとしてのＰ型のＴＦＴ１５’（１５）とが形成され、
周辺回路部１２には、電源ライン（Ｖｄｄ）としてのＰ
型の多結晶シリコン層５６をＴＦＴ１５のゲート電極層
としてのＰ型の多結晶シリコン層４７を介してＰ+ 型不
純物領域３７に接続する電源ラインコンタクト１９と、
Ｐ+ 型不純物領域３７に対するプラグ領域としてのコン
タクト電極１６と、コンタクト電極１６に接続する積層
アルミニウム配線層１７が形成されている。
シリコン基体２１を基板として形成されたメモリセル形
成領域１１と周辺回路部１２とを含んでいる。メモリセ
ル形成領域１１には、アクセス用ＭＯＳトランジスタで
あるＮＭＯＳトランジスタ１３（１３’）と、ゲート・
拡散領域自己整合型のドライバ・トランジスタであるＮ
ＭＯＳトランジスタ１４（１４’）と、負荷トランジス
タとしてのＰ型のＴＦＴ１５’（１５）とが形成され、
周辺回路部１２には、電源ライン（Ｖｄｄ）としてのＰ
型の多結晶シリコン層５６をＴＦＴ１５のゲート電極層
としてのＰ型の多結晶シリコン層４７を介してＰ+ 型不
純物領域３７に接続する電源ラインコンタクト１９と、
Ｐ+ 型不純物領域３７に対するプラグ領域としてのコン
タクト電極１６と、コンタクト電極１６に接続する積層
アルミニウム配線層１７が形成されている。
【００１９】メモリセル形成領域１１のシリコン基体２
１の上層域にはＰ型ウェル領域２３が形成され、このＰ
型ウェル領域２３および周辺回路部１２のシリコン基体
２１上には、選択的に素子間分離領域としてのシリコン
酸化膜２２が形成されている。このシリコン酸化膜２２
によって区画されたメモリセル形成領域１１のＰ型ウェ
ル領域２３上には、ＬＤＤ構造のＮＭＯＳトランジスタ
１３が形成されている。すなわち、Ｐ型ウェル領域２３
上に形成されたシリコン酸化膜２４（ゲート絶縁膜）を
介してゲート電極としてのポリサイド層２７が形成さ
れ、パターニングされたゲート電極に隣接するＰ型ウェ
ル領域２３の表面近傍には、低濃度の不純物拡散領域で
あるＮ- 型不純物領域２９が形成されている。ＮＭＯＳ
トランジスタ１３のゲート電極（図２のワード線ＷＬ）
としてのポリサイド層２７の側面にはシリコン酸化膜側
壁３５が形成され、これと自己整合的にＰ型ウェル領域
２３表面近傍にＮＭＯＳトランジスタ１３のソース・ド
レイン領域としての高濃度不純物拡散領域（Ｎ+ 型不純
物領域３６）が形成されている。
１の上層域にはＰ型ウェル領域２３が形成され、このＰ
型ウェル領域２３および周辺回路部１２のシリコン基体
２１上には、選択的に素子間分離領域としてのシリコン
酸化膜２２が形成されている。このシリコン酸化膜２２
によって区画されたメモリセル形成領域１１のＰ型ウェ
ル領域２３上には、ＬＤＤ構造のＮＭＯＳトランジスタ
１３が形成されている。すなわち、Ｐ型ウェル領域２３
上に形成されたシリコン酸化膜２４（ゲート絶縁膜）を
介してゲート電極としてのポリサイド層２７が形成さ
れ、パターニングされたゲート電極に隣接するＰ型ウェ
ル領域２３の表面近傍には、低濃度の不純物拡散領域で
あるＮ- 型不純物領域２９が形成されている。ＮＭＯＳ
トランジスタ１３のゲート電極（図２のワード線ＷＬ）
としてのポリサイド層２７の側面にはシリコン酸化膜側
壁３５が形成され、これと自己整合的にＰ型ウェル領域
２３表面近傍にＮＭＯＳトランジスタ１３のソース・ド
レイン領域としての高濃度不純物拡散領域（Ｎ+ 型不純
物領域３６）が形成されている。
【００２０】ＮＭＯＳトランジスタ１４のゲート電極層
としてのポリサイド層２７上の一部領域からＮ- 型不純
物領域２９およびＮ+ 型不純物領域３６にかけて、本発
明の特徴の１つである導電層としてのＮ型の多結晶シリ
コン層４０が形成され、ポリサイド層２７およびＮ+ 型
不純物領域３６の双方に対して同時に電気的に接触して
いる。この多結晶シリコン層４０はＮ+ 型不純物領域３
６上でその端部が終端しており、ＮＭＯＳトランジスタ
１３のゲート電極層としてのポリサイド層２７との間
に、このポリサイド層２７との間の耐圧を確保するのに
十分な間隔が確保されている。多結晶シリコン層４０の
端部に隣接するＮ+ 型不純物領域３６には、多結晶シリ
コン層４０のエッチングの際に生じた溝７１が存在し、
その下側に、本発明の主たる特徴である高濃度のＮ+ 型
不純物領域２３６が形成されている。
としてのポリサイド層２７上の一部領域からＮ- 型不純
物領域２９およびＮ+ 型不純物領域３６にかけて、本発
明の特徴の１つである導電層としてのＮ型の多結晶シリ
コン層４０が形成され、ポリサイド層２７およびＮ+ 型
不純物領域３６の双方に対して同時に電気的に接触して
いる。この多結晶シリコン層４０はＮ+ 型不純物領域３
６上でその端部が終端しており、ＮＭＯＳトランジスタ
１３のゲート電極層としてのポリサイド層２７との間
に、このポリサイド層２７との間の耐圧を確保するのに
十分な間隔が確保されている。多結晶シリコン層４０の
端部に隣接するＮ+ 型不純物領域３６には、多結晶シリ
コン層４０のエッチングの際に生じた溝７１が存在し、
その下側に、本発明の主たる特徴である高濃度のＮ+ 型
不純物領域２３６が形成されている。
【００２１】ポリサイド層２７および多結晶シリコン層
４０の上部には、層間絶縁膜としてのシリコン酸化膜３
８，４４を介して接地ライン（Ｖｓｓ）としてのポリサ
イド層４３が設けられ、さらにこれを覆って平坦化絶縁
膜としてのシリコン酸化膜４５が形成されている。そし
て、これらのシリコン酸化膜４５，４４，３８を貫通し
てコンタクト用開口部４６が形成されている。
４０の上部には、層間絶縁膜としてのシリコン酸化膜３
８，４４を介して接地ライン（Ｖｓｓ）としてのポリサ
イド層４３が設けられ、さらにこれを覆って平坦化絶縁
膜としてのシリコン酸化膜４５が形成されている。そし
て、これらのシリコン酸化膜４５，４４，３８を貫通し
てコンタクト用開口部４６が形成されている。
【００２２】シリコン酸化膜４５上にはＮ型の多結晶シ
リコン層４７が形成され、図３に示すようにパターニン
グされてＴＦＴ１５，１５’のゲート電極を形成してい
る。このうち、ＴＦＴ１５のゲート電極となる多結晶シ
リコン層４７は、図１に示すように、コンタクト用開口
部４６の底部において多結晶シリコン層４０に接続され
ている。
リコン層４７が形成され、図３に示すようにパターニン
グされてＴＦＴ１５，１５’のゲート電極を形成してい
る。このうち、ＴＦＴ１５のゲート電極となる多結晶シ
リコン層４７は、図１に示すように、コンタクト用開口
部４６の底部において多結晶シリコン層４０に接続され
ている。
【００２３】多結晶シリコン層４７上には一部に開口部
５３を有するシリコン酸化膜５２が形成され、さらにそ
の上にはＴＦＴ１５のチャネル領域、ソース・ドレイン
領域および電源ライン（Ｖｄｄ）としての多結晶シリコ
ン層５６が形成され、開口部５３において多結晶シリコ
ン層４７と接続している。
５３を有するシリコン酸化膜５２が形成され、さらにそ
の上にはＴＦＴ１５のチャネル領域、ソース・ドレイン
領域および電源ライン（Ｖｄｄ）としての多結晶シリコ
ン層５６が形成され、開口部５３において多結晶シリコ
ン層４７と接続している。
【００２４】そして、以上の素子構造を覆うようにして
平坦化絶縁膜としてのシリコン酸化膜５７が形成されて
いる。
平坦化絶縁膜としてのシリコン酸化膜５７が形成されて
いる。
【００２５】一方、周辺回路部１２においては、素子分
離領域であるシリコン酸化膜２２によって区画されたシ
リコン基体２１の表面近傍に、電源ラインコンタクト領
域としてのＰ+ 型不純物領域３７が形成されている。こ
のＰ+ 型不純物領域３７上にはシリコン酸化膜３８，４
４，４５が形成されている。そして、これらのシリコン
酸化膜３８，４４，４５を貫通するようにして電源ライ
ンコンタクト用開口部４８が形成されている。この開口
部４８はＰ型の多結晶シリコン層４７で覆われ、さらに
その上には一部に開口部５０を有するシリコン酸化膜５
２が形成されている。シリコン酸化膜５２の上には、Ｐ
型の多結晶シリコン層５６が形成され、開口部５０にお
いて多結晶シリコン層４７と接続している。これによ
り、多結晶シリコン層５６は多結晶シリコン層４７を介
して電源ラインコンタクト用開口部４８の底部のＰ+ 型
不純物領域３７と電気的に接続されている。多結晶シリ
コン層５６の上にはシリコン酸化膜５７が形成されてい
る。シリコン酸化膜５７，５２，４５，４４，３８に
は、これらを貫通してＰ+ 型不純物領域３７に達するコ
ンタクト孔が形成され、チタン／チタン窒化層６１等と
タングステン層６２とによって埋められている。そし
て、タングステン層６２は、チタン／チタン窒化層６
３、アルミニウム層６４およびチタン窒化層６５からな
る所定パターンの第１層目の積層アルミニウム配線１７
に接続されている。
離領域であるシリコン酸化膜２２によって区画されたシ
リコン基体２１の表面近傍に、電源ラインコンタクト領
域としてのＰ+ 型不純物領域３７が形成されている。こ
のＰ+ 型不純物領域３７上にはシリコン酸化膜３８，４
４，４５が形成されている。そして、これらのシリコン
酸化膜３８，４４，４５を貫通するようにして電源ライ
ンコンタクト用開口部４８が形成されている。この開口
部４８はＰ型の多結晶シリコン層４７で覆われ、さらに
その上には一部に開口部５０を有するシリコン酸化膜５
２が形成されている。シリコン酸化膜５２の上には、Ｐ
型の多結晶シリコン層５６が形成され、開口部５０にお
いて多結晶シリコン層４７と接続している。これによ
り、多結晶シリコン層５６は多結晶シリコン層４７を介
して電源ラインコンタクト用開口部４８の底部のＰ+ 型
不純物領域３７と電気的に接続されている。多結晶シリ
コン層５６の上にはシリコン酸化膜５７が形成されてい
る。シリコン酸化膜５７，５２，４５，４４，３８に
は、これらを貫通してＰ+ 型不純物領域３７に達するコ
ンタクト孔が形成され、チタン／チタン窒化層６１等と
タングステン層６２とによって埋められている。そし
て、タングステン層６２は、チタン／チタン窒化層６
３、アルミニウム層６４およびチタン窒化層６５からな
る所定パターンの第１層目の積層アルミニウム配線１７
に接続されている。
【００２６】図４は図１のメモリセル形成領域１１にお
けるシェアード・コンタクト部分の断面を拡大して表し
たものである。この図に示すように、多結晶シリコン層
４０は、ドライバ用ＭＯＳトランジスタ１４のゲート電
極（ポリサイド層２７）およびアクセス用ＭＯＳトラン
ジスタ１３のソース・ドレイン領域（Ｎ- 型不純物領域
２９、Ｎ+ 型不純物領域３６）の双方に対して同時に接
続している。ここで、多結晶シリコン層４０は、ポリサ
イド層２７とは十分な水平距離ｄ3 をもって接触し、不
純物拡散領域（Ｎ+ 型不純物領域３６およびＮ- 型不純
物領域２９）とは十分な水平距離ｄ4 をもって接触して
いるので、それぞれとのコンタクト面積は十分確保され
ているので、この部分でのコンタクト抵抗は低く抑制さ
れている。一方、ＴＦＴ１５のゲート電極（多結晶シリ
コン層４７）は多結晶シリコン層４０とのみ接触し、そ
の水平方向の接触距離はコンタクト用開口部４６の大き
さｄに等しい。したがって、そのコンタクト面積も十分
確保され、ここでもコンタクト抵抗の増大という問題は
ない。結局、多結晶シリコン層４７は多結晶シリコン層
４０と十分な接触面積をもって接触すると共に、多結晶
シリコン層４０はポリサイド層２７および不純物拡散領
域（Ｎ- 型不純物領域２９，Ｎ+ 型不純物領域３６）と
十分な接触面積をもって接触することとなるため、コン
タクト用開口部４６の大きさｄを従来より小さくしたと
しても、コンタクト抵抗が増大することはない。そし
て、コンタクト用開口部４６の大きさを小さくできるこ
とから、ポリサイド層４３とコンタクト用開口部４６と
の水平間隔ｔ1 、およびポリサイド層２７とコンタクト
用開口部４６との間隔ｔ2 を大きくとることができる。
このため、ＴＦＴ１５’のゲート電極（多結晶シリコン
層４７）とＶｓｓライン（ポリサイド層４３）およびワ
ード線であるＮＭＯＳトランジスタ１３のゲート電極
（ポリサイド層２７）との間の耐圧を十分確保すること
ができる。
けるシェアード・コンタクト部分の断面を拡大して表し
たものである。この図に示すように、多結晶シリコン層
４０は、ドライバ用ＭＯＳトランジスタ１４のゲート電
極（ポリサイド層２７）およびアクセス用ＭＯＳトラン
ジスタ１３のソース・ドレイン領域（Ｎ- 型不純物領域
２９、Ｎ+ 型不純物領域３６）の双方に対して同時に接
続している。ここで、多結晶シリコン層４０は、ポリサ
イド層２７とは十分な水平距離ｄ3 をもって接触し、不
純物拡散領域（Ｎ+ 型不純物領域３６およびＮ- 型不純
物領域２９）とは十分な水平距離ｄ4 をもって接触して
いるので、それぞれとのコンタクト面積は十分確保され
ているので、この部分でのコンタクト抵抗は低く抑制さ
れている。一方、ＴＦＴ１５のゲート電極（多結晶シリ
コン層４７）は多結晶シリコン層４０とのみ接触し、そ
の水平方向の接触距離はコンタクト用開口部４６の大き
さｄに等しい。したがって、そのコンタクト面積も十分
確保され、ここでもコンタクト抵抗の増大という問題は
ない。結局、多結晶シリコン層４７は多結晶シリコン層
４０と十分な接触面積をもって接触すると共に、多結晶
シリコン層４０はポリサイド層２７および不純物拡散領
域（Ｎ- 型不純物領域２９，Ｎ+ 型不純物領域３６）と
十分な接触面積をもって接触することとなるため、コン
タクト用開口部４６の大きさｄを従来より小さくしたと
しても、コンタクト抵抗が増大することはない。そし
て、コンタクト用開口部４６の大きさを小さくできるこ
とから、ポリサイド層４３とコンタクト用開口部４６と
の水平間隔ｔ1 、およびポリサイド層２７とコンタクト
用開口部４６との間隔ｔ2 を大きくとることができる。
このため、ＴＦＴ１５’のゲート電極（多結晶シリコン
層４７）とＶｓｓライン（ポリサイド層４３）およびワ
ード線であるＮＭＯＳトランジスタ１３のゲート電極
（ポリサイド層２７）との間の耐圧を十分確保すること
ができる。
【００２７】ところで、従来のベリッド・コンタクト方
式では、図２１（ｂ）に示したように、拡散領域のうち
高濃度のＮ+ 型不純物領域３６はポリサイド層２７の下
側には存在し得ないため、Ｎ+ 型不純物領域３６のサイ
ズが極めて微細なものになってしまうと共に、ＮＭＯＳ
トランジスタ１４のゲート電極層（ポリサイド層２７）
は低濃度のＮ- 型不純物領域１２９とのみ接触すること
になること、および、ポリサイド層２７のエッチング時
にＮ- 型不純物領域１２９に形成された溝１７１がシリ
コン酸化膜側壁３５の形成時にシリコン酸化膜側壁２０
１によって埋められてしまっているため、その後イオン
注入をしても溝１７１の下部領域にはほとんどイオン注
入が行われず、この部分で抵抗が増大すること、等の理
由から、結局ＮＭＯＳトランジスタ１３のソース・ドレ
イン領域（拡散領域）自体としての抵抗が増大するとい
う問題があった。
式では、図２１（ｂ）に示したように、拡散領域のうち
高濃度のＮ+ 型不純物領域３６はポリサイド層２７の下
側には存在し得ないため、Ｎ+ 型不純物領域３６のサイ
ズが極めて微細なものになってしまうと共に、ＮＭＯＳ
トランジスタ１４のゲート電極層（ポリサイド層２７）
は低濃度のＮ- 型不純物領域１２９とのみ接触すること
になること、および、ポリサイド層２７のエッチング時
にＮ- 型不純物領域１２９に形成された溝１７１がシリ
コン酸化膜側壁３５の形成時にシリコン酸化膜側壁２０
１によって埋められてしまっているため、その後イオン
注入をしても溝１７１の下部領域にはほとんどイオン注
入が行われず、この部分で抵抗が増大すること、等の理
由から、結局ＮＭＯＳトランジスタ１３のソース・ドレ
イン領域（拡散領域）自体としての抵抗が増大するとい
う問題があった。
【００２８】これに対し、本実施例の素子構造ではその
ような問題がない。すなわち、後述する製造工程からも
明らかなように、本実施例では、ポリサイド層２７をエ
ッチングしてパターニングしてから拡散領域（Ｎ- 型不
純物領域２９およびＮ+ 型不純物領域３６）を形成し、
しかるのち、多結晶シリコン層４０の形成とエッチング
とを行うようにしているため、図４に示したように、多
結晶シリコン層４０の下側にも高濃度のＮ+ 型不純物領
域３６が存在することができる。このため、Ｎ+ 型不純
物領域３６の大きさが十分確保される。また、多結晶シ
リコン層４０と高濃度のＮ+ 型不純物領域３６とが直接
接触している部分が存在するので、この点もコンタクト
抵抗の増大防止に効果が大きい。また、多結晶シリコン
層４０の端部に隣接するＮ+ 型不純物領域３６には、多
結晶シリコン層４０をパターニングするためのエッチン
グの際に生じた溝７１が存在しているので、このままで
は、この溝部分でのＮ+ 型不純物領域３６の厚さが十分
でなくなり、抵抗増大の一因となるが、本実施例の素子
構造では、溝７１がシリコン酸化膜４４によって埋めら
れる前に溝７１の下側にイオン注入を行うことが可能な
ので、溝７１の下側に高濃度のＮ+ 型不純物領域２３６
を形成することが可能となる。このため、溝７１の部分
でも高濃度のＮ+ 型不純物領域の厚さが十分に確保さ
れ、抵抗増大の問題が解消されている。結局、拡散領域
全体としての抵抗値の増大が抑制されている。
ような問題がない。すなわち、後述する製造工程からも
明らかなように、本実施例では、ポリサイド層２７をエ
ッチングしてパターニングしてから拡散領域（Ｎ- 型不
純物領域２９およびＮ+ 型不純物領域３６）を形成し、
しかるのち、多結晶シリコン層４０の形成とエッチング
とを行うようにしているため、図４に示したように、多
結晶シリコン層４０の下側にも高濃度のＮ+ 型不純物領
域３６が存在することができる。このため、Ｎ+ 型不純
物領域３６の大きさが十分確保される。また、多結晶シ
リコン層４０と高濃度のＮ+ 型不純物領域３６とが直接
接触している部分が存在するので、この点もコンタクト
抵抗の増大防止に効果が大きい。また、多結晶シリコン
層４０の端部に隣接するＮ+ 型不純物領域３６には、多
結晶シリコン層４０をパターニングするためのエッチン
グの際に生じた溝７１が存在しているので、このままで
は、この溝部分でのＮ+ 型不純物領域３６の厚さが十分
でなくなり、抵抗増大の一因となるが、本実施例の素子
構造では、溝７１がシリコン酸化膜４４によって埋めら
れる前に溝７１の下側にイオン注入を行うことが可能な
ので、溝７１の下側に高濃度のＮ+ 型不純物領域２３６
を形成することが可能となる。このため、溝７１の部分
でも高濃度のＮ+ 型不純物領域の厚さが十分に確保さ
れ、抵抗増大の問題が解消されている。結局、拡散領域
全体としての抵抗値の増大が抑制されている。
【００２９】次に、以上のような構成のＳＲＡＭ装置の
製造方法を説明する。
製造方法を説明する。
【００３０】まず、図５に示すように、いわゆるＬＯＣ
ＯＳ(Local Oxidation of Silicon)法によって、膜厚が
４００ｎｍ程度のシリコン酸化膜２２をＮ型のシリコン
基体２１の表面に選択的に形成する。これにより、シリ
コン酸化膜２２が形成された素子間分離領域とシリコン
酸化膜２２に囲まれた素子活性領域との区画がなされ
る。
ＯＳ(Local Oxidation of Silicon)法によって、膜厚が
４００ｎｍ程度のシリコン酸化膜２２をＮ型のシリコン
基体２１の表面に選択的に形成する。これにより、シリ
コン酸化膜２２が形成された素子間分離領域とシリコン
酸化膜２２に囲まれた素子活性領域との区画がなされ
る。
【００３１】次に、図６に示すように、メモリセル形成
領域１１のシリコン基体２１中にボロン（Ｂ）を選択的
にイオン注入してＰ型ウェル領域２３を形成した後、ゲ
ート絶縁膜としてのシリコン酸化膜２４を素子活性領域
の表面に形成する。そして、ＣＶＤ（Chemical Vapor D
eposition)法やスパッタリング法等によって、膜厚が共
に７０〜１５０ｎｍ程度である多結晶シリコン層２５と
タングステンシリコン層２６等のシリサイド層とを順次
に堆積させてポリサイド層２７を形成し、さらにこのポ
リサイド層２７をパターニングしてＮＭＯＳトランジス
タ１３，１４のゲート電極を形成する。周辺回路部１２
のポリサイド層２７は除去する。そして、メモリセル形
成領域１１では、ゲート電極と自己整合的にＮ- 型不純
物領域２９を形成する。すなわち、メモリセル形成領域
１１のソース・ドレイン形成領域２８以外の部分をレジ
スト（図示せず）で覆い、このレジストをマスクにして
砒素（Ａs ）をイオン注入し、低濃度のＮ- 型不純物領
域２９を形成する。同様にして、周辺回路部１２の電源
ラインコンタクト部領域３１には、ボロンをイオン注入
して低濃度のＰ- 型不純物領域３２を形成する。
領域１１のシリコン基体２１中にボロン（Ｂ）を選択的
にイオン注入してＰ型ウェル領域２３を形成した後、ゲ
ート絶縁膜としてのシリコン酸化膜２４を素子活性領域
の表面に形成する。そして、ＣＶＤ（Chemical Vapor D
eposition)法やスパッタリング法等によって、膜厚が共
に７０〜１５０ｎｍ程度である多結晶シリコン層２５と
タングステンシリコン層２６等のシリサイド層とを順次
に堆積させてポリサイド層２７を形成し、さらにこのポ
リサイド層２７をパターニングしてＮＭＯＳトランジス
タ１３，１４のゲート電極を形成する。周辺回路部１２
のポリサイド層２７は除去する。そして、メモリセル形
成領域１１では、ゲート電極と自己整合的にＮ- 型不純
物領域２９を形成する。すなわち、メモリセル形成領域
１１のソース・ドレイン形成領域２８以外の部分をレジ
スト（図示せず）で覆い、このレジストをマスクにして
砒素（Ａs ）をイオン注入し、低濃度のＮ- 型不純物領
域２９を形成する。同様にして、周辺回路部１２の電源
ラインコンタクト部領域３１には、ボロンをイオン注入
して低濃度のＰ- 型不純物領域３２を形成する。
【００３２】次に、図７に示すように、全面にＣＶＤ法
でシリコン酸化膜を堆積させた後、これを異方性エッチ
ングしてゲート電極としてのポリサイド層２７の側面に
シリコン酸化膜側壁３５を形成すると共にシリコン酸化
膜２４を除去し、さらにシリコン酸化膜側壁３５と自己
整合的に高濃度のＮ+ 型不純物領域３６を形成する。す
なわち、メモリセル形成領域１１のソース・ドレイン形
成領域以外の部分を再びレジスト（図示せず）で覆い、
このレジストおよびシリコン酸化膜側壁３５をマスクに
して高濃度の砒素をイオン注入し、Ｎ+ 型不純物領域３
６を形成する。こうして、ＬＤＤ構造のＮＭＯＳトラン
ジスタ１３，１４が形成される。同様にして、周辺回路
部１２の電源ラインコンタクト領域３１には、高濃度の
ボロンをイオン注入してＰ+ 型不純物領域３７を形成す
る。なお、ＮＭＯＳトランジスタ１４は紙面と垂直の方
向にソース・ドレイン領域が形成される。
でシリコン酸化膜を堆積させた後、これを異方性エッチ
ングしてゲート電極としてのポリサイド層２７の側面に
シリコン酸化膜側壁３５を形成すると共にシリコン酸化
膜２４を除去し、さらにシリコン酸化膜側壁３５と自己
整合的に高濃度のＮ+ 型不純物領域３６を形成する。す
なわち、メモリセル形成領域１１のソース・ドレイン形
成領域以外の部分を再びレジスト（図示せず）で覆い、
このレジストおよびシリコン酸化膜側壁３５をマスクに
して高濃度の砒素をイオン注入し、Ｎ+ 型不純物領域３
６を形成する。こうして、ＬＤＤ構造のＮＭＯＳトラン
ジスタ１３，１４が形成される。同様にして、周辺回路
部１２の電源ラインコンタクト領域３１には、高濃度の
ボロンをイオン注入してＰ+ 型不純物領域３７を形成す
る。なお、ＮＭＯＳトランジスタ１４は紙面と垂直の方
向にソース・ドレイン領域が形成される。
【００３３】次に、図８に示すように、全面に層間絶縁
膜としてのシリコン酸化膜３８を形成する。
膜としてのシリコン酸化膜３８を形成する。
【００３４】次に、図９に示すように、メモリセル形成
領域１１において、ＮＭＯＳトランジスタ１３のソース
領域としてのＮ+ 型不純物領域３６とＮＭＯＳトランジ
スタ１４のゲート電極としてのポリサイド層２７とに対
して同時にコンタクトをとるためのシェアード・コンタ
クト用開口部３９を形成する。
領域１１において、ＮＭＯＳトランジスタ１３のソース
領域としてのＮ+ 型不純物領域３６とＮＭＯＳトランジ
スタ１４のゲート電極としてのポリサイド層２７とに対
して同時にコンタクトをとるためのシェアード・コンタ
クト用開口部３９を形成する。
【００３５】続いて、図１０に示すように、全面に多結
晶シリコン層４０を５０ｎｍ程度の膜厚で形成した後、
全面にＮ型不純物である砒素（またはリン）をイオン注
入する。
晶シリコン層４０を５０ｎｍ程度の膜厚で形成した後、
全面にＮ型不純物である砒素（またはリン）をイオン注
入する。
【００３６】次に、図１１に示すように、ＲＩＥ（反応
性イオンエッチング）によって多結晶シリコン層４０
を、Ｎ+ 型不純物領域３６、Ｎ- 型不純物領域２９およ
びポリサイド層２７との接続部が残るように選択的に除
去する。これによって、導電層としての多結晶シリコン
層４０は、Ｎ+ 型不純物領域３６およびポリサイド層２
７に対して同時かつ十分な接触面積をもって接続される
ことになる。なお、このとき、シェアード・コンタクト
用開口部３９の形成された部分のＮ+ 型不純物領域３６
において、多結晶シリコン層４０の端部に隣接した微小
領域がエッチングされるため、図示のようにＮ+ 型不純
物領域３６には深さ約５０ｎｍの溝７１が形成される
が、多結晶シリコン層４０は、ＮＭＯＳトランジスタ１
３のゲート電極としてのポリサイド層２７とはオーバラ
ップしていないので、両者間の耐圧は十分確保される。
性イオンエッチング）によって多結晶シリコン層４０
を、Ｎ+ 型不純物領域３６、Ｎ- 型不純物領域２９およ
びポリサイド層２７との接続部が残るように選択的に除
去する。これによって、導電層としての多結晶シリコン
層４０は、Ｎ+ 型不純物領域３６およびポリサイド層２
７に対して同時かつ十分な接触面積をもって接続される
ことになる。なお、このとき、シェアード・コンタクト
用開口部３９の形成された部分のＮ+ 型不純物領域３６
において、多結晶シリコン層４０の端部に隣接した微小
領域がエッチングされるため、図示のようにＮ+ 型不純
物領域３６には深さ約５０ｎｍの溝７１が形成される
が、多結晶シリコン層４０は、ＮＭＯＳトランジスタ１
３のゲート電極としてのポリサイド層２７とはオーバラ
ップしていないので、両者間の耐圧は十分確保される。
【００３７】次に、同じ図１１に示すように、多結晶シ
リコン層４０と自己整合的に、溝７１の部分からＮ+ 型
不純物領域３６に高濃度のＮ型不純物（砒素またはリ
ン）をイオン注入して、溝７１の下側に高濃度不純物領
域であるＮ+ 型不純物領域２３６を新たに形成する。こ
のとき、特にマスクは必要ない。これにより、上述した
ように、溝７１がネックとなって拡散領域自体としての
抵抗値が増大することを回避することができる。
リコン層４０と自己整合的に、溝７１の部分からＮ+ 型
不純物領域３６に高濃度のＮ型不純物（砒素またはリ
ン）をイオン注入して、溝７１の下側に高濃度不純物領
域であるＮ+ 型不純物領域２３６を新たに形成する。こ
のとき、特にマスクは必要ない。これにより、上述した
ように、溝７１がネックとなって拡散領域自体としての
抵抗値が増大することを回避することができる。
【００３８】次に、図１２に示すように、層間絶縁膜と
してのシリコン酸化膜４４を１５０ｎｍ程度の膜厚で全
面に形成する。このとき、溝７１はシリコン酸化膜４４
によって埋められる。続いて、ＣＶＤ法やスパッタリン
グにより、膜厚が共に３０〜１００ｎｍ程度である多結
晶シリコン層４１とタングステンシリコン層４２等のシ
リサイド層とを順次に堆積させてポリサイド層４３を形
成し、さらにこのポリサイド層４３をパターニングして
メモリセル形成領域１１の接地ライン（Ｖｓｓ）層を形
成する。
してのシリコン酸化膜４４を１５０ｎｍ程度の膜厚で全
面に形成する。このとき、溝７１はシリコン酸化膜４４
によって埋められる。続いて、ＣＶＤ法やスパッタリン
グにより、膜厚が共に３０〜１００ｎｍ程度である多結
晶シリコン層４１とタングステンシリコン層４２等のシ
リサイド層とを順次に堆積させてポリサイド層４３を形
成し、さらにこのポリサイド層４３をパターニングして
メモリセル形成領域１１の接地ライン（Ｖｓｓ）層を形
成する。
【００３９】次に、図１３に示すように、平坦化絶縁膜
としてＢＰＳＧ（ボロン・リン・シリケート・ガラス）
等のシリコン酸化膜４５を２００〜５００ｎｍ程度の膜
厚で全面に形成し、８５０〜９００°Ｃの温度でアニー
ルして、リフローにより平坦化させる。
としてＢＰＳＧ（ボロン・リン・シリケート・ガラス）
等のシリコン酸化膜４５を２００〜５００ｎｍ程度の膜
厚で全面に形成し、８５０〜９００°Ｃの温度でアニー
ルして、リフローにより平坦化させる。
【００４０】次に、図１４に示すように、メモリセル形
成領域１１のシリコン酸化膜４５，４４を貫通して多結
晶シリコン層４０とコンタクトをとるためのコンタクト
用開口部４６を形成すると共に、周辺回路部１２のシリ
コン酸化膜４５，４４を貫通してＰ+ 型不純物領域３７
とコンタクトをとるための電源コンタクト用開口部４８
を形成する。このとき、コンタクト用開口部４６は、従
来のシェアード・コンタクトとは異なり、多結晶シリコ
ン層４０に対してのみ接続すればよく、Ｎ+ 型不純物領
域３６と直接接続する必要はないので、０．４μｍ程度
の大きさで十分であり、従来よりも小さくすることがで
きる。このため、Ｖｓｓラインであるポリサイド層４３
との間隔を大きくすることが可能となり、両者間の耐圧
を十分に確保することができる。
成領域１１のシリコン酸化膜４５，４４を貫通して多結
晶シリコン層４０とコンタクトをとるためのコンタクト
用開口部４６を形成すると共に、周辺回路部１２のシリ
コン酸化膜４５，４４を貫通してＰ+ 型不純物領域３７
とコンタクトをとるための電源コンタクト用開口部４８
を形成する。このとき、コンタクト用開口部４６は、従
来のシェアード・コンタクトとは異なり、多結晶シリコ
ン層４０に対してのみ接続すればよく、Ｎ+ 型不純物領
域３６と直接接続する必要はないので、０．４μｍ程度
の大きさで十分であり、従来よりも小さくすることがで
きる。このため、Ｖｓｓラインであるポリサイド層４３
との間隔を大きくすることが可能となり、両者間の耐圧
を十分に確保することができる。
【００４１】次に、図１５に示すように、ＴＦＴ１５’
のゲート電極となる多結晶シリコン層４７を３０〜７０
ｎｍ程度の膜厚で形成し、図３に示したようにパターニ
ングする。このとき、周辺回路部１２の電源コンタクト
用開口部４８を含む領域の多結晶シリコン層４７は残
す。そして、メモリセル形成領域１１の多結晶シリコン
層４７にはＮ型不純物であるＡｓ（またはＰ）を、周辺
回路部１２の多結晶シリコン層４７にはＰ型不純物であ
るＢを、それぞれイオン注入する。この時点で、コンタ
クト用開口部４６において、ＴＦＴ１５’のゲート電極
としての多結晶シリコン層４７は、多結晶シリコン層４
０を介して、ＮＭＯＳトランジスタ１４のゲート電極と
してのポリサイド層２７およびＮＭＯＳトランジスタ１
３のソース領域としてのＮ+ 型不純物領域３６との電気
的接続が完了する。また、周辺回路部１２の電源コンタ
クト用開口部４８において、多結晶シリコン層４７とＰ
+ 型不純物領域３７との電気的接続が完了する。
のゲート電極となる多結晶シリコン層４７を３０〜７０
ｎｍ程度の膜厚で形成し、図３に示したようにパターニ
ングする。このとき、周辺回路部１２の電源コンタクト
用開口部４８を含む領域の多結晶シリコン層４７は残
す。そして、メモリセル形成領域１１の多結晶シリコン
層４７にはＮ型不純物であるＡｓ（またはＰ）を、周辺
回路部１２の多結晶シリコン層４７にはＰ型不純物であ
るＢを、それぞれイオン注入する。この時点で、コンタ
クト用開口部４６において、ＴＦＴ１５’のゲート電極
としての多結晶シリコン層４７は、多結晶シリコン層４
０を介して、ＮＭＯＳトランジスタ１４のゲート電極と
してのポリサイド層２７およびＮＭＯＳトランジスタ１
３のソース領域としてのＮ+ 型不純物領域３６との電気
的接続が完了する。また、周辺回路部１２の電源コンタ
クト用開口部４８において、多結晶シリコン層４７とＰ
+ 型不純物領域３７との電気的接続が完了する。
【００４２】次に、図１６に示すように、ＣＶＤにより
全面にシリコン酸化膜５２を２０〜５０ｎｍ程度の膜厚
で形成する。
全面にシリコン酸化膜５２を２０〜５０ｎｍ程度の膜厚
で形成する。
【００４３】次に、図１７に示すように、メモリセル形
成領域１１のシリコン酸化膜５２の一部に、ＴＦＴ１
５’のゲート電極層としての多結晶シリコン層４７とコ
ンタクトをとるためのコンタクト用開口部５３を形成す
ると共に、周辺回路部１２のシリコン酸化膜５２の一部
に、電源ラインとしての多結晶シリコン層４７とコンタ
クトをとるためのコンタクト用開口部５４を形成する。
成領域１１のシリコン酸化膜５２の一部に、ＴＦＴ１
５’のゲート電極層としての多結晶シリコン層４７とコ
ンタクトをとるためのコンタクト用開口部５３を形成す
ると共に、周辺回路部１２のシリコン酸化膜５２の一部
に、電源ラインとしての多結晶シリコン層４７とコンタ
クトをとるためのコンタクト用開口部５４を形成する。
【００４４】次に、図１８に示すように、ＣＶＤ等によ
り、ＴＦＴ１５のチャネル領域およびソース・ドレイン
領域となる多結晶シリコン層５６を形成し、これを図３
に示したようにパターニングする。そして、ＴＦＴ１５
のソース・ドレイン領域の多結晶シリコン層５６および
周辺回路部１２の電源ラインコンタクト部の多結晶シリ
コン層５６にボロンをイオン注入し、Ｐ型の高濃度不純
物領域を形成する。これにより、ＴＦＴ１５’のチャネ
ル領域および電源ラインの形成が完了する。なお、ゲー
トに対してドレイン領域を離間させて形成したオフセッ
ト領域を設けると共に、低濃度のＰ型領域をドレイン側
に形成することにより、ドレイン電界を緩和させること
ができ、オン電流を低下させずにオフ電流を低減するこ
とができる。多結晶シリコン層５６は、メモリセル形成
領域１１のコンタクト用開口部５３においてＴＦＴ１５
のゲート電極を構成する多結晶シリコン層４７と接続さ
れる。この多結晶シリコン層５６は、メモリセル形成領
域１１において電源ラインとして用いられると共に、周
辺回路部１２の電源ラインコンタクト領域にまで引き出
され、さらにコンタクト用開口部５４において多結晶シ
リコン層４７に接続させる。
り、ＴＦＴ１５のチャネル領域およびソース・ドレイン
領域となる多結晶シリコン層５６を形成し、これを図３
に示したようにパターニングする。そして、ＴＦＴ１５
のソース・ドレイン領域の多結晶シリコン層５６および
周辺回路部１２の電源ラインコンタクト部の多結晶シリ
コン層５６にボロンをイオン注入し、Ｐ型の高濃度不純
物領域を形成する。これにより、ＴＦＴ１５’のチャネ
ル領域および電源ラインの形成が完了する。なお、ゲー
トに対してドレイン領域を離間させて形成したオフセッ
ト領域を設けると共に、低濃度のＰ型領域をドレイン側
に形成することにより、ドレイン電界を緩和させること
ができ、オン電流を低下させずにオフ電流を低減するこ
とができる。多結晶シリコン層５６は、メモリセル形成
領域１１のコンタクト用開口部５３においてＴＦＴ１５
のゲート電極を構成する多結晶シリコン層４７と接続さ
れる。この多結晶シリコン層５６は、メモリセル形成領
域１１において電源ラインとして用いられると共に、周
辺回路部１２の電源ラインコンタクト領域にまで引き出
され、さらにコンタクト用開口部５４において多結晶シ
リコン層４７に接続させる。
【００４５】次に、図１に示したように、層間絶縁膜と
してＢＰＳＧ等のリフロー膜５７を全面に形成し、これ
を熱処理してリフローにより平坦化した後、周辺回路部
１２に選択的にコンタクト孔５８を形成する。そして、
このコンタクト孔５８をバリアメタル層及び密着層とし
てのチタン／チタン窒化（Ｔｉ／ＴｉＮ）層６１等とタ
ングステン層６２とからなるプラグで埋め込んだ後、バ
リアメタル層等としてのチタン／チタン窒化層６３とＣ
ｕを含有するアルミニウム層６４とを形成し、さらに反
射防止層等としてのチタン窒化層６５を形成した後、こ
れらをパターニングして、第１層目の積層アルミニウム
配線を形成する。こうして、図１に示したＳＲＡＭ装置
が出来上がる。さらにこの後、図示はしないが、層間絶
縁膜と第２層目の積層アルミニウム配線とを形成し、さ
らにプラズマＣＶＤ法によってオーバコート膜としての
シリコン窒化（ＳｉＮ）層を形成することによって全製
造工程を終了する。
してＢＰＳＧ等のリフロー膜５７を全面に形成し、これ
を熱処理してリフローにより平坦化した後、周辺回路部
１２に選択的にコンタクト孔５８を形成する。そして、
このコンタクト孔５８をバリアメタル層及び密着層とし
てのチタン／チタン窒化（Ｔｉ／ＴｉＮ）層６１等とタ
ングステン層６２とからなるプラグで埋め込んだ後、バ
リアメタル層等としてのチタン／チタン窒化層６３とＣ
ｕを含有するアルミニウム層６４とを形成し、さらに反
射防止層等としてのチタン窒化層６５を形成した後、こ
れらをパターニングして、第１層目の積層アルミニウム
配線を形成する。こうして、図１に示したＳＲＡＭ装置
が出来上がる。さらにこの後、図示はしないが、層間絶
縁膜と第２層目の積層アルミニウム配線とを形成し、さ
らにプラズマＣＶＤ法によってオーバコート膜としての
シリコン窒化（ＳｉＮ）層を形成することによって全製
造工程を終了する。
【００４６】
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置およびその製造方法によれば、ドライバ用ＭＯ
Ｓトランジスタのゲート電極層とアクセス用ＭＯＳトラ
ンジスタのソース・ドレイン領域（不純物拡散層）の双
方に同時に電気的に接触する導電層を設け、負荷素子が
この導電層にのみ電気的に接触するように構成する場合
において、不純物拡散層に、導電層の終端部と自己整合
的に高濃度不純物拡散領域を別途形成するようにしたの
で、導電層のエッチング時に生じた溝の下側にも十分な
不純物領域が確保される。このため、溝の存在に起因す
る不純物拡散層の抵抗値の増大を効果的に回避すること
ができ、メモリとしての動作を安定化させることができ
るという効果がある。
モリ装置およびその製造方法によれば、ドライバ用ＭＯ
Ｓトランジスタのゲート電極層とアクセス用ＭＯＳトラ
ンジスタのソース・ドレイン領域（不純物拡散層）の双
方に同時に電気的に接触する導電層を設け、負荷素子が
この導電層にのみ電気的に接触するように構成する場合
において、不純物拡散層に、導電層の終端部と自己整合
的に高濃度不純物拡散領域を別途形成するようにしたの
で、導電層のエッチング時に生じた溝の下側にも十分な
不純物領域が確保される。このため、溝の存在に起因す
る不純物拡散層の抵抗値の増大を効果的に回避すること
ができ、メモリとしての動作を安定化させることができ
るという効果がある。
【図１】本発明の一実施例に係るＳＲＡＭ装置を表す要
部断面図である。
部断面図である。
【図２】このＳＲＡＭ装置のメモリセルの回路構成を表
す回路図である。
す回路図である。
【図３】このＳＲＡＭ装置のメモリセルの要部を表す平
面図である。
面図である。
【図４】図１のＳＲＡＭ装置の要部を表す拡大断面図で
ある。
ある。
【図５】図１のＳＲＡＭ装置の製造方法の最初の工程を
説明するための要部断面図である。
説明するための要部断面図である。
【図６】図５に続く工程を説明するための側断面図であ
る。
る。
【図７】図６に続く工程を説明するための側断面図であ
る。
る。
【図８】図７に続く工程を説明するための側断面図であ
る。
る。
【図９】図８に続く工程を説明するための側断面図であ
る。
る。
【図１０】図９に続く工程を説明するための側断面図で
ある。
ある。
【図１１】図１０に続く工程を説明するための側断面図
である。
である。
【図１２】図１１に続く工程を説明するための側断面図
である。
である。
【図１３】図１２に続く工程を説明するための側断面図
である。
である。
【図１４】図１３に続く工程を説明するための側断面図
である。
である。
【図１５】図１４に続く工程を説明するための側断面図
である。
である。
【図１６】図１５に続く工程を説明するための側断面図
である。
である。
【図１７】図１６に続く工程を説明するための側断面図
である。
である。
【図１８】図１７に続く工程を説明するための側断面図
である。
である。
【図１９】従来のＳＲＡＭ装置の要部を表す平面図およ
び断面図である。
び断面図である。
【図２０】図１９のＳＲＡＭ装置の要部を表す拡大断面
図である。
図である。
【図２１】従来の他のＳＲＡＭ装置の要部を表す平面図
および断面図である。
および断面図である。
１１ メモリセル形成領域 １２ 周辺回路部 １３，１３’ ＮＭＯＳトランジスタ（アクセス用ＭＯ
Ｓトランジスタ） １４，１４’ ＮＭＯＳトランジスタ（ドライバ用ＭＯ
Ｓトランジスタ） １５，１５’ ＴＦＴ（負荷素子：負荷用薄膜トランジ
スタ） １７ 積層アルミニウム配線層 ２１ シリコン基体 ２２ シリコン酸化膜（素子間分離膜） ２３ Ｐ型ウェル領域 ２４ シリコン酸化膜（ゲート絶縁膜） ２７ ポリサイド層（ゲート電極層） ２９ Ｎ- 型不純物領域 ３５ シリコン酸化膜側壁 ３６ Ｎ+ 型不純物領域（ソース・ドレイン領域） ３７ Ｐ+ 型不純物領域 ３８ シリコン酸化膜（第１の層間絶縁膜） ３９ シェアード・コンタクト用開口部（第１の開口
部） ４０ 多結晶シリコン層（導電層） ４３ ポリサイド層 ４４ シリコン酸化膜（第２の層間絶縁膜） ４５、５７ シリコン酸化膜 ４６ コンタクト用開口部（第２の開口部） ４７ 多結晶シリコン層（ＴＦＴのゲート電極層） ４８ 電源コンタクト用開口部 ５０，５３ 開口部 ５２ シリコン酸化膜（ＴＦＴのゲート酸化膜） ５６ 多結晶シリコン層 ２３６ Ｎ+ 型不純物領域（高濃度不純物拡散領域）
Ｓトランジスタ） １４，１４’ ＮＭＯＳトランジスタ（ドライバ用ＭＯ
Ｓトランジスタ） １５，１５’ ＴＦＴ（負荷素子：負荷用薄膜トランジ
スタ） １７ 積層アルミニウム配線層 ２１ シリコン基体 ２２ シリコン酸化膜（素子間分離膜） ２３ Ｐ型ウェル領域 ２４ シリコン酸化膜（ゲート絶縁膜） ２７ ポリサイド層（ゲート電極層） ２９ Ｎ- 型不純物領域 ３５ シリコン酸化膜側壁 ３６ Ｎ+ 型不純物領域（ソース・ドレイン領域） ３７ Ｐ+ 型不純物領域 ３８ シリコン酸化膜（第１の層間絶縁膜） ３９ シェアード・コンタクト用開口部（第１の開口
部） ４０ 多結晶シリコン層（導電層） ４３ ポリサイド層 ４４ シリコン酸化膜（第２の層間絶縁膜） ４５、５７ シリコン酸化膜 ４６ コンタクト用開口部（第２の開口部） ４７ 多結晶シリコン層（ＴＦＴのゲート電極層） ４８ 電源コンタクト用開口部 ５０，５３ 開口部 ５２ シリコン酸化膜（ＴＦＴのゲート酸化膜） ５６ 多結晶シリコン層 ２３６ Ｎ+ 型不純物領域（高濃度不純物拡散領域）
Claims (5)
- 【請求項１】 一対の第１導電型のドライバ用ＭＯＳト
ランジスタと、一対の第１導電型のアクセス用ＭＯＳト
ランジスタと、一対の負荷素子とを含むメモリセルを備
えた半導体メモリ装置であって、 前記ドライバ用ＭＯＳトランジスタのゲート電極層上の
少なくとも一部領域から前記アクセス用ＭＯＳトランジ
スタのソース・ドレイン領域としての不純物拡散層上に
まで延設されると共に、前記不純物拡散層上でその端部
が終端し、前記ゲート電極層および不純物拡散層の双方
に対して同時に電気的に接触する導電層と、 前記導電層の前記端部と自己整合的に前記不純物拡散層
に形成され、前記不純物拡散層と同一の導電型を有する
高濃度不純物拡散領域と、 前記導電層と前記各トランジスタとを覆うように形成さ
れた層間絶縁膜と、 前記導電層の上の層間絶縁膜を貫通して前記導電層に達
するように形成されたコンタクト用開口部とを備え、 かつ、前記負荷素子は、前記コンタクト用開口部を覆っ
て形成され、前記導電層に対して電気的に接続されてい
ることを特徴とする半導体メモリ装置。 - 【請求項２】 前記負荷素子は第２導電型の薄膜トラン
ジスタで構成されることを特徴とする請求項１記載の半
導体メモリ装置。 - 【請求項３】 一対の第１導電型のドライバ用ＭＯＳト
ランジスタと、一対の第１導電型のアクセス用ＭＯＳト
ランジスタと、一対の負荷素子とを含むメモリセルを備
えた半導体メモリ装置の製造方法であって、 半導体基板上にドライバ用ＭＯＳトランジスタとアクセ
ス用ＭＯＳトランジスタとを形成する工程と、 前記ドライバ用ＭＯＳトランジスタおよびアクセス用Ｍ
ＯＳトランジスタの上に第１の層間絶縁膜を形成する工
程と、 前記第１の層間絶縁膜に、前記ドライバ用ＭＯＳトラン
ジスタのゲート電極層およびアクセス用ＭＯＳトランジ
スタのソース・ドライバ領域としての不純物拡散層に対
する共通のコンタクトを形成するための第１の開口部を
形成する工程と、 前記第１の開口部を覆うように導電層を形成する工程
と、 前記導電層を、前記導電層が前記不純物拡散層上で終端
するようにエッチングする工程と、 前記導電層の終端部と自己整合的に、前記不純物拡散層
に、前記不純物拡散層と同一導電型の高濃度不純物拡散
領域を形成する工程と、 前記導電層の上に第２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜に、前記導電層に達する第２の開
口部を形成する工程と、 前記第２の開口部を覆うようにして前記負荷素子を形成
する工程とを含むことを特徴とする半導体メモリ装置の
製造方法。 - 【請求項４】 前記負荷素子は第２導電型の薄膜トラン
ジスタで形成されることを特徴とする請求項３記載の半
導体メモリ装置の製造方法。 - 【請求項５】 前記高濃度不純物拡散領域の形成をイオ
ン注入によって行うことを特徴とする請求項３記載の半
導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7332351A JPH0964202A (ja) | 1995-06-13 | 1995-12-20 | 半導体メモリ装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16936295 | 1995-06-13 | ||
| JP7-169362 | 1995-06-13 | ||
| JP7332351A JPH0964202A (ja) | 1995-06-13 | 1995-12-20 | 半導体メモリ装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964202A true JPH0964202A (ja) | 1997-03-07 |
Family
ID=26492724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7332351A Pending JPH0964202A (ja) | 1995-06-13 | 1995-12-20 | 半導体メモリ装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964202A (ja) |
-
1995
- 1995-12-20 JP JP7332351A patent/JPH0964202A/ja active Pending
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