JPH0964286A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0964286A JPH0964286A JP7234723A JP23472395A JPH0964286A JP H0964286 A JPH0964286 A JP H0964286A JP 7234723 A JP7234723 A JP 7234723A JP 23472395 A JP23472395 A JP 23472395A JP H0964286 A JPH0964286 A JP H0964286A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
- H10D1/43—Resistors having PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 フィールド絶縁膜の素子孔にＰＮ接合を形成
した半導体装置において、ＰＮ接合の寸法ばらつきの低
減と逆方向特性の改善を可能にする。 【解決手段】 フィールド絶縁膜の素子孔を全周又は一
部区間にわたって覆うようにＳｉＯ2 等の絶縁膜の上に
ポリＳｉ等の導電材層１７を重ねて閉ループ状の積層を
形成し、この積層に対して自己整合的に不純物ドープ領
域１８，１８Ａを形成して素子孔内の半導体領域との間
にＰＮ接合を形成する。積層の内方端縁１７ａを素子孔
の縁部１４ａより内側に配置することによりＰＮ接合を
素子孔の縁部１４ａより内側に終端させる。領域１８，
１８Ａは、抵抗領域、ＭＯＳ型トランジスタのドレイン
領域、バイポーラトランジスタのコレクタ領域等として
利用可能である。
した半導体装置において、ＰＮ接合の寸法ばらつきの低
減と逆方向特性の改善を可能にする。 【解決手段】 フィールド絶縁膜の素子孔を全周又は一
部区間にわたって覆うようにＳｉＯ2 等の絶縁膜の上に
ポリＳｉ等の導電材層１７を重ねて閉ループ状の積層を
形成し、この積層に対して自己整合的に不純物ドープ領
域１８，１８Ａを形成して素子孔内の半導体領域との間
にＰＮ接合を形成する。積層の内方端縁１７ａを素子孔
の縁部１４ａより内側に配置することによりＰＮ接合を
素子孔の縁部１４ａより内側に終端させる。領域１８，
１８Ａは、抵抗領域、ＭＯＳ型トランジスタのドレイン
領域、バイポーラトランジスタのコレクタ領域等として
利用可能である。
Description
【０００１】
【発明の属する技術分野】この発明は、フィールド絶縁
膜の素子孔にＰＮ接合を形成した半導体装置に関し、特
に素子孔の縁部を覆う閉ループ状の導電材／絶縁材積層
に対して自己整合的に不純物ドープ領域を形成したこと
によりＰＮ接合の寸法ばらつきの低減と逆方向特性の改
善を可能にしたものである。
膜の素子孔にＰＮ接合を形成した半導体装置に関し、特
に素子孔の縁部を覆う閉ループ状の導電材／絶縁材積層
に対して自己整合的に不純物ドープ領域を形成したこと
によりＰＮ接合の寸法ばらつきの低減と逆方向特性の改
善を可能にしたものである。
【０００２】
【従来の技術】従来、ＭＯＳ型ＩＣ等で用いられる抵抗
素子としては、図７，８に示すものが知られている。図
８は、図７のＸ−Ｘ’線に沿う断面を示す。
素子としては、図７，８に示すものが知られている。図
８は、図７のＸ−Ｘ’線に沿う断面を示す。
【０００３】Ｐ型Ｓｉ（シリコン）からなる半導体基板
１０は、Ｎ型のウェル領域１２を備えており、ウェル領
域１２の表面には、周知の選択酸化処理により素子孔１
４Ａを有する厚いＳｉＯ2 からなるフィールド絶縁膜１
４が形成される。１４ａは、素子孔１４Ａの縁部を示
す。
１０は、Ｎ型のウェル領域１２を備えており、ウェル領
域１２の表面には、周知の選択酸化処理により素子孔１
４Ａを有する厚いＳｉＯ2 からなるフィールド絶縁膜１
４が形成される。１４ａは、素子孔１４Ａの縁部を示
す。
【０００４】素子孔１４Ａ内の半導体領域の表面には、
酸化処理により薄いＳｉＯ2 からなる絶縁膜１６が形成
される。ウェル領域１２の表面には、絶縁膜１４をマス
クとする選択的不純物ドーピング処理によりＰ+ 型の不
純物ドープ領域１８が素子孔１４Ａに自己整合した形で
形成され、ウェル領域１２との間にＰＮ接合１８ａを形
成する。ＰＮ接合１８ａは、素子孔１４Ａの縁部１４ａ
の外側で絶縁膜１４の下面に終端する。
酸化処理により薄いＳｉＯ2 からなる絶縁膜１６が形成
される。ウェル領域１２の表面には、絶縁膜１４をマス
クとする選択的不純物ドーピング処理によりＰ+ 型の不
純物ドープ領域１８が素子孔１４Ａに自己整合した形で
形成され、ウェル領域１２との間にＰＮ接合１８ａを形
成する。ＰＮ接合１８ａは、素子孔１４Ａの縁部１４ａ
の外側で絶縁膜１４の下面に終端する。
【０００５】絶縁膜１４の上には、素子孔１４Ａ内の絶
縁膜１６を覆ってＳｉＯ2 等の絶縁膜２０が形成され
る。絶縁膜１６，２０の積層には、Ｐ+ 型領域１８の第
１及び第２のコンタクト位置にそれぞれ対応して第１及
び第２の接続孔が形成される。絶縁膜２０の上には、第
１及び第２の接続孔を介してＰ+ 型領域１８の第１及び
第２のコンタクト位置にそれぞれ接続される第１及び第
２の配線層２２Ａ及び２２Ｂが形成される。２２ａ及び
２２ｂは、配線層２２Ａ及び２２Ｂのコンタクト部をそ
れぞれ示す。
縁膜１６を覆ってＳｉＯ2 等の絶縁膜２０が形成され
る。絶縁膜１６，２０の積層には、Ｐ+ 型領域１８の第
１及び第２のコンタクト位置にそれぞれ対応して第１及
び第２の接続孔が形成される。絶縁膜２０の上には、第
１及び第２の接続孔を介してＰ+ 型領域１８の第１及び
第２のコンタクト位置にそれぞれ接続される第１及び第
２の配線層２２Ａ及び２２Ｂが形成される。２２ａ及び
２２ｂは、配線層２２Ａ及び２２Ｂのコンタクト部をそ
れぞれ示す。
【０００６】ところで、従来のＭＯＳ型ＩＣで用いられ
るＭＯＳ型トランジスタとしては、図９，１０に示すも
のが知られている。図１０は、図９のＹ−Ｙ’線に沿う
断面を示す。
るＭＯＳ型トランジスタとしては、図９，１０に示すも
のが知られている。図１０は、図９のＹ−Ｙ’線に沿う
断面を示す。
【０００７】Ｓｉからなる半導体基板に設けられたＰ型
のウェル領域３０の表面には、Ｐ+型のチャンネル阻止
領域３２を介して厚いＳｉＯ2 からなるフィールド絶縁
膜３４が選択酸化処理により形成される。絶縁膜３４
は、素子孔３４Ａを有する。３４ａは、素子孔３４Ａの
縁部を示す。
のウェル領域３０の表面には、Ｐ+型のチャンネル阻止
領域３２を介して厚いＳｉＯ2 からなるフィールド絶縁
膜３４が選択酸化処理により形成される。絶縁膜３４
は、素子孔３４Ａを有する。３４ａは、素子孔３４Ａの
縁部を示す。
【０００８】素子孔３４Ａ内の半導体領域の表面には、
酸化処理により薄いＳｉＯ2 からなる絶縁膜３６が形成
される。絶縁膜３６の上には、ポリＳｉからなる導電材
層３８がゲート電極層として形成される。絶縁膜３６に
おいて導電材層３８の下に位置する部分は、ゲート絶縁
膜として機能する。
酸化処理により薄いＳｉＯ2 からなる絶縁膜３６が形成
される。絶縁膜３６の上には、ポリＳｉからなる導電材
層３８がゲート電極層として形成される。絶縁膜３６に
おいて導電材層３８の下に位置する部分は、ゲート絶縁
膜として機能する。
【０００９】ウェル領域３０の表面には、絶縁膜３６及
び導電材層３８の積層と絶縁膜３４とをマスクとする選
択的不純物ドーピング処理によりＮ型の不純物ドープ領
域４０Ｓ，４０Ｄが導電材層３８及び素子孔３４Ａに自
己整合した形で形成され、ウェル領域３０との間にそれ
ぞれＰＮ接合を形成する。図１０において、４０ａは、
Ｎ型領域４０Ｄとウェル領域３０との間に形成されるＰ
Ｎ接合を示す。ＰＮ接合４０ａは、素子孔３４Ａの縁部
３４ａに沿った部分では絶縁膜３４の下面に終端する。
このことは、Ｎ型領域４０Ｓとウェル領域３０との間に
形成されるＰＮ接合についても同様である。
び導電材層３８の積層と絶縁膜３４とをマスクとする選
択的不純物ドーピング処理によりＮ型の不純物ドープ領
域４０Ｓ，４０Ｄが導電材層３８及び素子孔３４Ａに自
己整合した形で形成され、ウェル領域３０との間にそれ
ぞれＰＮ接合を形成する。図１０において、４０ａは、
Ｎ型領域４０Ｄとウェル領域３０との間に形成されるＰ
Ｎ接合を示す。ＰＮ接合４０ａは、素子孔３４Ａの縁部
３４ａに沿った部分では絶縁膜３４の下面に終端する。
このことは、Ｎ型領域４０Ｓとウェル領域３０との間に
形成されるＰＮ接合についても同様である。
【００１０】Ｎ型領域４０Ｄ及び４０Ｄは、いずれも不
純物濃度が比較的低いもので、それぞれソース領域及び
ドレイン領域として機能する。Ｎ型領域４０Ｄは、ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ Ｄｒａｉｎ）とも呼
ばれ、ドレイン電界の集中を緩和してホットキャリア耐
性を高めるのに役立つ。
純物濃度が比較的低いもので、それぞれソース領域及び
ドレイン領域として機能する。Ｎ型領域４０Ｄは、ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ Ｄｒａｉｎ）とも呼
ばれ、ドレイン電界の集中を緩和してホットキャリア耐
性を高めるのに役立つ。
【００１１】導電材層３８の両側部には、ＳｉＯ2 等か
らなるサイドスペーサ４２が形成される。ウェル領域３
０の表面には、絶縁膜３６、導電材層３８及びサイドス
ペーサ４２の積層と絶縁膜３４とをマスクとする選択的
不純物ドーピング処理によりＮ+ 型の不純物ドープ領域
４４Ｓ，４４Ｄが形成される。Ｎ+ 型領域４４Ｓ及び４
４Ｄは、いずれも不純物濃度が比較的高いもので、それ
ぞれソース領域及びドレイン領域として機能する。
らなるサイドスペーサ４２が形成される。ウェル領域３
０の表面には、絶縁膜３６、導電材層３８及びサイドス
ペーサ４２の積層と絶縁膜３４とをマスクとする選択的
不純物ドーピング処理によりＮ+ 型の不純物ドープ領域
４４Ｓ，４４Ｄが形成される。Ｎ+ 型領域４４Ｓ及び４
４Ｄは、いずれも不純物濃度が比較的高いもので、それ
ぞれソース領域及びドレイン領域として機能する。
【００１２】絶縁膜３４の上には、絶縁膜３６、導電材
層３８及びサイドスペーサ４２を覆ってＳｉＯ2 等の絶
縁膜４６が形成される。絶縁膜３６，４６の積層には、
Ｎ+型領域４４Ｓ，４４Ｄのソースコンタクト位置及び
ドレインコンタクト位置にそれぞれ対応してソース接続
孔及びドレイン接続孔が形成される。絶縁膜４６の上に
は、ソース接続孔及びドレイン接続孔を介してＮ+ 型領
域４４Ｓ及び４４Ｄにそれぞれ接続されるソース配線層
４８Ｓ及びドレイン配線層４８Ｄが形成される。４８ｓ
及び４８ｄは、配線層４８Ｓ及び４８Ｄのコンタクト部
をそれぞれ示す。
層３８及びサイドスペーサ４２を覆ってＳｉＯ2 等の絶
縁膜４６が形成される。絶縁膜３６，４６の積層には、
Ｎ+型領域４４Ｓ，４４Ｄのソースコンタクト位置及び
ドレインコンタクト位置にそれぞれ対応してソース接続
孔及びドレイン接続孔が形成される。絶縁膜４６の上に
は、ソース接続孔及びドレイン接続孔を介してＮ+ 型領
域４４Ｓ及び４４Ｄにそれぞれ接続されるソース配線層
４８Ｓ及びドレイン配線層４８Ｄが形成される。４８ｓ
及び４８ｄは、配線層４８Ｓ及び４８Ｄのコンタクト部
をそれぞれ示す。
【００１３】
【発明が解決しようとする課題】図７，８に示した従来
技術によると、フィールド絶縁膜１４を形成するための
選択酸化処理の際にロット間、ロット内又はウエハ内で
処理条件（時間、温度、雰囲気等）が必ずしも一定しな
い。このため、素子孔１４Ａの寸法がばらつき、コンタ
クト部２２ａ及び２２ｂの間の抵抗値がばらつくという
問題点がある。
技術によると、フィールド絶縁膜１４を形成するための
選択酸化処理の際にロット間、ロット内又はウエハ内で
処理条件（時間、温度、雰囲気等）が必ずしも一定しな
い。このため、素子孔１４Ａの寸法がばらつき、コンタ
クト部２２ａ及び２２ｂの間の抵抗値がばらつくという
問題点がある。
【００１４】また、図９，１０に示した従来技術による
と、素子孔３４Ａの寸法が上記したと同様の理由により
ばらつくと共にチャンネル阻止領域３２の形成条件も一
定しないため、ソース及びドレイン領域４０Ｓ，４０
Ｄ，４４Ｓ，４４Ｄの寸法がばらつき、トランジスタ特
性がばらつくという問題点がある。
と、素子孔３４Ａの寸法が上記したと同様の理由により
ばらつくと共にチャンネル阻止領域３２の形成条件も一
定しないため、ソース及びドレイン領域４０Ｓ，４０
Ｄ，４４Ｓ，４４Ｄの寸法がばらつき、トランジスタ特
性がばらつくという問題点がある。
【００１５】さらに、図９に示すようにゲート電極層と
しての導電材層３８と素子孔３４Ａの縁部３４ａとが交
差する領域Ｚ1 ，Ｚ2 にあっては、図１０に示すように
逆方向リーク電流ＩL が集中しやすく、静電破壊や経時
的接合破壊が発生しやすいという問題点がある。これ
は、ゲート中央領域Ｚ3 と交差領域Ｚ1 ，Ｚ2 とでＰＮ
接合４０ａに関する不純物濃度プロファイルが異なるこ
とによるものと発明者は考えている。
しての導電材層３８と素子孔３４Ａの縁部３４ａとが交
差する領域Ｚ1 ，Ｚ2 にあっては、図１０に示すように
逆方向リーク電流ＩL が集中しやすく、静電破壊や経時
的接合破壊が発生しやすいという問題点がある。これ
は、ゲート中央領域Ｚ3 と交差領域Ｚ1 ，Ｚ2 とでＰＮ
接合４０ａに関する不純物濃度プロファイルが異なるこ
とによるものと発明者は考えている。
【００１６】この発明の目的は、上記したような問題点
を解決することができる新規な半導体装置を提供するこ
とにある。
を解決することができる新規な半導体装置を提供するこ
とにある。
【００１７】
【課題を解決するための手段】この発明に係る第１の半
導体装置は、一主表面を有する半導体基板と、前記一主
表面に形成された比較的厚い第１の絶縁膜であって、前
記一主表面の一部に対応した素子孔を有するものと、前
記素子孔の縁部の全周にわたって該縁部を覆うように比
較的薄い第２の絶縁膜の上に導電材層を重ねて形成され
た閉ループ状の積層と、この積層に対して自己整合的に
形成された不純物ドープ領域であって、前記素子孔内の
半導体領域との間にＰＮ接合を形成するものとを備え、
前記積層の内方端縁を前記素子孔の縁部の全周にわたっ
て該縁部より内側に配置することにより前記ＰＮ接合を
前記素子孔の縁部の全周にわたって該縁部より内側に終
端させたことを特徴とするものである。
導体装置は、一主表面を有する半導体基板と、前記一主
表面に形成された比較的厚い第１の絶縁膜であって、前
記一主表面の一部に対応した素子孔を有するものと、前
記素子孔の縁部の全周にわたって該縁部を覆うように比
較的薄い第２の絶縁膜の上に導電材層を重ねて形成され
た閉ループ状の積層と、この積層に対して自己整合的に
形成された不純物ドープ領域であって、前記素子孔内の
半導体領域との間にＰＮ接合を形成するものとを備え、
前記積層の内方端縁を前記素子孔の縁部の全周にわたっ
て該縁部より内側に配置することにより前記ＰＮ接合を
前記素子孔の縁部の全周にわたって該縁部より内側に終
端させたことを特徴とするものである。
【００１８】また、この発明に係る第２の半導体装置
は、一主表面を有する半導体基板と、前記一主表面に形
成された比較的厚い第１の絶縁膜であって、前記一主表
面の一部に対応した素子孔を有するものと、前記素子孔
を分割するように前記素子孔内の半導体領域上を横断し
て形成された第１の積層部分と、この第１の積層部分の
一方側で該第１の積層部分に連続して前記素子孔の一部
を取囲むように形成された第２の積層部分とを有し、比
較的薄い第２の絶縁膜の上に導電材層を重ねて形成され
た閉ループ状の積層であって、前記第２の積層部分の少
なくとも一部が前記素子孔の縁部を覆うように形成され
たものと、前記積層に対して自己整合的に形成された第
１の不純物ドープ領域であって、前記素子孔内の半導体
領域との間に第１のＰＮ接合を形成するものと、前記積
層の第１の積層部分に関して前記第１の不純物ドープ領
域とは反対側で前記積層の第１の積層部分及び前記素子
孔に対して自己整合的に形成された第２の不純物ドープ
領域であって、前記素子孔の近傍の半導体部分との間に
第２のＰＮ接合を形成するものとを備え、前記積層の第
２の積層部分のうち前記素子孔の縁部を覆う被覆部では
該被覆部の内方端縁を前記素子孔の縁部より内側に配置
したことにより前記第１のＰＮ接合を前記素子孔の縁部
より内側に終端させたことを特徴とするものである。
は、一主表面を有する半導体基板と、前記一主表面に形
成された比較的厚い第１の絶縁膜であって、前記一主表
面の一部に対応した素子孔を有するものと、前記素子孔
を分割するように前記素子孔内の半導体領域上を横断し
て形成された第１の積層部分と、この第１の積層部分の
一方側で該第１の積層部分に連続して前記素子孔の一部
を取囲むように形成された第２の積層部分とを有し、比
較的薄い第２の絶縁膜の上に導電材層を重ねて形成され
た閉ループ状の積層であって、前記第２の積層部分の少
なくとも一部が前記素子孔の縁部を覆うように形成され
たものと、前記積層に対して自己整合的に形成された第
１の不純物ドープ領域であって、前記素子孔内の半導体
領域との間に第１のＰＮ接合を形成するものと、前記積
層の第１の積層部分に関して前記第１の不純物ドープ領
域とは反対側で前記積層の第１の積層部分及び前記素子
孔に対して自己整合的に形成された第２の不純物ドープ
領域であって、前記素子孔の近傍の半導体部分との間に
第２のＰＮ接合を形成するものとを備え、前記積層の第
２の積層部分のうち前記素子孔の縁部を覆う被覆部では
該被覆部の内方端縁を前記素子孔の縁部より内側に配置
したことにより前記第１のＰＮ接合を前記素子孔の縁部
より内側に終端させたことを特徴とするものである。
【００１９】上記した第１の半導体装置によれば、ＰＮ
接合は、素子孔の縁部の全周にわたって該縁部より内側
に終端する。従って、第１の絶縁膜の端縁（すなわち素
子孔の縁部）の形成位置が処理条件等により変動して
も、その変動の影響がＰＮ接合に及ぶのを防ぐことがで
き、ＰＮ接合の寸法ばらつきを低減可能となる。
接合は、素子孔の縁部の全周にわたって該縁部より内側
に終端する。従って、第１の絶縁膜の端縁（すなわち素
子孔の縁部）の形成位置が処理条件等により変動して
も、その変動の影響がＰＮ接合に及ぶのを防ぐことがで
き、ＰＮ接合の寸法ばらつきを低減可能となる。
【００２０】また、導電材層に所定の電位を付与する
と、導電材層の下方の半導体表面における導電型反転を
防止することができるので、ＰＮ接合の逆方向特性を改
善することができる。
と、導電材層の下方の半導体表面における導電型反転を
防止することができるので、ＰＮ接合の逆方向特性を改
善することができる。
【００２１】上記した第２の半導体装置によれば、第１
のＰＮ接合は、積層の第２の積層部分のうち素子孔の縁
部を覆う被覆部では該縁部より内側に終端する。この場
合、積層の第１の積層部分と積層の第２の積層部分のう
ち素子孔の縁部を覆わない部分とでは、素子孔の縁部よ
り内側にＰＮ接合が終端するので、ＰＮ接合の終端部は
すべて素子孔の縁部より内側に位置することになる。従
って、第１の絶縁膜の端縁（すなわち素子孔の縁部）の
形成位置が処理条件等により変動しても、その変動の影
響が第１のＰＮ接合に及ぶのを防ぐことができ、第１の
ＰＮ接合の寸法ばらつきを低減可能となる。
のＰＮ接合は、積層の第２の積層部分のうち素子孔の縁
部を覆う被覆部では該縁部より内側に終端する。この場
合、積層の第１の積層部分と積層の第２の積層部分のう
ち素子孔の縁部を覆わない部分とでは、素子孔の縁部よ
り内側にＰＮ接合が終端するので、ＰＮ接合の終端部は
すべて素子孔の縁部より内側に位置することになる。従
って、第１の絶縁膜の端縁（すなわち素子孔の縁部）の
形成位置が処理条件等により変動しても、その変動の影
響が第１のＰＮ接合に及ぶのを防ぐことができ、第１の
ＰＮ接合の寸法ばらつきを低減可能となる。
【００２２】また、ＰＮ接合の終端部が均一な構造にな
るため、リーク電流の集中を防止することができ、逆方
向耐圧が向上する。
るため、リーク電流の集中を防止することができ、逆方
向耐圧が向上する。
【００２３】
【発明の実施の形態】図１，２は、この発明に係るＭＯ
Ｓ型ＩＣ用の抵抗素子を示すもので、図２は、図１のＡ
−Ａ’線に沿う断面を示す。
Ｓ型ＩＣ用の抵抗素子を示すもので、図２は、図１のＡ
−Ａ’線に沿う断面を示す。
【００２４】例えばＰ型Ｓｉからなる半導体基板１０の
一主表面には、Ｎ型ウェル領域１２が形成される。ウェ
ル領域１２の表面には、選択酸化処理により素子孔１４
Ａを有する厚いＳｉＯ2 からなるフィールド絶縁膜１４
が形成される。
一主表面には、Ｎ型ウェル領域１２が形成される。ウェ
ル領域１２の表面には、選択酸化処理により素子孔１４
Ａを有する厚いＳｉＯ2 からなるフィールド絶縁膜１４
が形成される。
【００２５】素子孔１４Ａ内の半導体領域の表面には、
酸化処理により薄いＳｉＯ2 からなる絶縁膜１６が形成
される。基板１０上に図９，１０に示したようなＭＯＳ
型トランジスタを形成する場合、絶縁膜１６は、図１０
の絶縁膜３６を形成するための酸化処理を流用して形成
することができる。
酸化処理により薄いＳｉＯ2 からなる絶縁膜１６が形成
される。基板１０上に図９，１０に示したようなＭＯＳ
型トランジスタを形成する場合、絶縁膜１６は、図１０
の絶縁膜３６を形成するための酸化処理を流用して形成
することができる。
【００２６】素子孔１４Ａの縁部１４ａの全周にわたっ
て縁部１４ａを覆うように閉ループ状の導電材層１７が
形成される。基板１０上に図９，１０に示したようなＭ
ＯＳ型トランジスタを形成する場合、導電材層１７は、
図９，１０の導電材層（ゲート電極層）３８を形成する
ための導電材被着・パターニング処理を流用して形成す
ることができる。この場合、導電材層１７は、ポリＳ
ｉ、ポリサイド（ポリＳｉにシリサイドを重ねたもの）
等のゲート電極材からなる。
て縁部１４ａを覆うように閉ループ状の導電材層１７が
形成される。基板１０上に図９，１０に示したようなＭ
ＯＳ型トランジスタを形成する場合、導電材層１７は、
図９，１０の導電材層（ゲート電極層）３８を形成する
ための導電材被着・パターニング処理を流用して形成す
ることができる。この場合、導電材層１７は、ポリＳ
ｉ、ポリサイド（ポリＳｉにシリサイドを重ねたもの）
等のゲート電極材からなる。
【００２７】導電材層１７の外方端縁は、素子孔１４Ａ
の縁部１４ａの全周にわたって縁部１４ａより外側に配
置される。また、導電材層１７の内方端縁１７ａは、素
子孔１４Ａの縁部１４ａの全周にわたって縁部１４ａよ
り内側に配置される。
の縁部１４ａの全周にわたって縁部１４ａより外側に配
置される。また、導電材層１７の内方端縁１７ａは、素
子孔１４Ａの縁部１４ａの全周にわたって縁部１４ａよ
り内側に配置される。
【００２８】ウェル領域１２の表面には、絶縁膜１６及
び導電材層１７の積層と絶縁膜１４とをマスクとする選
択的不純物ドーピング処理（例えばイオン注入処理等）
によりＰ型の不純物ドープ領域１８Ａが形成され、ウェ
ル領域１２との間にＰＮ接合１８ａを形成する。基板１
０上にＰチャンネルＭＯＳ型トランジスタを形成する場
合、Ｐ型領域１８Ａは、該トランジスタのＬＤＤ形成工
程を流用して形成することができる。
び導電材層１７の積層と絶縁膜１４とをマスクとする選
択的不純物ドーピング処理（例えばイオン注入処理等）
によりＰ型の不純物ドープ領域１８Ａが形成され、ウェ
ル領域１２との間にＰＮ接合１８ａを形成する。基板１
０上にＰチャンネルＭＯＳ型トランジスタを形成する場
合、Ｐ型領域１８Ａは、該トランジスタのＬＤＤ形成工
程を流用して形成することができる。
【００２９】ＰチャンネルＭＯＳ型トランジスタのＬＤ
Ｄ形成工程を流用する場合、該トランジスタのサイドス
ペーサ形成工程を流用して導電材層１７の両側部にサイ
ドスペーサ１９を形成することができる。ウェル領域１
２の表面には、絶縁膜１６、導電材層１７及びサイドス
ペーサ１９の積層と絶縁膜１４とをマスクとする選択的
不純物ドーピング処理によりＰ+ 型の不純物ドープ領域
１８がＰ型領域１８Ａと一体をなすように形成される。
基板１０上にＰチャンネルＭＯＳ型トランジスタを形成
する場合、Ｐ+ 型領域１８は、該トランジスタのＰ+ 型
のソース及びドレイン領域を形成するための不純物ドー
ピング処理を流用して形成することができる。
Ｄ形成工程を流用する場合、該トランジスタのサイドス
ペーサ形成工程を流用して導電材層１７の両側部にサイ
ドスペーサ１９を形成することができる。ウェル領域１
２の表面には、絶縁膜１６、導電材層１７及びサイドス
ペーサ１９の積層と絶縁膜１４とをマスクとする選択的
不純物ドーピング処理によりＰ+ 型の不純物ドープ領域
１８がＰ型領域１８Ａと一体をなすように形成される。
基板１０上にＰチャンネルＭＯＳ型トランジスタを形成
する場合、Ｐ+ 型領域１８は、該トランジスタのＰ+ 型
のソース及びドレイン領域を形成するための不純物ドー
ピング処理を流用して形成することができる。
【００３０】Ｐ型領域１８Ａは、絶縁膜１６及び導電材
層１７の積層に対して自己整合的に形成され、Ｐ+ 型領
域１８は、絶縁膜１６、導電材層１７及びサイドスペー
サ１９の積層に対して自己整合的に形成される。ＰＮ接
合１８ａは、絶縁膜１６及び導電材層１７の積層を配置
したことにより素子孔１４Ａの縁部１４ａの全周にわた
って縁部１４ａの内側で絶縁膜１６の下面に終端する。
層１７の積層に対して自己整合的に形成され、Ｐ+ 型領
域１８は、絶縁膜１６、導電材層１７及びサイドスペー
サ１９の積層に対して自己整合的に形成される。ＰＮ接
合１８ａは、絶縁膜１６及び導電材層１７の積層を配置
したことにより素子孔１４Ａの縁部１４ａの全周にわた
って縁部１４ａの内側で絶縁膜１６の下面に終端する。
【００３１】絶縁膜１４の上には、導電材層１７、サイ
ドスペーサ１９、絶縁膜１６等を覆ってＳｉＯ2 等の絶
縁膜２０がＣＶＤ（ケミカル・ベーパー・デポジショ
ン）法等により形成される。絶縁膜１６，２０の積層に
は、Ｐ+ 型領域１８の第１及び第２のコンタクト位置に
それぞれ接続される第１及び第２の配線層２２Ａ及び２
２Ｂが形成される。２２ａ及び２２ｂは、それぞれ第１
及び第２の配線層２２Ａ及び２２Ｂのコンタクト部を示
す。
ドスペーサ１９、絶縁膜１６等を覆ってＳｉＯ2 等の絶
縁膜２０がＣＶＤ（ケミカル・ベーパー・デポジショ
ン）法等により形成される。絶縁膜１６，２０の積層に
は、Ｐ+ 型領域１８の第１及び第２のコンタクト位置に
それぞれ接続される第１及び第２の配線層２２Ａ及び２
２Ｂが形成される。２２ａ及び２２ｂは、それぞれ第１
及び第２の配線層２２Ａ及び２２Ｂのコンタクト部を示
す。
【００３２】図１，２に示した構成によれば、ＰＮ接合
１８ａが素子孔１４Ａの縁部１４ａより内側に終端して
いるので、絶縁膜１４を形成するための選択酸化処理で
素子孔１４Ａの縁部１４ａの形成位置が変動しても、そ
の変動の影響がＰＮ接合１８ａに及ばない。従って、領
域１８Ａ，１８の寸法ばらつきが低減され、コンタクト
部２２ａ及び２２ｂの間の抵抗値のばらつきも低減され
る。
１８ａが素子孔１４Ａの縁部１４ａより内側に終端して
いるので、絶縁膜１４を形成するための選択酸化処理で
素子孔１４Ａの縁部１４ａの形成位置が変動しても、そ
の変動の影響がＰＮ接合１８ａに及ばない。従って、領
域１８Ａ，１８の寸法ばらつきが低減され、コンタクト
部２２ａ及び２２ｂの間の抵抗値のばらつきも低減され
る。
【００３３】ＭＯＳ型ＩＣにあっては、相対的に高い電
源電位ＶDD及び相対的に低い電源電位ＶSSのうちＶDDを
Ｎ型ウェル領域１２に印加した状態で領域１８を抵抗領
域として使用する。この場合、導電材層１７に電位ＶDD
を印加すると、領域１８及び素子孔１４Ａの縁部１４ａ
の間のＮ型半導体部分で導電型反転が起こらず、Ｑの部
分のＭＯＳ型ダイオードはオフ状態となる。従って、Ｐ
Ｎ接合１８ａの逆方向リーク電流が低減される。
源電位ＶDD及び相対的に低い電源電位ＶSSのうちＶDDを
Ｎ型ウェル領域１２に印加した状態で領域１８を抵抗領
域として使用する。この場合、導電材層１７に電位ＶDD
を印加すると、領域１８及び素子孔１４Ａの縁部１４ａ
の間のＮ型半導体部分で導電型反転が起こらず、Ｑの部
分のＭＯＳ型ダイオードはオフ状態となる。従って、Ｐ
Ｎ接合１８ａの逆方向リーク電流が低減される。
【００３４】図１，２に示した構成は、単なるＰＮ接合
ダイオードとしても使用可能である。この場合、配線層
２２Ａ，２２Ｂのうち一方を省略したり、領域１８Ａ，
１８の形成パターンを変更したりすることができる。
ダイオードとしても使用可能である。この場合、配線層
２２Ａ，２２Ｂのうち一方を省略したり、領域１８Ａ，
１８の形成パターンを変更したりすることができる。
【００３５】図３，４は、この発明に係るＩＣ用のＭＯ
Ｓ型トランジスタを示すもので、図４は、図３のＢ−
Ｂ’線に沿う断面を示す。
Ｓ型トランジスタを示すもので、図４は、図３のＢ−
Ｂ’線に沿う断面を示す。
【００３６】例えばＳｉからなる半導体基板の一主表面
には、Ｐ型のウェル領域３０が形成される。ウェル領域
３０の表面には、Ｐ+ 型のチャンネル阻止領域３２を介
して厚いＳｉＯ2 からなるフィールド絶縁膜３４が形成
される。絶縁膜３４は、素子孔３４Ａを有し、３４ａ
は、素子孔３４Ａの縁部である。
には、Ｐ型のウェル領域３０が形成される。ウェル領域
３０の表面には、Ｐ+ 型のチャンネル阻止領域３２を介
して厚いＳｉＯ2 からなるフィールド絶縁膜３４が形成
される。絶縁膜３４は、素子孔３４Ａを有し、３４ａ
は、素子孔３４Ａの縁部である。
【００３７】素子孔３４Ａ内の半導体領域の表面には、
酸化処理により薄いＳｉＯ2 からなる絶縁膜３６が形成
される。絶縁膜３６の上には、ポリＳｉ又はポリサイド
等のゲート電極材を被着してパターニングすることによ
り閉ループ状部を有する導電材層３８が形成される。
酸化処理により薄いＳｉＯ2 からなる絶縁膜３６が形成
される。絶縁膜３６の上には、ポリＳｉ又はポリサイド
等のゲート電極材を被着してパターニングすることによ
り閉ループ状部を有する導電材層３８が形成される。
【００３８】導電材層３８の閉ループ状部は、素子孔３
４Ａを分割するように絶縁膜３６上を横断して形成され
た第１の層部分３８Ｇと、この層部分３８Ｇの一方側で
素子孔３４Ａの縁部３４ａを覆うように形成され、層部
分３８Ｇに連続して閉ループを構成する第２の層部分３
８Ａとからなる。第１の層部分３８Ｇは、ゲート電極層
として機能し、絶縁膜３６において層部分３８Ｇの下の
部分は、ゲート絶縁膜として機能する。第２の層部分３
８Ａは、外方端縁が素子孔３４Ａの縁部３４ａより外側
に配置されると共に内方端縁３８ａが縁部３４ａより内
側に配置される。
４Ａを分割するように絶縁膜３６上を横断して形成され
た第１の層部分３８Ｇと、この層部分３８Ｇの一方側で
素子孔３４Ａの縁部３４ａを覆うように形成され、層部
分３８Ｇに連続して閉ループを構成する第２の層部分３
８Ａとからなる。第１の層部分３８Ｇは、ゲート電極層
として機能し、絶縁膜３６において層部分３８Ｇの下の
部分は、ゲート絶縁膜として機能する。第２の層部分３
８Ａは、外方端縁が素子孔３４Ａの縁部３４ａより外側
に配置されると共に内方端縁３８ａが縁部３４ａより内
側に配置される。
【００３９】ウェル領域３０の表面には、絶縁膜３６及
び導電材層３８の積層と絶縁膜３４とをマスクとする選
択的不純物ドーピング処理によりＮ型の不純物ドープ領
域４０Ｓ，４０Ｄが形成される。領域４０Ｓは、第１の
層部分３８Ｇと素子孔３４Ａとに自己整合した形で形成
されるが、領域４０Ｄは、第１及び第２の層部分３８Ｇ
及び３８Ａからなる閉ループ状部に自己整合した形で形
成される。領域４０Ｓとウェル領域３０との間のＰＮ接
合は、第１の層部分３８Ｇで覆われない部分が図１０で
示したように絶縁膜３４の下面に終端するが、領域４０
Ｄとウェル領域３０との間のＰＮ接合４０ａは、第２の
層部分３８Ａの配置により素子孔３４Ａの縁部３４ａの
内側で絶縁膜３６の下面に終端する。
び導電材層３８の積層と絶縁膜３４とをマスクとする選
択的不純物ドーピング処理によりＮ型の不純物ドープ領
域４０Ｓ，４０Ｄが形成される。領域４０Ｓは、第１の
層部分３８Ｇと素子孔３４Ａとに自己整合した形で形成
されるが、領域４０Ｄは、第１及び第２の層部分３８Ｇ
及び３８Ａからなる閉ループ状部に自己整合した形で形
成される。領域４０Ｓとウェル領域３０との間のＰＮ接
合は、第１の層部分３８Ｇで覆われない部分が図１０で
示したように絶縁膜３４の下面に終端するが、領域４０
Ｄとウェル領域３０との間のＰＮ接合４０ａは、第２の
層部分３８Ａの配置により素子孔３４Ａの縁部３４ａの
内側で絶縁膜３６の下面に終端する。
【００４０】Ｎ型領域４０Ｓ及び４０Ｄは、いずれも不
純物濃度が比較的低いもので、それぞれソース領域及び
ドレイン領域（ＬＤＤ領域）として機能する。
純物濃度が比較的低いもので、それぞれソース領域及び
ドレイン領域（ＬＤＤ領域）として機能する。
【００４１】導電材層３８の両側部には、ＳｉＯ2 等か
らなるサイドスペーサ４２が形成される。ウェル領域３
０の表面には、絶縁膜３６、導電材層３８及びサイドス
ペーサ４２の積層と絶縁膜３６とをマスクとする選択的
不純物ドーピング処理によりＮ+ 型の不純物ドープ領域
４４Ｓ，４４Ｄが形成される。領域４４Ｓは、第１の層
部分３８Ｇと素子孔３４Ａとに自己整合した形で形成さ
れるが、領域４４Ｄは、第１及び第２の層部分３８Ｇ及
び３８Ａからなる閉ループ状部に自己整合した形で形成
される。
らなるサイドスペーサ４２が形成される。ウェル領域３
０の表面には、絶縁膜３６、導電材層３８及びサイドス
ペーサ４２の積層と絶縁膜３６とをマスクとする選択的
不純物ドーピング処理によりＮ+ 型の不純物ドープ領域
４４Ｓ，４４Ｄが形成される。領域４４Ｓは、第１の層
部分３８Ｇと素子孔３４Ａとに自己整合した形で形成さ
れるが、領域４４Ｄは、第１及び第２の層部分３８Ｇ及
び３８Ａからなる閉ループ状部に自己整合した形で形成
される。
【００４２】Ｎ+ 型領域４４Ｓ及び４４Ｄは、いずれも
不純物濃度が比較的高いもので、それぞれソース領域及
びドレイン領域として機能する。
不純物濃度が比較的高いもので、それぞれソース領域及
びドレイン領域として機能する。
【００４３】絶縁膜３４の上には、絶縁膜３４、導電材
層３８及びサイドスペーサ４２を覆ってＳｉＯ2 等の絶
縁膜４６がＣＶＤ法等により形成される。絶縁膜４６の
上には、図９，１０で述べたと同様にしてソース配線層
４８Ｓ及びドレイン配線層４８Ｄが形成される。配線層
４８Ｓ及び４８Ｄは、それぞれコンタクト部４８ｓ及び
４８ｄを介してＮ+ 型領域４４Ｓ及び４４Ｄに接続され
る。
層３８及びサイドスペーサ４２を覆ってＳｉＯ2 等の絶
縁膜４６がＣＶＤ法等により形成される。絶縁膜４６の
上には、図９，１０で述べたと同様にしてソース配線層
４８Ｓ及びドレイン配線層４８Ｄが形成される。配線層
４８Ｓ及び４８Ｄは、それぞれコンタクト部４８ｓ及び
４８ｄを介してＮ+ 型領域４４Ｓ及び４４Ｄに接続され
る。
【００４４】図５は、この発明に係る他のＩＣ用ＭＯＳ
型トランジスタを示すものである。図５において、図
３，４と同様の部分には同様の符号を付して詳細な説明
を省略する。
型トランジスタを示すものである。図５において、図
３，４と同様の部分には同様の符号を付して詳細な説明
を省略する。
【００４５】図５のトランジスタが図３，４のトランジ
スタと異なる点は、ドレイン領域４０Ｄ，４４Ｄに関し
てソース領域４０Ｓ，４４Ｓと反対側にソース領域４０
Ｓ’，４４Ｓ’を形成したことである。ソース領域４０
Ｓ’，４４Ｓ’は、ソース領域４０Ｓ，４４Ｓとそれぞ
れ同様にＮ型，Ｎ+ 型のものである。
スタと異なる点は、ドレイン領域４０Ｄ，４４Ｄに関し
てソース領域４０Ｓ，４４Ｓと反対側にソース領域４０
Ｓ’，４４Ｓ’を形成したことである。ソース領域４０
Ｓ’，４４Ｓ’は、ソース領域４０Ｓ，４４Ｓとそれぞ
れ同様にＮ型，Ｎ+ 型のものである。
【００４６】ソース領域４０Ｓ，４０Ｓ’，４４Ｓ，４
４Ｓ’の形成を可能にするため、導電材層３８の閉ルー
プ状部は、素子孔の縁部３４ａの一方側から他方側にま
たがるように且つ互いに平行に延長するように形成され
た第１及び第２の層部分３８Ｇ1 及び３８Ｇ2 と、素子
孔の縁部３４ａの一方側において該縁部３４ａを部分的
に覆い且つ層部分３８Ｇ1 及び３８Ｇ2 を相互接続する
第３の層部分３８Ａ1と、素子孔の縁部３４ａの他方側
において該縁部３４ａを部分的に覆い且つ層部分３８Ｇ
1 及び３８Ｇ2 を相互接続する第４の層部分３８Ａ2 と
で構成される。第１及び第２の層部分３８Ｇ1 及び３８
Ｇ2 は、それぞれ第１及び第２のゲート電極層として機
能する。
４Ｓ’の形成を可能にするため、導電材層３８の閉ルー
プ状部は、素子孔の縁部３４ａの一方側から他方側にま
たがるように且つ互いに平行に延長するように形成され
た第１及び第２の層部分３８Ｇ1 及び３８Ｇ2 と、素子
孔の縁部３４ａの一方側において該縁部３４ａを部分的
に覆い且つ層部分３８Ｇ1 及び３８Ｇ2 を相互接続する
第３の層部分３８Ａ1と、素子孔の縁部３４ａの他方側
において該縁部３４ａを部分的に覆い且つ層部分３８Ｇ
1 及び３８Ｇ2 を相互接続する第４の層部分３８Ａ2 と
で構成される。第１及び第２の層部分３８Ｇ1 及び３８
Ｇ2 は、それぞれ第１及び第２のゲート電極層として機
能する。
【００４７】ドレイン領域４０Ｄ，４４Ｄは、層部分３
８Ｇ1 ，３８Ｇ2 ，３８Ａ1 ，３８Ａ2 からなる閉ルー
プ状部に自己整合した形で形成される。また、ソース領
域４０Ｓ，４４Ｓは、層部分３８Ｇ1 と３８Ｇ1 側の素
子孔の縁部３４ａとに自己整合した形で形成される。さ
らに、ソース領域４０Ｓ’，４４Ｓ’は、層部分３８Ｇ
2 と３８Ｇ2 側の素子孔の縁部３４ａとに自己整合した
形で形成される。
８Ｇ1 ，３８Ｇ2 ，３８Ａ1 ，３８Ａ2 からなる閉ルー
プ状部に自己整合した形で形成される。また、ソース領
域４０Ｓ，４４Ｓは、層部分３８Ｇ1 と３８Ｇ1 側の素
子孔の縁部３４ａとに自己整合した形で形成される。さ
らに、ソース領域４０Ｓ’，４４Ｓ’は、層部分３８Ｇ
2 と３８Ｇ2 側の素子孔の縁部３４ａとに自己整合した
形で形成される。
【００４８】層部分３８Ａ1 ，３８Ａ2 については、外
方端縁が素子孔の縁部３４ａの外側に配置されると共に
内方端縁が素子孔の縁部３４ａの内側に配置される。ド
レイン領域４０Ｄとウェル領域との間のＰＮ接合は、層
部分３８Ａ1 ，３８Ａ2 の配置により素子孔の縁部３４
ａの内側に終端する。
方端縁が素子孔の縁部３４ａの外側に配置されると共に
内方端縁が素子孔の縁部３４ａの内側に配置される。ド
レイン領域４０Ｄとウェル領域との間のＰＮ接合は、層
部分３８Ａ1 ，３８Ａ2 の配置により素子孔の縁部３４
ａの内側に終端する。
【００４９】Ｎ+ 型ソース領域４４Ｓ’には、コンタク
ト部４８ｓ’を介してソース配線層４８Ｓの一部４８
Ｓ’が接続される。
ト部４８ｓ’を介してソース配線層４８Ｓの一部４８
Ｓ’が接続される。
【００５０】図３〜５に示した構成によれば、ドレイン
ＰＮ接合が素子孔の縁部３４ａより内側に終端している
ので、絶縁膜３４を形成するための選択酸化処理で素子
孔の縁部３４ａの形成位置が変動しても、その変動の影
響がドレインＰＮ接合に及ばない。従って、ドレイン領
域の寸法ばらつきが低減され、トランジスタ特性のばら
つきも低減される。
ＰＮ接合が素子孔の縁部３４ａより内側に終端している
ので、絶縁膜３４を形成するための選択酸化処理で素子
孔の縁部３４ａの形成位置が変動しても、その変動の影
響がドレインＰＮ接合に及ばない。従って、ドレイン領
域の寸法ばらつきが低減され、トランジスタ特性のばら
つきも低減される。
【００５１】また、ドレインＰＮ接合は、終端部がすべ
て素子孔の縁部３４ａより内側に位置する均一な構造と
なる。このため、リーク電流の集中を回避することがで
き、静電破壊や経時的接合破壊を防ぐことができる。
て素子孔の縁部３４ａより内側に位置する均一な構造と
なる。このため、リーク電流の集中を回避することがで
き、静電破壊や経時的接合破壊を防ぐことができる。
【００５２】図３〜５に示したトランジスタは、一例と
して、図６に示すようにＭＯＳ型ＩＣの入力保護用トラ
ンジスタＴとして用いることができる。すなわち、入力
端子ＩＮと被保護回路ＰＣとのトランジスタＴを設け、
トランジスタＴのドレイン４８Ｄを入力端子ＩＮに接続
すると共にソース４８Ｓ及びゲート３８を接地電位等の
電源電位ＶSSのラインに接続する。トランジスタＴは、
通常の入力に対してはオフ状態であり、該入力は回路Ｐ
Ｃに供給される。過大入力が到来すると、トランジスタ
Ｔがオン状態となり、過大入力は、ＶSSのラインに吸収
される。
して、図６に示すようにＭＯＳ型ＩＣの入力保護用トラ
ンジスタＴとして用いることができる。すなわち、入力
端子ＩＮと被保護回路ＰＣとのトランジスタＴを設け、
トランジスタＴのドレイン４８Ｄを入力端子ＩＮに接続
すると共にソース４８Ｓ及びゲート３８を接地電位等の
電源電位ＶSSのラインに接続する。トランジスタＴは、
通常の入力に対してはオフ状態であり、該入力は回路Ｐ
Ｃに供給される。過大入力が到来すると、トランジスタ
Ｔがオン状態となり、過大入力は、ＶSSのラインに吸収
される。
【００５３】図３〜５に示した構成は、ラテラルバイポ
ーラトランジスタに応用可能である。すなわち、領域４
０Ｄ，４４Ｄをコレクタとし、領域４０Ｓ，４４Ｓ，４
０Ｓ’，４４Ｓ’をエミッタとし、エミッタ及びコレク
タ間の半導体部分をベースとすればよい。この場合、導
電材層３８には、その下方の半導体表面が導電型反転す
るのを防ぐような電位を付与してもよい。
ーラトランジスタに応用可能である。すなわち、領域４
０Ｄ，４４Ｄをコレクタとし、領域４０Ｓ，４４Ｓ，４
０Ｓ’，４４Ｓ’をエミッタとし、エミッタ及びコレク
タ間の半導体部分をベースとすればよい。この場合、導
電材層３８には、その下方の半導体表面が導電型反転す
るのを防ぐような電位を付与してもよい。
【００５４】
【発明の効果】以上のように、この発明によれば、フィ
ールド絶縁膜の素子孔の縁部を全周又は一部区間にわた
って覆うように薄い絶縁膜に導電材層を重ねて閉ループ
状の積層を形成すると共に該積層に対して自己整合的に
不純物ドープ領域を形成することによりＰＮ接合のすべ
ての終端部を素子孔の縁部より内側に配置したので、Ｐ
Ｎ接合の寸法ばらつきが低減されると共に逆方向特性が
改善される効果が得られる。
ールド絶縁膜の素子孔の縁部を全周又は一部区間にわた
って覆うように薄い絶縁膜に導電材層を重ねて閉ループ
状の積層を形成すると共に該積層に対して自己整合的に
不純物ドープ領域を形成することによりＰＮ接合のすべ
ての終端部を素子孔の縁部より内側に配置したので、Ｐ
Ｎ接合の寸法ばらつきが低減されると共に逆方向特性が
改善される効果が得られる。
【００５５】また、閉ループ状の積層や不純物ドープ領
域は、通常のシリコンゲートプロセス又はポリサイドゲ
ートプロセス等を流用して簡単に形成可能であり、この
発明の半導体装置は製造しやすい利点もある。
域は、通常のシリコンゲートプロセス又はポリサイドゲ
ートプロセス等を流用して簡単に形成可能であり、この
発明の半導体装置は製造しやすい利点もある。
【図１】 この発明に係る抵抗素子を示す上面図であ
る。
る。
【図２】 図１のＡ−Ａ’線に沿う断面図である。
【図３】 この発明に係るＭＯＳ型トランジスタを示す
上面図である。
上面図である。
【図４】 図３のＢ−Ｂ’線に沿う断面図である。
【図５】 この発明に係る他のＭＯＳ型トランジスタを
示す上面図である。
示す上面図である。
【図６】 この発明のトランジスタの使用例を示す回路
図である。
図である。
【図７】 従来の抵抗素子を示す上面図である。
【図８】 図７のＸ−Ｘ’線に沿う断面図である。
【図９】 従来のＭＯＳ型トランジスタを示す上面図で
ある。
ある。
【図１０】 図９のＹ−Ｙ’線に沿う断面図である。
１０：半導体基板、１２，３０：ウェル領域、１４，３
４：フィールド絶縁膜、１６，２０，３６，４６：絶縁
膜、１７，３８：導電材層、１８，１８Ａ，４０Ｓ，４
０Ｄ，４４Ｓ，４４Ｄ：不純物ドープ領域、２２Ａ，２
２Ｂ，４８Ｓ，４８Ｄ：配線層。
４：フィールド絶縁膜、１６，２０，３６，４６：絶縁
膜、１７，３８：導電材層、１８，１８Ａ，４０Ｓ，４
０Ｄ，４４Ｓ，４４Ｄ：不純物ドープ領域、２２Ａ，２
２Ｂ，４８Ｓ，４８Ｄ：配線層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 21/336
Claims (6)
- 【請求項１】一主表面を有する半導体基板と、 前記一主表面に形成された比較的厚い第１の絶縁膜であ
って、前記一主表面の一部に対応した素子孔を有するも
のと、 前記素子孔の縁部の全周にわたって該縁部を覆うように
比較的薄い第２の絶縁膜の上に導電材層を重ねて形成さ
れた閉ループ状の積層と、 この積層に対して自己整合的に形成された不純物ドープ
領域であって、前記素子孔内の半導体領域との間にＰＮ
接合を形成するものとを備え、前記積層の内方端縁を前
記素子孔の縁部の全周にわたって該縁部より内側に配置
することにより前記ＰＮ接合を前記素子孔の縁部の全周
にわたって該縁部より内側に終端させたことを特徴とす
る半導体装置。 - 【請求項２】 前記素子孔の縁部と前記不純物ドープ領
域との間の半導体部分の導電型が反転するのを阻止する
ための電位を前記導電材層に付与する手段を更に備えた
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記不純物ドープ領域において互いに離
間した第１及び第２の部分にそれぞれ接続された第１及
び第２の配線層を更に備え、前記不純物ドープ領域を抵
抗領域として用いることを特徴とする請求項１又は２記
載の半導体装置。 - 【請求項４】一主表面を有する半導体基板と、 前記一主表面に形成された比較的厚い第１の絶縁膜であ
って、前記一主表面の一部に対応した素子孔を有するも
のと、 前記素子孔を分割するように前記素子孔内の半導体領域
上を横断して形成された第１の積層部分と、この第１の
積層部分の一方側で該第１の積層部分に連続して前記素
子孔の一部を取囲むように形成された第２の積層部分と
を有し、比較的薄い第２の絶縁膜の上に導電材層を重ね
て形成された閉ループ状の積層であって、前記第２の積
層部分の少なくとも一部が前記素子孔の縁部を覆うよう
に形成されたものと、 前記積層に対して自己整合的に形成された第１の不純物
ドープ領域であって、前記素子孔内の半導体領域との間
に第１のＰＮ接合を形成するものと、 前記積層の第１の積層部分に関して前記第１の不純物ド
ープ領域とは反対側で前記積層の第１の積層部分及び前
記素子孔に対して自己整合的に形成された第２の不純物
ドープ領域であって、前記素子孔の近傍の半導体部分と
の間に第２のＰＮ接合を形成するものとを備え、前記積
層の第２の積層部分のうち前記素子孔の縁部を覆う被覆
部では該被覆部の内方端縁を前記素子孔の縁部より内側
に配置したことにより前記第１のＰＮ接合を前記素子孔
の縁部より内側に終端させたことを特徴とする半導体装
置。 - 【請求項５】 前記第１及び第２の不純物ドープ領域を
それぞれドレインやソースとし且つ前記導電材層をゲー
トとするＭＯＳ型トランジスタを構成したことを特徴と
する請求項４記載の半導体装置。 - 【請求項６】 前記第１及び第２の不純物ドープ領域を
それぞれコレクタ及びエミッタとし且つこれらの領域間
の半導体部分をベースとするバイポーラトランジスタを
構成したことを特徴とする請求項４記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234723A JPH0964286A (ja) | 1995-08-21 | 1995-08-21 | 半導体装置 |
| US08/699,995 US5804857A (en) | 1995-08-21 | 1996-08-20 | Semiconductor device with element window defined by closed loop conductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234723A JPH0964286A (ja) | 1995-08-21 | 1995-08-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964286A true JPH0964286A (ja) | 1997-03-07 |
Family
ID=16975370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7234723A Pending JPH0964286A (ja) | 1995-08-21 | 1995-08-21 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5804857A (ja) |
| JP (1) | JPH0964286A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004063955A (ja) * | 2002-07-31 | 2004-02-26 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2008218948A (ja) * | 2007-03-08 | 2008-09-18 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
| WO2011030735A1 (ja) * | 2009-09-14 | 2011-03-17 | ミツミ電機株式会社 | 半導体装置の製造方法及び半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439146B1 (en) * | 2000-08-30 | 2008-10-21 | Agere Systems Inc. | Field plated resistor with enhanced routing area thereover |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217666A (ja) * | 1986-03-18 | 1987-09-25 | Nippon Denso Co Ltd | Ｍｉｓトランジスタ |
| US5144393A (en) * | 1989-04-04 | 1992-09-01 | Mitsubishi Denki Kabushiki Kaisha | Structure for a PSD type field effect transistor |
| US5512769A (en) * | 1992-05-25 | 1996-04-30 | Matsushita Electronics Corporation | High breakdown voltage semiconductor device and method of fabricating the same |
| US5548147A (en) * | 1994-04-08 | 1996-08-20 | Texas Instruments Incorporated | Extended drain resurf lateral DMOS devices |
| US5427970A (en) * | 1994-07-18 | 1995-06-27 | United Microelectronics Corporation | Method of making flash memory with high coupling ratio |
-
1995
- 1995-08-21 JP JP7234723A patent/JPH0964286A/ja active Pending
-
1996
- 1996-08-20 US US08/699,995 patent/US5804857A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004063955A (ja) * | 2002-07-31 | 2004-02-26 | Sanyo Electric Co Ltd | 半導体装置 |
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| WO2011030735A1 (ja) * | 2009-09-14 | 2011-03-17 | ミツミ電機株式会社 | 半導体装置の製造方法及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5804857A (en) | 1998-09-08 |
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