JPH0964853A - 並列信号の伝送路障害時の誤り処理方式 - Google Patents
並列信号の伝送路障害時の誤り処理方式Info
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- JPH0964853A JPH0964853A JP7214597A JP21459795A JPH0964853A JP H0964853 A JPH0964853 A JP H0964853A JP 7214597 A JP7214597 A JP 7214597A JP 21459795 A JP21459795 A JP 21459795A JP H0964853 A JPH0964853 A JP H0964853A
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Abstract
(57)【要約】 （修正有）
【課題】 並列伝送で１つの伝送路の障害により全体と
してのｎビット信号が誤り信号となら無い様にする。 【解決手段】 並列に複数nの正規の伝送路CH1〜CHnの
他に其の送端が正規伝送路の第ｎ番CHnの入力信号に直
結された１本の予備伝送路CH(n+1)と、送端と受端とに
相対向して障害時には正常時の伝送路CHiを次の伝送路C
H(i+1)に順に切り替える2対1セレクタ３と、第１番CH1
及び予備の伝送路CH(n+1)の両方に各セレクタの遅延時
間を含めて他の伝送路と全遅延時間を等しくするディレ
イラインL1,L2を設け、受端の各セレクタの出力を監視
して、複数nの正規伝送路CH1〜CHnの中の任意の１つ例
えばCH2に障害が起きた時は、制御信号を発生し障害伝
送路CH2の送端と受端のセレクタ以降の全セレクタに選
択動作をさせ障害が起きた時も等しい遅延時間を持つｎ
並列の伝送路を確保する。
してのｎビット信号が誤り信号となら無い様にする。 【解決手段】 並列に複数nの正規の伝送路CH1〜CHnの
他に其の送端が正規伝送路の第ｎ番CHnの入力信号に直
結された１本の予備伝送路CH(n+1)と、送端と受端とに
相対向して障害時には正常時の伝送路CHiを次の伝送路C
H(i+1)に順に切り替える2対1セレクタ３と、第１番CH1
及び予備の伝送路CH(n+1)の両方に各セレクタの遅延時
間を含めて他の伝送路と全遅延時間を等しくするディレ
イラインL1,L2を設け、受端の各セレクタの出力を監視
して、複数nの正規伝送路CH1〜CHnの中の任意の１つ例
えばCH2に障害が起きた時は、制御信号を発生し障害伝
送路CH2の送端と受端のセレクタ以降の全セレクタに選
択動作をさせ障害が起きた時も等しい遅延時間を持つｎ
並列の伝送路を確保する。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータや伝
送処理装置内のボート間及び装置間などの一定ビット数
ｎの並列信号の伝送路の障害時の誤りに対する処理方式
に関する。近年、コンピュータ等の情報処理機器では、
其のプロセッサの高速化に伴い処理速度や処理容量が向
上しているため、並列信号を扱うことが多いが、其の並
列信号の伝送では、伝送路の障害時の対策に更に向上し
た技術が求められ、最近は、高速で大容量の伝送が可能
な光信号の並列伝送でも其の並列の光線路の障害時の誤
り処理方式が注目されている。
送処理装置内のボート間及び装置間などの一定ビット数
ｎの並列信号の伝送路の障害時の誤りに対する処理方式
に関する。近年、コンピュータ等の情報処理機器では、
其のプロセッサの高速化に伴い処理速度や処理容量が向
上しているため、並列信号を扱うことが多いが、其の並
列信号の伝送では、伝送路の障害時の対策に更に向上し
た技術が求められ、最近は、高速で大容量の伝送が可能
な光信号の並列伝送でも其の並列の光線路の障害時の誤
り処理方式が注目されている。
【０００２】
【従来の技術】コンピュータや伝送処理装置の内部の並
列データの伝送は、従来は現用の伝送路のみで予備の伝
送路は具えない場合が殆どであり、並列伝送されるｎビ
ットデータの中の最低１ビットの伝送路でも障害になる
と、ｎビット全体で纏まった意味を持つｎビット信号が
誤りデータとなるという悪影響を受けるという問題があ
る。光信号の並列伝送でも、ビット毎の光線路の送信側
の発光素子や受信側の受光素子の劣化等が、ｎ本の並列
の光線路で伝送されるｎビットの並列データに上記の悪
影響を受けることが考えられる。そこで、従来の技術
（例えば公開公報のH04-346279) では、図12に示す様
な、入出力データが共にｎ個並列の電気信号であるｎビ
ットの場合の入力データに対し、新たに余分のｍビット
を付加して入力がｎで出力が(n+m) の端子数 n x (n +
m)の電気信号マトリックススイッチ1Aを設け、また出力
のｎビットデータには、入出力端子数が(n+m) x n の光
信号マトリックススイッチ3Aの冗長化手段を設ける。そ
して、この２つのマトリックススイッチ1A,3Aの間に入
力出力が共に並列 (n+m)の信号端子数の電気光変換回路
2Aを設けることにより、並列に(n+m) 本の光信号路のな
かの最大ｍ本の光信号路の障害に対応することで、並列
ｎの電気信号のｎビット信号の並列伝送の保証を行って
いた。
列データの伝送は、従来は現用の伝送路のみで予備の伝
送路は具えない場合が殆どであり、並列伝送されるｎビ
ットデータの中の最低１ビットの伝送路でも障害になる
と、ｎビット全体で纏まった意味を持つｎビット信号が
誤りデータとなるという悪影響を受けるという問題があ
る。光信号の並列伝送でも、ビット毎の光線路の送信側
の発光素子や受信側の受光素子の劣化等が、ｎ本の並列
の光線路で伝送されるｎビットの並列データに上記の悪
影響を受けることが考えられる。そこで、従来の技術
（例えば公開公報のH04-346279) では、図12に示す様
な、入出力データが共にｎ個並列の電気信号であるｎビ
ットの場合の入力データに対し、新たに余分のｍビット
を付加して入力がｎで出力が(n+m) の端子数 n x (n +
m)の電気信号マトリックススイッチ1Aを設け、また出力
のｎビットデータには、入出力端子数が(n+m) x n の光
信号マトリックススイッチ3Aの冗長化手段を設ける。そ
して、この２つのマトリックススイッチ1A,3Aの間に入
力出力が共に並列 (n+m)の信号端子数の電気光変換回路
2Aを設けることにより、並列に(n+m) 本の光信号路のな
かの最大ｍ本の光信号路の障害に対応することで、並列
ｎの電気信号のｎビット信号の並列伝送の保証を行って
いた。
【０００３】
【発明が解決しようとする課題】ところが、上記の従来
の技術は、ｎビット信号の並列伝送に対する冗長化手段
としての n x (n + m)の電気信号のマトリックススイッ
チ1Aと、(n+m) x n の光信号のマトリックススイッチ3A
と、それらの制御回路4Aが複雑である事や、光信号マト
リックススイッチ自身の特性にバラツキが有る事や、全
体の回路規模が大きくなる事などの問題が生じていた。
更に上記マトリックススイッチを用いた従来の冗長化手
段では、若し n x (n+m)の出力(n+m) と(n+m) x n の入
力(n+m)の信号経路が変更された場合は、其のスイッチ
により選択した信号経路によっては例えば入力データの
第１ビットが出力データの第１ビットにならない様な場
合は選択の前と後の経路長が変化するので、ｎ並列で伝
送されるｎビットデータの或るビットに位相外れを起こ
し、出力データが正常状態でない所謂スキュー(skew)と
呼ばれる状態となる事があるので、ｎビット信号を並列
伝送する距離を一定長以下に制限しなければならないと
いう問題があった。本発明の目的は、並列にｎチャネル
のｎビットデータを並列伝送している時に、使用されて
いるｎ個の並列の伝送路の幾つかが障害となっても、出
力のｎ並列のデータとして、スキューと呼ばれるビット
間の位相外れの誤り状態ではない正しい位相のｎビット
データを得る事を、其のｎ並列の伝送路が光伝送路であ
っても従来の如く光信号マトリックススイッチを用いる
ことが無く、また其の制御が複雑な電気信号マトリック
ススイッチも使用せずに、電気信号のみの簡単な回路構
成により、実現できる並列信号の伝送路の障害時の処理
方式を提供することにある。
の技術は、ｎビット信号の並列伝送に対する冗長化手段
としての n x (n + m)の電気信号のマトリックススイッ
チ1Aと、(n+m) x n の光信号のマトリックススイッチ3A
と、それらの制御回路4Aが複雑である事や、光信号マト
リックススイッチ自身の特性にバラツキが有る事や、全
体の回路規模が大きくなる事などの問題が生じていた。
更に上記マトリックススイッチを用いた従来の冗長化手
段では、若し n x (n+m)の出力(n+m) と(n+m) x n の入
力(n+m)の信号経路が変更された場合は、其のスイッチ
により選択した信号経路によっては例えば入力データの
第１ビットが出力データの第１ビットにならない様な場
合は選択の前と後の経路長が変化するので、ｎ並列で伝
送されるｎビットデータの或るビットに位相外れを起こ
し、出力データが正常状態でない所謂スキュー(skew)と
呼ばれる状態となる事があるので、ｎビット信号を並列
伝送する距離を一定長以下に制限しなければならないと
いう問題があった。本発明の目的は、並列にｎチャネル
のｎビットデータを並列伝送している時に、使用されて
いるｎ個の並列の伝送路の幾つかが障害となっても、出
力のｎ並列のデータとして、スキューと呼ばれるビット
間の位相外れの誤り状態ではない正しい位相のｎビット
データを得る事を、其のｎ並列の伝送路が光伝送路であ
っても従来の如く光信号マトリックススイッチを用いる
ことが無く、また其の制御が複雑な電気信号マトリック
ススイッチも使用せずに、電気信号のみの簡単な回路構
成により、実現できる並列信号の伝送路の障害時の処理
方式を提供することにある。
【０００４】
【課題を解決するための手段】この目的達成のための本
発明の基本構成は、図１の原理図に示す如く、複数nの
信号系列を同じ複数n の並列の伝送路で伝送する場合
に、複数n の正規の伝送路 CH1〜CHn の他に其の送端が
前記正規の伝送路の第ｎ番 CHn の入力信号に直結され
た１本の予備の伝送路 CH(n+1) と、該複数n の伝送路
の送端と受端とに相対向して障害時には正常時の伝送路
CHi を次の伝送路 CH(i+1) に順に切り替える 2対1 セ
レクタ 3-1〜3-(n-1),5-1〜5-n と、前記正規の伝送路
の第１番 CH1 及び予備の伝送路 CH(n+1) の両方に各セ
レクタを含み他の伝送路と全遅延時間を等しくする為の
ディレイライン L1,L2 とを設け、前記受端の各セレク
タ 5-1〜5-n の出力を監視していて、正規の複数n の伝
送路 CH1〜CHn の中の任意の１つ 例えばCH2 に障害が
起きた事を検出した時は、制御信号を発生し其の障害が
起きた伝送路 CH2 の送端と受端のセレクタ 3-2,5-2
以降の全セレクタ 3-2〜3-(n-1), 5-2〜5-n に前記の選
択動作をさせ、前記障害が起きた時も常に等しい遅延時
間を持つｎ並列の伝送路を確保しスキューの無い状態で
出力するように構成する。
発明の基本構成は、図１の原理図に示す如く、複数nの
信号系列を同じ複数n の並列の伝送路で伝送する場合
に、複数n の正規の伝送路 CH1〜CHn の他に其の送端が
前記正規の伝送路の第ｎ番 CHn の入力信号に直結され
た１本の予備の伝送路 CH(n+1) と、該複数n の伝送路
の送端と受端とに相対向して障害時には正常時の伝送路
CHi を次の伝送路 CH(i+1) に順に切り替える 2対1 セ
レクタ 3-1〜3-(n-1),5-1〜5-n と、前記正規の伝送路
の第１番 CH1 及び予備の伝送路 CH(n+1) の両方に各セ
レクタを含み他の伝送路と全遅延時間を等しくする為の
ディレイライン L1,L2 とを設け、前記受端の各セレク
タ 5-1〜5-n の出力を監視していて、正規の複数n の伝
送路 CH1〜CHn の中の任意の１つ 例えばCH2 に障害が
起きた事を検出した時は、制御信号を発生し其の障害が
起きた伝送路 CH2 の送端と受端のセレクタ 3-2,5-2
以降の全セレクタ 3-2〜3-(n-1), 5-2〜5-n に前記の選
択動作をさせ、前記障害が起きた時も常に等しい遅延時
間を持つｎ並列の伝送路を確保しスキューの無い状態で
出力するように構成する。
【０００５】本発明では、１本の予備の伝送路CH(n+1)
が、複数n の正規伝送路CH1〜CHnに並列に設けられ、其
の予備の伝送路CH(n+1) の送端が前記正規の伝送路の最
後である第ｎ番CHn の伝送路の入力信号に直結される。
また、該複数n の各伝送路の送端に設けられた 2対1 セ
レクタ3-1〜3-(n-1) と受端に設けられた 2対1 セレク
タ5-1〜5-n とが相対向する。そして正規の伝送路の第
１番CH1 及び予備の伝送路CH(n+1) のそれぞれに設けた
各ディレイラインL1,L2 は、該 2対1 セレクタの１個分
の遅延時間に相当して、各セレクタを含む他の伝送路CH
2 〜CHn と全遅延時間を等しくしている。従って、受端
の各セレクタ5-1〜5-n の出力を監視していて、正規の
複数n の伝送路CH1〜CHn の中の任意の１つの例えば CH
2の伝送路に障害が起きた事を検出すると、其の障害が
起きた伝送路CH2 の送端と受端のセレクタ 3-2,5-2 以
降の全セレクタ 3-2〜3-(n-1), 5-2〜5-n に選択動作を
させる制御信号を発生する。即ち i=2,3─(n-1) とする
と、正常時の伝送路CHiを次の伝送路CH(i+1) に順に切
り替えて、障害が起きた伝送路CH2 を除く(n-1)本の正
規の伝送路CH1,CH3 〜CHn と１本の予備の伝送路CH(n+
1) とにより、並列にｎビットのデータを伝送し出力す
るが、各伝送路CH1 〜CH(n+1)の全遅延時間が、前記の
如く互に全く等しいので、伝送路の切り替えの前と後の
ｎビット信号の伝送路の遅延時間は等しく、結果として
出力のｎビットデータには所謂スキュー状態が起きず、
正しい位相のｎビットデータが得られて目的は達成され
る。
が、複数n の正規伝送路CH1〜CHnに並列に設けられ、其
の予備の伝送路CH(n+1) の送端が前記正規の伝送路の最
後である第ｎ番CHn の伝送路の入力信号に直結される。
また、該複数n の各伝送路の送端に設けられた 2対1 セ
レクタ3-1〜3-(n-1) と受端に設けられた 2対1 セレク
タ5-1〜5-n とが相対向する。そして正規の伝送路の第
１番CH1 及び予備の伝送路CH(n+1) のそれぞれに設けた
各ディレイラインL1,L2 は、該 2対1 セレクタの１個分
の遅延時間に相当して、各セレクタを含む他の伝送路CH
2 〜CHn と全遅延時間を等しくしている。従って、受端
の各セレクタ5-1〜5-n の出力を監視していて、正規の
複数n の伝送路CH1〜CHn の中の任意の１つの例えば CH
2の伝送路に障害が起きた事を検出すると、其の障害が
起きた伝送路CH2 の送端と受端のセレクタ 3-2,5-2 以
降の全セレクタ 3-2〜3-(n-1), 5-2〜5-n に選択動作を
させる制御信号を発生する。即ち i=2,3─(n-1) とする
と、正常時の伝送路CHiを次の伝送路CH(i+1) に順に切
り替えて、障害が起きた伝送路CH2 を除く(n-1)本の正
規の伝送路CH1,CH3 〜CHn と１本の予備の伝送路CH(n+
1) とにより、並列にｎビットのデータを伝送し出力す
るが、各伝送路CH1 〜CH(n+1)の全遅延時間が、前記の
如く互に全く等しいので、伝送路の切り替えの前と後の
ｎビット信号の伝送路の遅延時間は等しく、結果として
出力のｎビットデータには所謂スキュー状態が起きず、
正しい位相のｎビットデータが得られて目的は達成され
る。
【０００６】
【発明の実施の形態】図１の本発明の原理図はそのま
ま、本発明の請求項１に対応する実施例の構成を示し、
其の基本的な動作は既に詳細に説明した。図２は、図13
の従来例の光並列伝送方式に対して図１の本発明の考え
方を取り入れた実施例の構成図であり、図２の中の網掛
けを施した２カ所の部分が、光並列伝送路の送端の 2対
1 セレクタ3-1〜3-(n-1) とディレイラインL1,L2 から
なる送信側の経路切替部と、受端の 2対1 セレクタ5-1
〜5-n からなる受信側の経路切替部とに該当する。
ま、本発明の請求項１に対応する実施例の構成を示し、
其の基本的な動作は既に詳細に説明した。図２は、図13
の従来例の光並列伝送方式に対して図１の本発明の考え
方を取り入れた実施例の構成図であり、図２の中の網掛
けを施した２カ所の部分が、光並列伝送路の送端の 2対
1 セレクタ3-1〜3-(n-1) とディレイラインL1,L2 から
なる送信側の経路切替部と、受端の 2対1 セレクタ5-1
〜5-n からなる受信側の経路切替部とに該当する。
【０００７】図１の本発明の請求項１に対応する実施例
の構成は、ｎビットの並列信号を１ビット毎に個別に伝
送する並列にｎ本の正規の伝送路CH1 〜CHn と、１本の
予備の伝送路CH(n+1) とから成る。図１の中、１は送信
側の経路切替部であり、伝送路CH1 〜CHn の送端の 2対
1 セレクタ3-1〜3-(n-1) とディレイラインL1,L2 から
成る。４は受信側の経路切替部であって、伝送路CH1 〜
CH(n+1) の受端の 2対1 セレクタ5-1 〜5-n から成る。
２は切り換え信号発生部（制御部）であり、送信側の経
路切替部1 の 2対1 セレクタ3-1〜3-(n-1) および受信
側の経路切替部4の 2対1 セレクタ5-1〜5-n の選択動作
を制御する切り換え信号を発生する制御部である。図３
は送信側の経路切替部1 の 2対1 セレクタ3-ｉ（但しｉ
=1,2─,n-1) の構成と其の真理値表とを示す。図３の送
信側の 2対1 セレクタ3-ｉは、前記制御部2 が受端セレ
クタ5-1〜5-n の出力で或る伝送路の障害を検出した時
に発生した選択信号ＳのH により、２入力端子の一方 I
H に接続された通常時には伝送路CHi への入力信号を切
り換えて、１出力端子Ｏに接続された次の伝送路CH(i+
1) に接続する。そして前記の制御部2 が受端セレクタ5
-1〜5-n の出力で該当の伝送路の正常を検出した時に発
生する選択信号ＳのL により、他方の入力端子I L に接
続された次の伝送路CH(i+1) への入力信号そのままを、
出力端子Ｏに接続された次の伝送路CH(i+1)に接続す
る。受信側の経路切替部4 の 2対1 セレクタ5-ｉ（但し
ｉ=1,2─,n) も、同様の構成であるが、前記の制御部２
が受端セレクタ5-1 〜5-n の出力で或る伝送路の障害を
検出した時に発生した選択信号Ｓの状態L により、通常
時には２入力端子の一方 IH に接続された伝送路CHi か
ら入力し伝送路CHi の出力信号となるものを、２入力端
子の他方 IL に接続された次の伝送路CH(i+1) からの出
力信号CH(i+1) が、其の伝送路CHi の出力信号となる様
に切り替え動作をする。
の構成は、ｎビットの並列信号を１ビット毎に個別に伝
送する並列にｎ本の正規の伝送路CH1 〜CHn と、１本の
予備の伝送路CH(n+1) とから成る。図１の中、１は送信
側の経路切替部であり、伝送路CH1 〜CHn の送端の 2対
1 セレクタ3-1〜3-(n-1) とディレイラインL1,L2 から
成る。４は受信側の経路切替部であって、伝送路CH1 〜
CH(n+1) の受端の 2対1 セレクタ5-1 〜5-n から成る。
２は切り換え信号発生部（制御部）であり、送信側の経
路切替部1 の 2対1 セレクタ3-1〜3-(n-1) および受信
側の経路切替部4の 2対1 セレクタ5-1〜5-n の選択動作
を制御する切り換え信号を発生する制御部である。図３
は送信側の経路切替部1 の 2対1 セレクタ3-ｉ（但しｉ
=1,2─,n-1) の構成と其の真理値表とを示す。図３の送
信側の 2対1 セレクタ3-ｉは、前記制御部2 が受端セレ
クタ5-1〜5-n の出力で或る伝送路の障害を検出した時
に発生した選択信号ＳのH により、２入力端子の一方 I
H に接続された通常時には伝送路CHi への入力信号を切
り換えて、１出力端子Ｏに接続された次の伝送路CH(i+
1) に接続する。そして前記の制御部2 が受端セレクタ5
-1〜5-n の出力で該当の伝送路の正常を検出した時に発
生する選択信号ＳのL により、他方の入力端子I L に接
続された次の伝送路CH(i+1) への入力信号そのままを、
出力端子Ｏに接続された次の伝送路CH(i+1)に接続す
る。受信側の経路切替部4 の 2対1 セレクタ5-ｉ（但し
ｉ=1,2─,n) も、同様の構成であるが、前記の制御部２
が受端セレクタ5-1 〜5-n の出力で或る伝送路の障害を
検出した時に発生した選択信号Ｓの状態L により、通常
時には２入力端子の一方 IH に接続された伝送路CHi か
ら入力し伝送路CHi の出力信号となるものを、２入力端
子の他方 IL に接続された次の伝送路CH(i+1) からの出
力信号CH(i+1) が、其の伝送路CHi の出力信号となる様
に切り替え動作をする。
【０００８】切り換え信号発生部（制御部）2 は、複数
n の正規の伝送路CH1 〜CHn の伝送状況を、その受信側
の 2対1 セレクタ5-ｉ（但しｉ=1,2─,n) の出力で常時
監視していて、其の送信側の 2対1 セレクタ3-ｉ（但し
ｉ=1,2─,n-1)と受信側の 2対1 セレクタ5-ｉ（但しｉ=
1,2─,n) の動作を制御する選択信号L/H を発生する
が、初め伝送路CH1 〜CHn でｎビット信号が正しく伝送
されている場合は、送信側の 2対1 のセレクタ3-1 〜3-
(n-1) の全ての端子Ｓに状態L の選択信号L を送出し、
受信側の 2対1 セレクタ5-1 〜5-n の全ての端子Ｓには
状態H の選択信号H を送出する。次に伝送路CH1 〜CHn
の何れか一つの例えば伝送路CHi が線路の切断等で伝送
不能となった事を、受端の 2対1 セレクタ5-ｉの出力で
検出した場合は、切り換え信号発生部（制御部）2 が、
其の状況を読み取り、其の受端のセレクタ5-ｉに対向す
る送端の 2対1 セレクタ3-ｉ以降の全セレクタ3-i〜3-
(n-1)の端子Ｓに状態H の選択信号H を送る。送端のセ
レクタ3-i〜3-(n-1) では、其の２入力端子の一方 IH
が選択されるので、図４に示す様に、入力端子IH に入
力する伝送路CHi への伝送信号CHi は、出力端子Ｏに接
続された次の伝送路CH(i+1) に順に接続され、伝送路CH
i が切断等で伝送不能となっても、(n-1) 本の正規の伝
送路CH1 〜CH(i-1),CH(i+1) 〜CHn と１本の予備の伝送
路CH(n+1) の合計ｎの伝送路で、n ビット信号の並列伝
送が支障無く可能となる。図１の中の４（点線枠で囲ん
だ部分）は、受信側の経路切り換え部であり、図３の送
信側の 2対1 セレクタ3-ｉと同じ機能を有する 2対1 セ
レクタ5-ｉ（但しｉ=1,2─,n) で構成される。その受信
側のセレクタ5-ｉは、その２入力端子の一方 IH が伝送
路CHi の出力に接続され、他方の入力端子 IL が次の伝
送路CH(i+1) の出力に接続されている。初め、複数n の
正規の伝送路CH1 〜CHn でｎビット信号が正しく並列伝
送されている場合は、切り換え信号発生部（制御部）2
は、セレクタ5-ｉ（但しｉ=1,2─,n) の全ての端子Ｓ
に、状態H の選択信号H を送出する。次に複数nの正規
の伝送路CH1 〜CHn の何れか一つの例えば伝送路CHi が
線路切断等で伝送不能となった事を、受端の 2対1 セレ
クタ5-ｉの出力で検出した場合は、切り換え信号発生部
（制御部）2 が、其の状況を読み取り、其の受端のセレ
クタ5-ｉ以降の全セレクタ5-i〜5-nの端子Ｓに状態L の
選択信号L を送る。受端の各セレクタ5-i〜5-n では、
其の２入力端子の一方 IL が選択されるので、図５に示
す様に、入力端子 IL に入力する伝送路CH(i+1) からの
出力信号CH(i+1)は、出力端子Ｏに接続されて前の伝送
路CHiの出力信号となり、予備の伝送路CH(n+1) からの
出力信号CH(n+1)は、出力端子Ｏに接続されて前の伝送
路CHn の出力信号となる。即ち、伝送路CHi が切断等で
伝送不能となっても、正規の伝送路CH1 〜CH(i-1),CH(i
+1) 〜CHn と予備の伝送路CH(n+1) の合計ｎの伝送路
で、n ビット信号の並列伝送が可能となり、n ビットの
出力信号CH1 〜CHn が支障無く得られることになる。ま
た、図１の中の複数n の正規の伝送路CH1 〜CHn の中の
受端のみに１個のセレクタ5-1 を持つ第１番CH1 の伝送
路には、該セレクタの１個分の遅延時間を与えるディレ
イラインL1が設けられており、同じく受端のみに１個の
セレクタ5-n を持つ1 本の予備の伝送路CH(n+1) には、
同じく該セレクタの１個分の遅延時間を与えるディレイ
ラインL2が設けられてあって、他の伝送路の各送端と受
端とに１個づつ合計２個のセレクタを持つ各伝送路CH2
〜CHn と全遅延時間が等しくなる様にしている。従っ
て、或る伝送路の障害時に別の伝送路に切り替えられて
も、各セレクタの遅延を含めた伝送路の遅延時間が、複
数n の正規の伝送路CH1 〜CHn と一本の予備の伝送路CH
(n+1) とで互に全く等しいので、入力のｎビット信号が
並列ｎの伝送路の出力側で所謂スキューの状態になるこ
とは無い。図６は、上記の複数n の正規の伝送路CH1 〜
CHn の中の受端Ｂのみに１個のセレクタ5-1 を持つ第１
伝送路CH1 には、該セレクタの１個分のディレイライン
L1が設けられており、同じく受端Ｂのみに１個のセレク
タ5-n を持つ１本の予備の伝送路CH(n+1) には、該セレ
クタの１個分のディレイラインL2が設けられてあって、
他の伝送路の各送端Ａと受端Ｂとに１個づつ合計２個の
セレクタを持つ各伝送路CH2 〜CHn と全遅延時間が等し
くなる様にしている事を示している。
n の正規の伝送路CH1 〜CHn の伝送状況を、その受信側
の 2対1 セレクタ5-ｉ（但しｉ=1,2─,n) の出力で常時
監視していて、其の送信側の 2対1 セレクタ3-ｉ（但し
ｉ=1,2─,n-1)と受信側の 2対1 セレクタ5-ｉ（但しｉ=
1,2─,n) の動作を制御する選択信号L/H を発生する
が、初め伝送路CH1 〜CHn でｎビット信号が正しく伝送
されている場合は、送信側の 2対1 のセレクタ3-1 〜3-
(n-1) の全ての端子Ｓに状態L の選択信号L を送出し、
受信側の 2対1 セレクタ5-1 〜5-n の全ての端子Ｓには
状態H の選択信号H を送出する。次に伝送路CH1 〜CHn
の何れか一つの例えば伝送路CHi が線路の切断等で伝送
不能となった事を、受端の 2対1 セレクタ5-ｉの出力で
検出した場合は、切り換え信号発生部（制御部）2 が、
其の状況を読み取り、其の受端のセレクタ5-ｉに対向す
る送端の 2対1 セレクタ3-ｉ以降の全セレクタ3-i〜3-
(n-1)の端子Ｓに状態H の選択信号H を送る。送端のセ
レクタ3-i〜3-(n-1) では、其の２入力端子の一方 IH
が選択されるので、図４に示す様に、入力端子IH に入
力する伝送路CHi への伝送信号CHi は、出力端子Ｏに接
続された次の伝送路CH(i+1) に順に接続され、伝送路CH
i が切断等で伝送不能となっても、(n-1) 本の正規の伝
送路CH1 〜CH(i-1),CH(i+1) 〜CHn と１本の予備の伝送
路CH(n+1) の合計ｎの伝送路で、n ビット信号の並列伝
送が支障無く可能となる。図１の中の４（点線枠で囲ん
だ部分）は、受信側の経路切り換え部であり、図３の送
信側の 2対1 セレクタ3-ｉと同じ機能を有する 2対1 セ
レクタ5-ｉ（但しｉ=1,2─,n) で構成される。その受信
側のセレクタ5-ｉは、その２入力端子の一方 IH が伝送
路CHi の出力に接続され、他方の入力端子 IL が次の伝
送路CH(i+1) の出力に接続されている。初め、複数n の
正規の伝送路CH1 〜CHn でｎビット信号が正しく並列伝
送されている場合は、切り換え信号発生部（制御部）2
は、セレクタ5-ｉ（但しｉ=1,2─,n) の全ての端子Ｓ
に、状態H の選択信号H を送出する。次に複数nの正規
の伝送路CH1 〜CHn の何れか一つの例えば伝送路CHi が
線路切断等で伝送不能となった事を、受端の 2対1 セレ
クタ5-ｉの出力で検出した場合は、切り換え信号発生部
（制御部）2 が、其の状況を読み取り、其の受端のセレ
クタ5-ｉ以降の全セレクタ5-i〜5-nの端子Ｓに状態L の
選択信号L を送る。受端の各セレクタ5-i〜5-n では、
其の２入力端子の一方 IL が選択されるので、図５に示
す様に、入力端子 IL に入力する伝送路CH(i+1) からの
出力信号CH(i+1)は、出力端子Ｏに接続されて前の伝送
路CHiの出力信号となり、予備の伝送路CH(n+1) からの
出力信号CH(n+1)は、出力端子Ｏに接続されて前の伝送
路CHn の出力信号となる。即ち、伝送路CHi が切断等で
伝送不能となっても、正規の伝送路CH1 〜CH(i-1),CH(i
+1) 〜CHn と予備の伝送路CH(n+1) の合計ｎの伝送路
で、n ビット信号の並列伝送が可能となり、n ビットの
出力信号CH1 〜CHn が支障無く得られることになる。ま
た、図１の中の複数n の正規の伝送路CH1 〜CHn の中の
受端のみに１個のセレクタ5-1 を持つ第１番CH1 の伝送
路には、該セレクタの１個分の遅延時間を与えるディレ
イラインL1が設けられており、同じく受端のみに１個の
セレクタ5-n を持つ1 本の予備の伝送路CH(n+1) には、
同じく該セレクタの１個分の遅延時間を与えるディレイ
ラインL2が設けられてあって、他の伝送路の各送端と受
端とに１個づつ合計２個のセレクタを持つ各伝送路CH2
〜CHn と全遅延時間が等しくなる様にしている。従っ
て、或る伝送路の障害時に別の伝送路に切り替えられて
も、各セレクタの遅延を含めた伝送路の遅延時間が、複
数n の正規の伝送路CH1 〜CHn と一本の予備の伝送路CH
(n+1) とで互に全く等しいので、入力のｎビット信号が
並列ｎの伝送路の出力側で所謂スキューの状態になるこ
とは無い。図６は、上記の複数n の正規の伝送路CH1 〜
CHn の中の受端Ｂのみに１個のセレクタ5-1 を持つ第１
伝送路CH1 には、該セレクタの１個分のディレイライン
L1が設けられており、同じく受端Ｂのみに１個のセレク
タ5-n を持つ１本の予備の伝送路CH(n+1) には、該セレ
クタの１個分のディレイラインL2が設けられてあって、
他の伝送路の各送端Ａと受端Ｂとに１個づつ合計２個の
セレクタを持つ各伝送路CH2 〜CHn と全遅延時間が等し
くなる様にしている事を示している。
【０００９】本発明の請求項１の実施例の図１の構成
は、伝送路の送端と受端とに 2対1 セレクタを各１段だ
け設けて、ｎ本の正規の伝送路に対して１本の予備の伝
送路を具えた構成であったが、伝送路の送端と受端とに
同じ構成の 2対1 セレクタを各ｍ段だけ設けて、ｎ本の
正規の伝送路に対してｍ本の予備の伝送路を具えた構成
を考えることも可能である。図７は、このｎ本の正規の
伝送路に対しｍ本の予備の伝送路を具えた本発明の請求
項２に対応する構成図である。
は、伝送路の送端と受端とに 2対1 セレクタを各１段だ
け設けて、ｎ本の正規の伝送路に対して１本の予備の伝
送路を具えた構成であったが、伝送路の送端と受端とに
同じ構成の 2対1 セレクタを各ｍ段だけ設けて、ｎ本の
正規の伝送路に対してｍ本の予備の伝送路を具えた構成
を考えることも可能である。図７は、このｎ本の正規の
伝送路に対しｍ本の予備の伝送路を具えた本発明の請求
項２に対応する構成図である。
【００１０】図７の中、1 ′は送信側の経路切り換え部
であり、2 ′は切り換え信号発生部（制御部）、4 ′は
受信側の経路切り換え部である。図７の1 ′は、図１の
１と同じ機能を有する 2対1 セレクタで構成され、１段
目は 2対1 セレクタ3-(1,1)〜3-(1,n-1) で構成され、
２段目は 2対1 セレクタ3-(2,2) 〜3-(2,n) で構成さ
れ、以下の第ｍ段目は 2対1 セレクタ3-(m,m) 〜3-(m,m
+n-1) で構成される。一般に送信側の 2対1 セレクタ3-
(k,i) （但し i= 1,2,─,m+n-1) は、その２入力端子の
一方 IH が入力信号CHi に接続され、他方の入力端子 I
L が次の入力信号CH(i+1)に接続されている。 2′の切
り換え信号発生部（制御部）は、複数nの入力信号CH1
〜CHn の伝送路CH1 〜CH(n+m) での伝送状況を其の受端
の 2対1 セレクタ5-(m,m) 〜5-(m,m+n) が選択した複数
nの出力信号で監視する機能を持ち、初め、複数nの入力
信号CH1 〜CHn が伝送路CH1 〜CHn で正しく伝送されて
いる場合は、送端の 2対1 セレクタ3-(k,i) の全ての端
子Ｓに、状態L の選択信号L を送出する。伝送路CH1 〜
CHn の中の任意の伝送路CHi が切断等で伝送不能となっ
た場合は、 2′の切り換え信号発生部（制御部）が、其
の状況を読み取り、相対向する送端セレクタ3-(1,i) 以
降の全セレクタ3-(1,i) 〜3-(1,n-1) の端子Ｓに状態H
の選択信号H を送出する。この時の各セレクタの切り換
え動作は、上述の図３のセレクタ3-i と同じである。続
いて、伝送路CHj （但し j= i,i+1,─,n+1) も伝送不能
となった時には、 2′の切り換え信号発生部（制御部）
で、伝送路CHj が伝送不能である事を読み取り、且つ i
≦ jであることを判断して、送信側のセレクタ3-(2,j)
〜3-(2,n) の全ての端子Ｓに状態H の選択信号H を送出
する。これにより、送信側の経路切り換え部1 より先の
伝送路では伝送路i と伝送路j とを避けて、予備の伝送
路を含めた残りのｎ本の伝送路によりｎビット信号の並
列伝送を可能とする。続いて、伝送路CHh （但し h= 1,
2 ─,i-1) も伝送不能となった時は、 2′の切り換え信
号発生部（制御部）で、伝送路CHh が伝送不能である事
を読み取り、且つ h≦ iであることを判断し、送信側の
セレクタ3-(1,h) 〜3-(1,i-1) の全ての端子Ｓに状態H
の選択信号H を送出し、セレクタ3-(2,i) 〜3-(2,n) の
全ての端子Ｓに状態H の選択信号H を送出する。これに
より、送信側の経路切り換え部1 より後の伝送路では伝
送路h と伝送路i とを避け、予備の伝送路を含めた残り
のｎ本の伝送路によりｎビット信号の並列伝送を可能と
する。一般に、既にｎ本の伝送路i1, i2─i N （但しN=
1,2─m-1, i1<i2<─<iN ) が伝送不能の状態で、更に
iN+1 が伝送不能である事を、 2′の切り換え信号発生
部（制御部）が読み取った時は、 iN+1 >iN であれば、
送信側のセレクタ3-(N+1,iN+1)〜3-(N+1,n+N) の全ての
端子Ｓに、状態H の選択信号H を送出し、 iN+1 <iN で
あれば、2 ′の切り換え信号発生部（制御部）が、 iK
<iN+1 <i k+1 となる Kを求め、N+1 を K+1に、K+1 〜N
を K+2〜N+1 に読み換えた上で、K+1段〜N+1 段のセレ
クタの中、セレクタ3-(x,y) （但し x= K+1,─N+1 、y=
i x,─,x+n-1) の全ての端子Ｓに、状態H の選択信号H
を送出する。図８に上記の一般の場合の送信側の 2対1
セレクタ3-(k,i) （但し i= 1,2,─,m+n-1) の切り換え
処理の手順を示す。図７中の 4′は受信側の経路切り換
え部であり、図３のセレクタ3-i と同じ機能を有する 2
対1 セレクタ5-i で構成され、１段目（図に示した様
に、出力側から順に１段目，２段目─ｍ段目と呼ぶ）
は、5-(1,1) 〜5-(1,n) で構成され、２段目は 2対1 セ
レクタ5-(2,2) 〜5-(2,n+1) で構成され、以下第ｍ段目
は 2対1 セレクタ5-(m,m) 〜5-(m,m+n) で構成される。
2対1 セレクタ5-(k,i) （但し i= 1,2 ─,m+n) は、２
入力端子の一方の端子 IH が伝送路CHi の出力に接続さ
れ、他方の入力端子 IL が次の伝送路CH(i+1) の出力に
接続されている。初め、ｎ個の信号CH1 〜CHnを伝送路C
H1 〜CHn が正しく伝送している場合には、2 ′の切り
換え信号発生部（制御部）は、受信側4 ′の全てのセレ
クタの端子Ｓに、状態H の選択信号H を送る。伝送路CH
1 〜CHn の中の任意の伝送路CHi が切断等で伝送不能と
なった時は、2 ′の切り換え信号発生部（制御部）が其
の状況を読み取り、受信側4 ′のセレクタ5-(1,i) 〜5-
(1,n) の全ての端子Ｓに、状態L の選択信号L を送る。
既に送信側1 ′で、信号CH1 〜CHn が伝送路CH(i+1) 〜
CH(n+1) で伝送されているので、受信側の経路切り換え
部4 ′では、伝送路CH(i+1) 〜CH(n+1) を通って来た伝
送信号が、伝送路CH1 〜CHn の出力信号に切り換えられ
て、ｎ本の並列信号を出力する。この時の受信側4 ′の
経路切り換え動作は前述と同じである。続いて伝送路CH
j （但し j=i+1, ─,n+1)も伝送不能となった時には、2
′の切り換え信号発生部（制御部）が、其の伝送路CHj
が伝送不能である状況を読み取り、且つ i+1≦j であ
る事を判断し、送信側1 ′のセレクタ3-(2,j) 〜3-(2,n
+1) の全ての端子Ｓに、状態L の選択信号Lを送る。既
に受信側の経路切り換え部5 ′より前に、伝送路CHi と
伝送路CHj を避けて、ｎ本の並列伝送路に入力され伝送
されるので、出力信号としてｎ本の並列信号CH1 〜CHn
が出力される。一般に、既にｎ本の伝送路i1, i2─i N
（但しN= 1,2─m-1, i1<i2<─<iN ) が伝送不能の状態
で、更に iN+1 が伝送不能である事を、 2′の切り換え
信号発生部（制御部）が読み取った時は、 iN+1 >iN で
あれば、受信側のセレクタ5-(N+1,iN+1)〜5-(N+1,n+N+
1) の全ての端子Ｓに、状態L の選択信号L を送出し、
iN+1 <iN であれば、2 ′の切り換え信号発生部（制御
部）が、 iK <iN+1 <ik+1 となる Kを求め、N+1 を K+1
に、K+1 〜N を K+2〜N+1 に読み換えた上で、 K+1段〜
N+1 段のセレクタの中、セレクタ5-(x,y) （但し x= K+
1,─N+1 、y= ix,─,x+n) の全ての端子Ｓに、状態L の
選択信号L を送出する。また、図７には、図１と同様
に、ディレイラインL1,L2 を設ける事により、全ての伝
送路の遅延時間が各セレクタの遅延を含めて互に等しく
なるので、或る伝送路の障害時の信号経路の変更により
ｎ個の並列データが所謂スキューの状態になる事を抑え
ることが出来る。伝送路の送信側と受信側とにディレイ
ラインL1,L2 として設定する長さは、送信側1 ′では図
９に示す様に、受信側4 ′では図10に示す様に、予備の
伝送路も含めた全ての伝送路の遅延時間が、各々の2対1
セレクタの遅延時間を含めて、互に等しくなるように
定められる。
であり、2 ′は切り換え信号発生部（制御部）、4 ′は
受信側の経路切り換え部である。図７の1 ′は、図１の
１と同じ機能を有する 2対1 セレクタで構成され、１段
目は 2対1 セレクタ3-(1,1)〜3-(1,n-1) で構成され、
２段目は 2対1 セレクタ3-(2,2) 〜3-(2,n) で構成さ
れ、以下の第ｍ段目は 2対1 セレクタ3-(m,m) 〜3-(m,m
+n-1) で構成される。一般に送信側の 2対1 セレクタ3-
(k,i) （但し i= 1,2,─,m+n-1) は、その２入力端子の
一方 IH が入力信号CHi に接続され、他方の入力端子 I
L が次の入力信号CH(i+1)に接続されている。 2′の切
り換え信号発生部（制御部）は、複数nの入力信号CH1
〜CHn の伝送路CH1 〜CH(n+m) での伝送状況を其の受端
の 2対1 セレクタ5-(m,m) 〜5-(m,m+n) が選択した複数
nの出力信号で監視する機能を持ち、初め、複数nの入力
信号CH1 〜CHn が伝送路CH1 〜CHn で正しく伝送されて
いる場合は、送端の 2対1 セレクタ3-(k,i) の全ての端
子Ｓに、状態L の選択信号L を送出する。伝送路CH1 〜
CHn の中の任意の伝送路CHi が切断等で伝送不能となっ
た場合は、 2′の切り換え信号発生部（制御部）が、其
の状況を読み取り、相対向する送端セレクタ3-(1,i) 以
降の全セレクタ3-(1,i) 〜3-(1,n-1) の端子Ｓに状態H
の選択信号H を送出する。この時の各セレクタの切り換
え動作は、上述の図３のセレクタ3-i と同じである。続
いて、伝送路CHj （但し j= i,i+1,─,n+1) も伝送不能
となった時には、 2′の切り換え信号発生部（制御部）
で、伝送路CHj が伝送不能である事を読み取り、且つ i
≦ jであることを判断して、送信側のセレクタ3-(2,j)
〜3-(2,n) の全ての端子Ｓに状態H の選択信号H を送出
する。これにより、送信側の経路切り換え部1 より先の
伝送路では伝送路i と伝送路j とを避けて、予備の伝送
路を含めた残りのｎ本の伝送路によりｎビット信号の並
列伝送を可能とする。続いて、伝送路CHh （但し h= 1,
2 ─,i-1) も伝送不能となった時は、 2′の切り換え信
号発生部（制御部）で、伝送路CHh が伝送不能である事
を読み取り、且つ h≦ iであることを判断し、送信側の
セレクタ3-(1,h) 〜3-(1,i-1) の全ての端子Ｓに状態H
の選択信号H を送出し、セレクタ3-(2,i) 〜3-(2,n) の
全ての端子Ｓに状態H の選択信号H を送出する。これに
より、送信側の経路切り換え部1 より後の伝送路では伝
送路h と伝送路i とを避け、予備の伝送路を含めた残り
のｎ本の伝送路によりｎビット信号の並列伝送を可能と
する。一般に、既にｎ本の伝送路i1, i2─i N （但しN=
1,2─m-1, i1<i2<─<iN ) が伝送不能の状態で、更に
iN+1 が伝送不能である事を、 2′の切り換え信号発生
部（制御部）が読み取った時は、 iN+1 >iN であれば、
送信側のセレクタ3-(N+1,iN+1)〜3-(N+1,n+N) の全ての
端子Ｓに、状態H の選択信号H を送出し、 iN+1 <iN で
あれば、2 ′の切り換え信号発生部（制御部）が、 iK
<iN+1 <i k+1 となる Kを求め、N+1 を K+1に、K+1 〜N
を K+2〜N+1 に読み換えた上で、K+1段〜N+1 段のセレ
クタの中、セレクタ3-(x,y) （但し x= K+1,─N+1 、y=
i x,─,x+n-1) の全ての端子Ｓに、状態H の選択信号H
を送出する。図８に上記の一般の場合の送信側の 2対1
セレクタ3-(k,i) （但し i= 1,2,─,m+n-1) の切り換え
処理の手順を示す。図７中の 4′は受信側の経路切り換
え部であり、図３のセレクタ3-i と同じ機能を有する 2
対1 セレクタ5-i で構成され、１段目（図に示した様
に、出力側から順に１段目，２段目─ｍ段目と呼ぶ）
は、5-(1,1) 〜5-(1,n) で構成され、２段目は 2対1 セ
レクタ5-(2,2) 〜5-(2,n+1) で構成され、以下第ｍ段目
は 2対1 セレクタ5-(m,m) 〜5-(m,m+n) で構成される。
2対1 セレクタ5-(k,i) （但し i= 1,2 ─,m+n) は、２
入力端子の一方の端子 IH が伝送路CHi の出力に接続さ
れ、他方の入力端子 IL が次の伝送路CH(i+1) の出力に
接続されている。初め、ｎ個の信号CH1 〜CHnを伝送路C
H1 〜CHn が正しく伝送している場合には、2 ′の切り
換え信号発生部（制御部）は、受信側4 ′の全てのセレ
クタの端子Ｓに、状態H の選択信号H を送る。伝送路CH
1 〜CHn の中の任意の伝送路CHi が切断等で伝送不能と
なった時は、2 ′の切り換え信号発生部（制御部）が其
の状況を読み取り、受信側4 ′のセレクタ5-(1,i) 〜5-
(1,n) の全ての端子Ｓに、状態L の選択信号L を送る。
既に送信側1 ′で、信号CH1 〜CHn が伝送路CH(i+1) 〜
CH(n+1) で伝送されているので、受信側の経路切り換え
部4 ′では、伝送路CH(i+1) 〜CH(n+1) を通って来た伝
送信号が、伝送路CH1 〜CHn の出力信号に切り換えられ
て、ｎ本の並列信号を出力する。この時の受信側4 ′の
経路切り換え動作は前述と同じである。続いて伝送路CH
j （但し j=i+1, ─,n+1)も伝送不能となった時には、2
′の切り換え信号発生部（制御部）が、其の伝送路CHj
が伝送不能である状況を読み取り、且つ i+1≦j であ
る事を判断し、送信側1 ′のセレクタ3-(2,j) 〜3-(2,n
+1) の全ての端子Ｓに、状態L の選択信号Lを送る。既
に受信側の経路切り換え部5 ′より前に、伝送路CHi と
伝送路CHj を避けて、ｎ本の並列伝送路に入力され伝送
されるので、出力信号としてｎ本の並列信号CH1 〜CHn
が出力される。一般に、既にｎ本の伝送路i1, i2─i N
（但しN= 1,2─m-1, i1<i2<─<iN ) が伝送不能の状態
で、更に iN+1 が伝送不能である事を、 2′の切り換え
信号発生部（制御部）が読み取った時は、 iN+1 >iN で
あれば、受信側のセレクタ5-(N+1,iN+1)〜5-(N+1,n+N+
1) の全ての端子Ｓに、状態L の選択信号L を送出し、
iN+1 <iN であれば、2 ′の切り換え信号発生部（制御
部）が、 iK <iN+1 <ik+1 となる Kを求め、N+1 を K+1
に、K+1 〜N を K+2〜N+1 に読み換えた上で、 K+1段〜
N+1 段のセレクタの中、セレクタ5-(x,y) （但し x= K+
1,─N+1 、y= ix,─,x+n) の全ての端子Ｓに、状態L の
選択信号L を送出する。また、図７には、図１と同様
に、ディレイラインL1,L2 を設ける事により、全ての伝
送路の遅延時間が各セレクタの遅延を含めて互に等しく
なるので、或る伝送路の障害時の信号経路の変更により
ｎ個の並列データが所謂スキューの状態になる事を抑え
ることが出来る。伝送路の送信側と受信側とにディレイ
ラインL1,L2 として設定する長さは、送信側1 ′では図
９に示す様に、受信側4 ′では図10に示す様に、予備の
伝送路も含めた全ての伝送路の遅延時間が、各々の2対1
セレクタの遅延時間を含めて、互に等しくなるように
定められる。
【００１１】なお、送信側1 ′と受信側4 ′とで各セレ
クタの端子Ｓに入力する選択信号の状態L/H を、状態H/
L に反転し、２入力端子の IH と IL とを逆にして、伝
送路CH1 には L2 のディレイラインを設け、予備の伝送
路CH(n+1) に L1 のディレイラインを設ける事によって
も本発明を実現できることは言うまでもない。
クタの端子Ｓに入力する選択信号の状態L/H を、状態H/
L に反転し、２入力端子の IH と IL とを逆にして、伝
送路CH1 には L2 のディレイラインを設け、予備の伝送
路CH(n+1) に L1 のディレイラインを設ける事によって
も本発明を実現できることは言うまでもない。
【００１２】また、図11は、本発明の請求項３に対応す
る実施例の構成図であり、6 の送信側の経路切り換え部
が、複数n の正規の伝送路CH1 〜CHnに入力する各信号C
H1〜CHn を分岐して入力とし, 1 本の伝送路CH(n+1) を
出力とする n対1 のセレクタ9 から成り、7 の受信側の
経路切り換え部の複数n の 2対1 セレクタ5-1 〜5-n
が、各２入力端子 IL, IH から或る伝送路CHi の障害時
に一方を選択する全部で n個の入力端子 IH に、前記送
信側6 の n対1 セレクタ9 の１本の伝送路CH(n+1) の出
力を入力するように構成したものである。8 の切り換え
信号発生部（制御部）は、複数n の正規の伝送路CH1 〜
CHnの伝送状況を監視する機能を有し、初め、伝送路CH1
〜CHnが複数n の信号を正しく伝送している場合は、受
信側7のセレクタ5-1 〜5-n の全ての端子Ｓに、状態L
の選択信号L を送り、入力端子IL を選択し、出力信号
として n個並列の信号CH1 〜CHn を出力する様になって
いる。この時は、 n対1 のセレクタ9 は任意の状態で良
い。次に、送信側6 と受信側7 の間の複数n の正規の伝
送路CH1 〜CHnの中の任意の伝送路CHi が切断等の障害
で伝送不能となった時は、8 の切り換え信号発生部（制
御部）が其の伝送路CHi の受信の障害状況を読み取り、
送信側6 の n対1 セレクタ9 の端子Ｓに対し、出力の予
備の伝送路CH(n+1) に n入力の中の信号CHi を出力する
様に命令する制御信号を発生し、受信側7 のセレクタ5-
i の端子Ｓに対して、２入力端子の中の入力端子 IH を
選択させ、予備の伝送路CH(n+1) を通って来た信号CHi
を、正規の伝送路CHi の障害で断となった信号CHi の代
替として、出力するように構成する。この時、 n対1 セ
レクタ9 の遅延時間を含めた予備の伝送路CH(n+1) の遅
延時間を正規の伝送路CH1 〜CHn の遅延時間に等しくな
る様にすれば、伝送路CHi の障害時の信号CHi の経路変
更により複数n の並列データに生ずる所謂スキューの状
態となる事が抑制されるので、支障は無い。
る実施例の構成図であり、6 の送信側の経路切り換え部
が、複数n の正規の伝送路CH1 〜CHnに入力する各信号C
H1〜CHn を分岐して入力とし, 1 本の伝送路CH(n+1) を
出力とする n対1 のセレクタ9 から成り、7 の受信側の
経路切り換え部の複数n の 2対1 セレクタ5-1 〜5-n
が、各２入力端子 IL, IH から或る伝送路CHi の障害時
に一方を選択する全部で n個の入力端子 IH に、前記送
信側6 の n対1 セレクタ9 の１本の伝送路CH(n+1) の出
力を入力するように構成したものである。8 の切り換え
信号発生部（制御部）は、複数n の正規の伝送路CH1 〜
CHnの伝送状況を監視する機能を有し、初め、伝送路CH1
〜CHnが複数n の信号を正しく伝送している場合は、受
信側7のセレクタ5-1 〜5-n の全ての端子Ｓに、状態L
の選択信号L を送り、入力端子IL を選択し、出力信号
として n個並列の信号CH1 〜CHn を出力する様になって
いる。この時は、 n対1 のセレクタ9 は任意の状態で良
い。次に、送信側6 と受信側7 の間の複数n の正規の伝
送路CH1 〜CHnの中の任意の伝送路CHi が切断等の障害
で伝送不能となった時は、8 の切り換え信号発生部（制
御部）が其の伝送路CHi の受信の障害状況を読み取り、
送信側6 の n対1 セレクタ9 の端子Ｓに対し、出力の予
備の伝送路CH(n+1) に n入力の中の信号CHi を出力する
様に命令する制御信号を発生し、受信側7 のセレクタ5-
i の端子Ｓに対して、２入力端子の中の入力端子 IH を
選択させ、予備の伝送路CH(n+1) を通って来た信号CHi
を、正規の伝送路CHi の障害で断となった信号CHi の代
替として、出力するように構成する。この時、 n対1 セ
レクタ9 の遅延時間を含めた予備の伝送路CH(n+1) の遅
延時間を正規の伝送路CH1 〜CHn の遅延時間に等しくな
る様にすれば、伝送路CHi の障害時の信号CHi の経路変
更により複数n の並列データに生ずる所謂スキューの状
態となる事が抑制されるので、支障は無い。
【００１３】
【発明の効果】以上説明した如く、本発明によれば、並
列に複数n の伝送路の中の任意の幾つかの伝送路に障害
が発生した時の対策として、従来の制御法が複雑なマト
リックススイッチの代替として、構成も制御も簡単な冗
長化手段を提供できて、且つ複数n の並列データに所謂
スキューの状態を発生すること無く並列伝送が出来るの
で、伝送路の途中に並列に複数の光線路が入る並列伝送
装置の低コスト化や、適用できる伝送路の長距離化を可
能とし、総じて並列伝送装置の信頼性の向上にも大きく
寄与する効果が得られる。
列に複数n の伝送路の中の任意の幾つかの伝送路に障害
が発生した時の対策として、従来の制御法が複雑なマト
リックススイッチの代替として、構成も制御も簡単な冗
長化手段を提供できて、且つ複数n の並列データに所謂
スキューの状態を発生すること無く並列伝送が出来るの
で、伝送路の途中に並列に複数の光線路が入る並列伝送
装置の低コスト化や、適用できる伝送路の長距離化を可
能とし、総じて並列伝送装置の信頼性の向上にも大きく
寄与する効果が得られる。
【図１】 本発明の並列信号の伝送路障害時の誤り処理
方式の基本構成を示す原理図
方式の基本構成を示す原理図
【図２】 本発明の実施例としての光並列伝送制御方式
の構成図
の構成図
【図３】 本発明の動作を説明する為の送信側の 2対1
セレクタの構成と其の真理値を示す図
セレクタの構成と其の真理値を示す図
【図４】 本発明の動作を説明する為の正規伝送路の任
意の一つの障害時の送信側の経路切り換え部の動作説明
図
意の一つの障害時の送信側の経路切り換え部の動作説明
図
【図５】 本発明の動作を説明する為の正規伝送路の任
意の一つの障害時の受信側の経路切り換え部の動作説明
図
意の一つの障害時の受信側の経路切り換え部の動作説明
図
【図６】 本発明の動作を説明する為のディレイライン
L1, L2の接続図
L1, L2の接続図
【図７】 本発明の請求項２に対応する実施例の回路構
成を示す図
成を示す図
【図８】 本発明の請求項２の実施例の送信側セレクタ
の動作フロー図
の動作フロー図
【図９】 本発明の請求項２の実施例の送信側のディレ
イラインの挿入図
イラインの挿入図
【図１０】 本発明の請求項２の実施例の受信側のディ
レイラインの挿入図
レイラインの挿入図
【図１１】 本発明の請求項３に対応する実施例の回路
構成を示す図
構成を示す図
【図１２】 従来の技術を説明する為の光並列伝送制御
方式の構成図
方式の構成図
１，６は送信側の経路切り換え部、２，８は切り換え信
号発生部（制御部）、3-1 〜3-(n-1) は送信側の 2対1
セレクタ、４，７は受信側の経路切り換え部、5-1 〜5-
n は受信側の 2対1 セレクタ、CH1 〜CHn はｎ個並列の
入力データ又は出力データであり且つｎ本並列の正規の
伝送路、CH(n+1) は１本の予備の伝送路である。
号発生部（制御部）、3-1 〜3-(n-1) は送信側の 2対1
セレクタ、４，７は受信側の経路切り換え部、5-1 〜5-
n は受信側の 2対1 セレクタ、CH1 〜CHn はｎ個並列の
入力データ又は出力データであり且つｎ本並列の正規の
伝送路、CH(n+1) は１本の予備の伝送路である。
Claims (3)
- 【請求項１】 複数n の信号系列を同じ複数n の並列の
伝送路で伝送する場合に、該複数n の正規の伝送路 CH1
〜CHn の他に其の送端が前記正規の伝送路の第ｎ番 CHn
の入力信号に直結された１本の予備の伝送路 CH(n+1)
と、該複数の伝送路の送端と受端とに相対向して障害
時には正常時の伝送路 CHi を次の伝送路 CH(i+1) に順
に切り替える 2対1 セレクタ 3-1〜3-(n-1),5-1〜5-n
と、前記正規の伝送路の第１番 CH1 及び予備の伝送路
CH(n+1) の両方に各セレクタの遅延時間を含み他の伝送
路と全遅延時間を等しくするディレイライン L1,L2 と
を設け、前記受端の各セレクタ 5-1〜5-n の出力を監視
して、正規の複数n の伝送路 CH1〜CHn の中の任意の１
つ 例えばCH2 に障害が起きた事を検出した時は、制御
信号を発生し其の障害が起きた伝送路 CH2 の送端と受
端のセレクタ 3-2,5-2 以降の全セレクタ 3-2〜3-(n-
1), 5-2〜5-n に前記の選択動作をさせ前記障害が起き
た時も常に等しい遅延時間を持つｎ並列の伝送路を確保
し出力するようにしたことを特徴とする並列信号の伝送
路障害時の誤り処理方式。 - 【請求項２】 前記請求項１における複数n の正規の伝
送路 CH1〜CHn に対する１本の予備の伝送路 CH(n+1)
が、１より大きいｍ本の予備の伝送路 CH(n+1)〜CH(n+
m) となった場合には、該複数の伝送路の送端と受端と
に相対向して障害時には正常時の伝送路 CHi を次の伝
送路 CH(i+1) に順に切り替える 2対1 セレクタ 3-1〜3
-(n-1),5-1〜5-n をｍ段だけ縦続し、各伝送路に設ける
ディレイライン L1,L2 も該ｍ段のセレクタの各遅延時
間を含めて他の伝送路と全遅延時間が等しくなるように
設けることを特徴とする並列信号の伝送路障害時の誤り
処理方式。 - 【請求項３】 前記請求項１において、複数の並列伝送
路の送端に設けた 2対1 セレクタ 3-1〜3-(n-1) の代り
に、複数n の正規伝送路 CH1〜CHn の各入力を分岐した
信号を入力とし, 1 本の予備伝送路 CH(n+1) へ出力す
る n対1 セレクタ 9 を設け、該 n対1 セレクタの出力
の予備伝送路 CH(n+1) の出力を前記複数の並列伝送路
の受端に設けた 2対1 セレクタ 5-1〜5-n の各２入力端
子のうち前記正規伝送路 CH1〜CHn の任意の１伝送路 C
Hi の障害時に選択する一方の入力端子 IH の全てに
入力するようにしたことを特徴とする並列信号の伝送路
障害時の誤り処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7214597A JPH0964853A (ja) | 1995-08-23 | 1995-08-23 | 並列信号の伝送路障害時の誤り処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7214597A JPH0964853A (ja) | 1995-08-23 | 1995-08-23 | 並列信号の伝送路障害時の誤り処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964853A true JPH0964853A (ja) | 1997-03-07 |
Family
ID=16658359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7214597A Withdrawn JPH0964853A (ja) | 1995-08-23 | 1995-08-23 | 並列信号の伝送路障害時の誤り処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964853A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8050174B2 (en) | 2003-01-09 | 2011-11-01 | International Business Machines Corporation | Self-healing chip-to-chip interface |
-
1995
- 1995-08-23 JP JP7214597A patent/JPH0964853A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8050174B2 (en) | 2003-01-09 | 2011-11-01 | International Business Machines Corporation | Self-healing chip-to-chip interface |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |