JPH0964886A - スイッチングハブ - Google Patents
スイッチングハブInfo
- Publication number
- JPH0964886A JPH0964886A JP7217180A JP21718095A JPH0964886A JP H0964886 A JPH0964886 A JP H0964886A JP 7217180 A JP7217180 A JP 7217180A JP 21718095 A JP21718095 A JP 21718095A JP H0964886 A JPH0964886 A JP H0964886A
- Authority
- JP
- Japan
- Prior art keywords
- group
- ports
- cpu
- port
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【課題】 フレーム処理能力向上、転送遅延低減、低価
格のスイッチングハブを提供する。 【解決手段】 複数のネットワークポートを２つのグル
ープＡ，Ｂに分け、グループＡのポートを制御するＣＰ
Ｕ（Ａ）（１１１ａ）と、グループ２のポートを制御す
るＣＰＵ（Ｂ）（１１１ｂ）と、ＣＰＵ（Ａ）がグルー
プＡからの受信フレームの宛先を検索するためのアドレ
ス判定用メモリＡ（１１４ａ）と、ＣＰＵ（Ｂ）がグル
ープＢからの受信フレームの宛先を検索するためのアド
レス判定用メモリＢ（１１４ｂ）とを設け、上記アドレ
ス判定用メモリＡ及びアドレス判定用メモリＢには、全
てのネットワークポートに接続される端末のアドレス情
報を登録するようにした。
格のスイッチングハブを提供する。 【解決手段】 複数のネットワークポートを２つのグル
ープＡ，Ｂに分け、グループＡのポートを制御するＣＰ
Ｕ（Ａ）（１１１ａ）と、グループ２のポートを制御す
るＣＰＵ（Ｂ）（１１１ｂ）と、ＣＰＵ（Ａ）がグルー
プＡからの受信フレームの宛先を検索するためのアドレ
ス判定用メモリＡ（１１４ａ）と、ＣＰＵ（Ｂ）がグル
ープＢからの受信フレームの宛先を検索するためのアド
レス判定用メモリＢ（１１４ｂ）とを設け、上記アドレ
ス判定用メモリＡ及びアドレス判定用メモリＢには、全
てのネットワークポートに接続される端末のアドレス情
報を登録するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のネットワー
クポートを有し、各ポート間でフレームの転送を行なう
スイッチングハブに係り、特に、フレームの処理能力を
向上し、かつ宛先判定のためのＣＡＭアクセスを減らし
て転送遅延を少なくし、かつ使用するＣＡＭの個数を最
小限にすることにより低価格にすることができるスイッ
チングハブに関するものである。
クポートを有し、各ポート間でフレームの転送を行なう
スイッチングハブに係り、特に、フレームの処理能力を
向上し、かつ宛先判定のためのＣＡＭアクセスを減らし
て転送遅延を少なくし、かつ使用するＣＡＭの個数を最
小限にすることにより低価格にすることができるスイッ
チングハブに関するものである。
【０００２】
【従来の技術】従来、イーサネットに代表されるＬＡＮ
（ローカルエリアネットワーク）は、メディア共有型で
あるため、同時に複数の端末が送信を行なうことはでき
ない。このため、１つのＬＡＮに接続される端末数が増
えると、１端末当たりの使用できる帯域が減るという問
題があった。本問題を解決するものとして、最近、価格
対性能比の高いスイッチングハブが注目を集めている。
スイッチングハブは複数組の通信を同時に行なうことが
できるため、全体の帯域を整数Ｎ倍にすることができ
る。
（ローカルエリアネットワーク）は、メディア共有型で
あるため、同時に複数の端末が送信を行なうことはでき
ない。このため、１つのＬＡＮに接続される端末数が増
えると、１端末当たりの使用できる帯域が減るという問
題があった。本問題を解決するものとして、最近、価格
対性能比の高いスイッチングハブが注目を集めている。
スイッチングハブは複数組の通信を同時に行なうことが
できるため、全体の帯域を整数Ｎ倍にすることができ
る。
【０００３】図３にスイッチングハブ内のハードウエア
構成例を示す。図示されるように、このスイッチングハ
ブは、ＣＰＵ１１、バッファメモリ１２、ポート１〜８
に対応するネットワークインタフエース部１３ａ〜１３
ｈ、ＣＡＭ(Content AddressMemory)１４からなる。ス
イッチングハブには、スイッチング方式、構成等の違い
により様々な実現方式がある。図３の構成は、スイッチ
ング等の制御をＣＰＵによるソフトウエア制御によって
実現するものである。ＣＰＵ１１、バッファメモリ１
２、ポート毎のネットワークインタフエース部１３ａ〜
１３ｈ、ＣＡＭ１４は共通バス１５によって互いに接続
される。ＣＡＭとは、アドレス比較を一度に行なうこと
ができるメモリであり、アドレス検索に用いられる。
構成例を示す。図示されるように、このスイッチングハ
ブは、ＣＰＵ１１、バッファメモリ１２、ポート１〜８
に対応するネットワークインタフエース部１３ａ〜１３
ｈ、ＣＡＭ(Content AddressMemory)１４からなる。ス
イッチングハブには、スイッチング方式、構成等の違い
により様々な実現方式がある。図３の構成は、スイッチ
ング等の制御をＣＰＵによるソフトウエア制御によって
実現するものである。ＣＰＵ１１、バッファメモリ１
２、ポート毎のネットワークインタフエース部１３ａ〜
１３ｈ、ＣＡＭ１４は共通バス１５によって互いに接続
される。ＣＡＭとは、アドレス比較を一度に行なうこと
ができるメモリであり、アドレス検索に用いられる。
【０００４】図４にＣＡＭの登録内容例を示す。各ネッ
トワークポートに接続されている端末のアドレスが登録
される。この例では、ポート１にアドレス１、２、３、
４を持つ計４つの端末が接続され、ポート２にはアドレ
ス５の端末、ポート３にはアドレス６の端末が接続され
ていることを示す。
トワークポートに接続されている端末のアドレスが登録
される。この例では、ポート１にアドレス１、２、３、
４を持つ計４つの端末が接続され、ポート２にはアドレ
ス５の端末、ポート３にはアドレス６の端末が接続され
ていることを示す。
【０００５】スイッチングハブは、フレーム受信時、そ
のフレームをいったんバッファメモリ１２に格納する。
ＣＰＵ１１は受信フレームがエラーのない正常フレーム
であることを確認したら、受信フレームの宛先アドレス
とＣＡＭ１４の内容を比較し、受信フレームをどのポー
トに転送するべきかを調べる。
のフレームをいったんバッファメモリ１２に格納する。
ＣＰＵ１１は受信フレームがエラーのない正常フレーム
であることを確認したら、受信フレームの宛先アドレス
とＣＡＭ１４の内容を比較し、受信フレームをどのポー
トに転送するべきかを調べる。
【０００６】例えば、図４に示すアドレス登録例を持つ
スイッチングハブにおいて、ポート１から宛先アドレス
６のフレームが受信されたら、ＣＡＭの検索結果からア
ドレス６はポート３に接続されていることが分かり、そ
のフレームはポート３に転送する。ポート１から宛先ア
ドレス２のフレームが受信されたら、同一ポート内の通
信ということで、そのフレームは廃棄する。
スイッチングハブにおいて、ポート１から宛先アドレス
６のフレームが受信されたら、ＣＡＭの検索結果からア
ドレス６はポート３に接続されていることが分かり、そ
のフレームはポート３に転送する。ポート１から宛先ア
ドレス２のフレームが受信されたら、同一ポート内の通
信ということで、そのフレームは廃棄する。
【０００７】
【発明が解決しようとする課題】図３の構成のスイッチ
ングハブでは、ポート数が増え、各ポートにおける通信
頻度が増えると、全てのフレームが処理しきれずに、フ
レームをとりこぼす場合がでてくる。
ングハブでは、ポート数が増え、各ポートにおける通信
頻度が増えると、全てのフレームが処理しきれずに、フ
レームをとりこぼす場合がでてくる。
【０００８】スイッチングハブの性能を制限する要因と
しては、ＣＰＵの処理能力、あるいはＣＡＭの処理能力
によるものがある。
しては、ＣＰＵの処理能力、あるいはＣＡＭの処理能力
によるものがある。
【０００９】例えば、１受信フレーム当りのＣＡＭの使
用時間を５μｓとすると、スイッチングハブ全体の処理
可能な受信フレーム数は２０万パケット／ｓとなる。多
ポートの場合や、伝送速度１００Ｍｂ／ｓといった高速
ポートがある場合、この数字では不十分である。
用時間を５μｓとすると、スイッチングハブ全体の処理
可能な受信フレーム数は２０万パケット／ｓとなる。多
ポートの場合や、伝送速度１００Ｍｂ／ｓといった高速
ポートがある場合、この数字では不十分である。
【００１０】本問題を解決する方策として、図５に示す
ように、各ポートにＣＡＭを設ける構成がある。各ポー
トのＣＡＭには、そのポートに接続される端末アドレス
のみを格納する。ポート１よりフレームを受信したとき
の処理手順を図６を用いて説明する。ポート１よりフレ
ームを受信したとき、ＣＡＭ１４ａを検索（アドレスマ
ッチ）し、宛先がポート１であればフレームを廃棄す
る。宛先がポート１でなければ、ＣＡＭ１４ｂ〜１４ｈ
のそれぞれにおいて宛先のポートを検索し、該当する宛
先のポートにフレームを転送する。図５の構成では、ポ
ート個数と同じ個数のＣＡＭを必要とする。
ように、各ポートにＣＡＭを設ける構成がある。各ポー
トのＣＡＭには、そのポートに接続される端末アドレス
のみを格納する。ポート１よりフレームを受信したとき
の処理手順を図６を用いて説明する。ポート１よりフレ
ームを受信したとき、ＣＡＭ１４ａを検索（アドレスマ
ッチ）し、宛先がポート１であればフレームを廃棄す
る。宛先がポート１でなければ、ＣＡＭ１４ｂ〜１４ｈ
のそれぞれにおいて宛先のポートを検索し、該当する宛
先のポートにフレームを転送する。図５の構成では、ポ
ート個数と同じ個数のＣＡＭを必要とする。
【００１１】そこで、本発明の目的は、上記課題を解決
し、フレームの処理能力を向上し、かつ宛先判定のため
のＣＡＭアクセスを減らして転送遅延を少なくし、かつ
使用するＣＡＭの個数を最小限にすることにより低価格
にすることができるスイッチングハブを提供することに
ある。
し、フレームの処理能力を向上し、かつ宛先判定のため
のＣＡＭアクセスを減らして転送遅延を少なくし、かつ
使用するＣＡＭの個数を最小限にすることにより低価格
にすることができるスイッチングハブを提供することに
ある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数のネットワークポートを有し、各ポー
ト間でフレームの転送を行なうスイッチングハブにおい
て、複数のネットワークポートを２つのグループＡ，Ｂ
に分け、グループＡのポートを制御するＣＰＵ（Ａ）
と、グループ２のポートを制御するＣＰＵ（Ｂ）と、Ｃ
ＰＵ（Ａ）がグループＡからの受信フレームの宛先を検
索するためのアドレス判定用メモリＡと、ＣＰＵ（Ｂ）
がグループＢからの受信フレームの宛先を検索するため
のアドレス判定用メモリＢとを設け、上記アドレス判定
用メモリＡ及びアドレス判定用メモリＢには、全てのネ
ットワークポートに接続される端末のアドレス情報を登
録するようにしたものである。
に本発明は、複数のネットワークポートを有し、各ポー
ト間でフレームの転送を行なうスイッチングハブにおい
て、複数のネットワークポートを２つのグループＡ，Ｂ
に分け、グループＡのポートを制御するＣＰＵ（Ａ）
と、グループ２のポートを制御するＣＰＵ（Ｂ）と、Ｃ
ＰＵ（Ａ）がグループＡからの受信フレームの宛先を検
索するためのアドレス判定用メモリＡと、ＣＰＵ（Ｂ）
がグループＢからの受信フレームの宛先を検索するため
のアドレス判定用メモリＢとを設け、上記アドレス判定
用メモリＡ及びアドレス判定用メモリＢには、全てのネ
ットワークポートに接続される端末のアドレス情報を登
録するようにしたものである。
【００１３】上記ネットワークポートが伝送速度の異な
る２つのインタフェースのいずれかをそれぞれ有し、こ
れらネットワークポートのうち低速のインタフェースを
有するポートが上記グループＡに、高速のインタフェー
スを有するポートが上記グループＢに割り当てられても
よい。
る２つのインタフェースのいずれかをそれぞれ有し、こ
れらネットワークポートのうち低速のインタフェースを
有するポートが上記グループＡに、高速のインタフェー
スを有するポートが上記グループＢに割り当てられても
よい。
【００１４】
【発明の実施の形態】本発明のスイッチングハブは、複
数のネットワークポートを２つのグループ；グループＡ
とグループＢとに分け、グループＡのポートを制御する
ＣＰＵ（Ａ）、グループＢのポートを制御するＣＰＵ
（Ｂ）、ＣＰＵＡがグループＡからの受信フレームの宛
先を検索するためのアドレス判定用メモリＡ、ＣＰＵ
（Ｂ）がグループＢからの受信フレームの宛先を検索す
るためのアドレス判定用メモリＢを設けたことにより、
１つのＣＰＵ及びアドレス判定用メモリを用いる場合に
比べＣＰＵ、アドレス判定用メモリそれぞれの処理能力
を２倍にすることができる。また、全てのポートにアド
レス判定用メモリを付けた場合に比べて、アドレス判定
用メモリ使用個数を少なくできる。
数のネットワークポートを２つのグループ；グループＡ
とグループＢとに分け、グループＡのポートを制御する
ＣＰＵ（Ａ）、グループＢのポートを制御するＣＰＵ
（Ｂ）、ＣＰＵＡがグループＡからの受信フレームの宛
先を検索するためのアドレス判定用メモリＡ、ＣＰＵ
（Ｂ）がグループＢからの受信フレームの宛先を検索す
るためのアドレス判定用メモリＢを設けたことにより、
１つのＣＰＵ及びアドレス判定用メモリを用いる場合に
比べＣＰＵ、アドレス判定用メモリそれぞれの処理能力
を２倍にすることができる。また、全てのポートにアド
レス判定用メモリを付けた場合に比べて、アドレス判定
用メモリ使用個数を少なくできる。
【００１５】また、２つのアドレス判定用メモリには全
てのネットワークポートに接続される端末のアドレス情
報を登録するようにしたので、それぞれのアドレス判定
用メモリは自分のグループのポートに属する端末のアド
レス情報以外にもう一方のグループのアドレス情報も格
納することになり、別のグループ宛のフレームであって
も、どのポートに転送すべきかの情報も認識できるた
め、もう一方のグループに属するアドレス判定用メモリ
を再びアクセスする必要がなく、１回のアドレス判定用
メモリ検索で転送ポートが決まる。
てのネットワークポートに接続される端末のアドレス情
報を登録するようにしたので、それぞれのアドレス判定
用メモリは自分のグループのポートに属する端末のアド
レス情報以外にもう一方のグループのアドレス情報も格
納することになり、別のグループ宛のフレームであって
も、どのポートに転送すべきかの情報も認識できるた
め、もう一方のグループに属するアドレス判定用メモリ
を再びアクセスする必要がなく、１回のアドレス判定用
メモリ検索で転送ポートが決まる。
【００１６】図１は、本発明におけるスイッチングハブ
の内部構成例を示した図である。ネットワークポートは
２つのグループ；グループＡとグループＢとに分けられ
ているている。即ち、８つのポートの内、ポート１〜６
はグループＡに所属し、ポート７、８はグループＢに所
属する。グループＡのポートを制御するＣＰＵ（Ａ）と
してＣＰＵ１１１ａ、グループＢのポートを制御するＣ
ＰＵ（Ｂ）としてＣＰＵ１１１ｂの２つのＣＰＵが設け
られている。従って、ポート１〜６はＣＰＵ１１１ａに
付属し、ポート７、８はＣＰＵ１１１ｂに付属してい
る。バッファメモリ、アドレス判定用メモリについて
も、グループＡとグループＢとにそれぞれ設ける。即
ち、グループＡには、グループＡに所属するポートから
の受信フレームを格納するバッファメモリ１１２ａと、
ＣＰＵ（Ａ）がグループＡからの受信フレームの宛先を
検索するためのアドレス判定用メモリＡとしてのＣＡＭ
１１４ａを設け、グループＢには、グループＢに所属す
るポートからの受信フレームを格納するバッファメモリ
１１２ｂと、ＣＰＵ（Ｂ）がグループＢからの受信フレ
ームの宛先を検索するためのアドレス判定用メモリＢと
してのＣＡＭ１１４ｂを設け、これらバッファメモリ、
アドレス判定用メモリを各ＣＰＵに付属させる。それぞ
れのグループ内の各部は、それぞれ共通バス１５ａ，１
５ｂによって互いに接続される。
の内部構成例を示した図である。ネットワークポートは
２つのグループ；グループＡとグループＢとに分けられ
ているている。即ち、８つのポートの内、ポート１〜６
はグループＡに所属し、ポート７、８はグループＢに所
属する。グループＡのポートを制御するＣＰＵ（Ａ）と
してＣＰＵ１１１ａ、グループＢのポートを制御するＣ
ＰＵ（Ｂ）としてＣＰＵ１１１ｂの２つのＣＰＵが設け
られている。従って、ポート１〜６はＣＰＵ１１１ａに
付属し、ポート７、８はＣＰＵ１１１ｂに付属してい
る。バッファメモリ、アドレス判定用メモリについて
も、グループＡとグループＢとにそれぞれ設ける。即
ち、グループＡには、グループＡに所属するポートから
の受信フレームを格納するバッファメモリ１１２ａと、
ＣＰＵ（Ａ）がグループＡからの受信フレームの宛先を
検索するためのアドレス判定用メモリＡとしてのＣＡＭ
１１４ａを設け、グループＢには、グループＢに所属す
るポートからの受信フレームを格納するバッファメモリ
１１２ｂと、ＣＰＵ（Ｂ）がグループＢからの受信フレ
ームの宛先を検索するためのアドレス判定用メモリＢと
してのＣＡＭ１１４ｂを設け、これらバッファメモリ、
アドレス判定用メモリを各ＣＰＵに付属させる。それぞ
れのグループ内の各部は、それぞれ共通バス１５ａ，１
５ｂによって互いに接続される。
【００１７】ここで、ＣＡＭ１１４ａ、ＣＡＭ１１４ｂ
に登録する端末アドレス情報としては、自分のグループ
に属するポートに接続されている端末のアドレス情報だ
けではなく、もう一方のグループの端末アドレス情報も
併せ、登録する。即ち、ＣＡＭ１１４ａ、ＣＡＭ１１４
ｂには、それぞれまったく同じ情報（全てのネットワー
クポートに接続される端末のアドレス情報）が入つてい
るようにする。
に登録する端末アドレス情報としては、自分のグループ
に属するポートに接続されている端末のアドレス情報だ
けではなく、もう一方のグループの端末アドレス情報も
併せ、登録する。即ち、ＣＡＭ１１４ａ、ＣＡＭ１１４
ｂには、それぞれまったく同じ情報（全てのネットワー
クポートに接続される端末のアドレス情報）が入つてい
るようにする。
【００１８】図２は、本発明におけるフレーム受信時の
処理手順を示した図である。ポート１からのフレームが
受信された例を考える。ＣＰＵ１１１ａは、ポート１か
らフレームが受信されたことを認識すると、ＣＡＭ１１
４ａを検索し、宛先ポートを調べる。ポート１に属する
端末宛のフレームは、転送する必要がないため、そのフ
レームは廃棄する。ポート２〜ポート６に属する端末宛
のフレームは、該当のポートに転送する。ポート７、８
宛の転送フレームの場合、ＣＰＵ１１１ａはＣＰＵ１１
１ｂに対して、転送ポートを通知し、ＣＰＵ１１１ｂは
これを受けて、フレームを該当のポートに転送する。Ｃ
ＰＵ１１１ｂは、ＣＰＵ１１１ａから宛先ポート番号ま
で知らされているので、新たにＣＡＭ１１４ｂをアクセ
スして宛先ポートを検索する必要がない。
処理手順を示した図である。ポート１からのフレームが
受信された例を考える。ＣＰＵ１１１ａは、ポート１か
らフレームが受信されたことを認識すると、ＣＡＭ１１
４ａを検索し、宛先ポートを調べる。ポート１に属する
端末宛のフレームは、転送する必要がないため、そのフ
レームは廃棄する。ポート２〜ポート６に属する端末宛
のフレームは、該当のポートに転送する。ポート７、８
宛の転送フレームの場合、ＣＰＵ１１１ａはＣＰＵ１１
１ｂに対して、転送ポートを通知し、ＣＰＵ１１１ｂは
これを受けて、フレームを該当のポートに転送する。Ｃ
ＰＵ１１１ｂは、ＣＰＵ１１１ａから宛先ポート番号ま
で知らされているので、新たにＣＡＭ１１４ｂをアクセ
スして宛先ポートを検索する必要がない。
【００１９】本発明は、異なる伝送速度を有するポート
を有するスイッチイングハブの場合、特に有効である。
即ち、ポート１〜６が伝送速度１０Ｍｂ／ｓのインタフ
ェース、ポート７、８が伝送速度１００Ｍｂ／ｓのイン
タフェースと分割する。このことは、処理の分離という
点でも有効である。
を有するスイッチイングハブの場合、特に有効である。
即ち、ポート１〜６が伝送速度１０Ｍｂ／ｓのインタフ
ェース、ポート７、８が伝送速度１００Ｍｂ／ｓのイン
タフェースと分割する。このことは、処理の分離という
点でも有効である。
【００２０】
【発明の効果】本発明は次の如き優れた効果を発揮す
る。
る。
【００２１】（１）ＣＰＵ、ＣＡＭを分割することによ
り、処理能力が向上し、受信頻度が高まった場合でも、
フレームをとりこぼすことが少なくなる。
り、処理能力が向上し、受信頻度が高まった場合でも、
フレームをとりこぼすことが少なくなる。
【００２２】（２）全てのポートにＣＡＭを設けた場合
に比べて、低価格なものとなる。
に比べて、低価格なものとなる。
【００２３】（３）受信フレーム宛先検索のためのＣＡ
Ｍアクセスは、１回のみであり、低遅延なフレーム転送
が可能である。また、複数回ＣＡＭをアクセスしなけれ
ばならない方法に比べて、フレームの処理能力も高い。
Ｍアクセスは、１回のみであり、低遅延なフレーム転送
が可能である。また、複数回ＣＡＭをアクセスしなけれ
ばならない方法に比べて、フレームの処理能力も高い。
【図１】本発明のスイッチングハブの内部構成例を示し
た構成図である。
た構成図である。
【図２】本発明におけるフレーム受信時の処理手順を示
した流れ図である。
した流れ図である。
【図３】従来のスイッチングハブの内部構成例を示した
構成図である。
構成図である。
【図４】ＣＡＭ内のアドレス登録例を示したメモリ図で
ある。
ある。
【図５】従来のスイッチングハブをの内部構成例を示し
た構成図である。
た構成図である。
【図６】従来におけるフレーム受信時の処理手順を示し
た流れ図である。
た流れ図である。
１１１ａ ＣＰＵ（ＣＰＵ（Ａ）） １１１ｂ ＣＰＵ（ＣＰＵ（Ｂ）） １３ａ〜１３ｈ ネットワークインタフエース部 １１４ａ ＣＡＭ（アドレス判定用メモリＡ） １１４ｂ ＣＡＭ（アドレス判定用メモリＢ）
Claims (2)
- 【請求項１】 複数のネットワークポートを有し、各ポ
ート間でフレームの転送を行なうスイッチングハブにお
いて、複数のネットワークポートを２つのグループＡ，
Ｂに分け、グループＡのポートを制御するＣＰＵ（Ａ）
と、グループ２のポートを制御するＣＰＵ（Ｂ）と、Ｃ
ＰＵ（Ａ）がグループＡからの受信フレームの宛先を検
索するためのアドレス判定用メモリＡと、ＣＰＵ（Ｂ）
がグループＢからの受信フレームの宛先を検索するため
のアドレス判定用メモリＢとを設け、上記アドレス判定
用メモリＡ及びアドレス判定用メモリＢには、全てのネ
ットワークポートに接続される端末のアドレス情報を登
録するようにしたことを特徴とするスイッチングハブ。 - 【請求項２】 上記ネットワークポートが伝送速度の異
なる２つのインタフェースのいずれかをそれぞれ有し、
これらネットワークポートのうち低速のインタフェース
を有するポートが上記グループＡに、高速のインタフェ
ースを有するポートが上記グループＢに割り当てられる
ことを特徴とする請求項１記載のスイッチングハブ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7217180A JPH0964886A (ja) | 1995-08-25 | 1995-08-25 | スイッチングハブ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7217180A JPH0964886A (ja) | 1995-08-25 | 1995-08-25 | スイッチングハブ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964886A true JPH0964886A (ja) | 1997-03-07 |
Family
ID=16700124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7217180A Pending JPH0964886A (ja) | 1995-08-25 | 1995-08-25 | スイッチングハブ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964886A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8615623B2 (en) | 2006-08-09 | 2013-12-24 | Nec Corporation | Internet connection switch and internet connection system |
-
1995
- 1995-08-25 JP JP7217180A patent/JPH0964886A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8615623B2 (en) | 2006-08-09 | 2013-12-24 | Nec Corporation | Internet connection switch and internet connection system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5590328A (en) | Protocol parallel processing apparatus having a plurality of CPUs allocated to process hierarchical protocols | |
| US7017020B2 (en) | Apparatus and method for optimizing access to memory | |
| US8401027B2 (en) | Method for traffic management, traffic prioritization, access control, and packet forwarding in a datagram computer network | |
| US6643261B2 (en) | High performance self balancing low cost network switching architecture based on distributed hierarchical shared memory | |
| US5343471A (en) | Address filter for a transparent bridge interconnecting local area networks | |
| US5940597A (en) | Method and apparatus for periodically updating entries in a content addressable memory | |
| US7403525B2 (en) | Efficient routing of packet data in a scalable processing resource | |
| US20030193927A1 (en) | Random access memory architecture and serial interface with continuous packet handling capability | |
| US20050259672A1 (en) | Method to improve forwarding information base lookup performance | |
| US20050207423A1 (en) | Apparatus and method for managing memory in a network switch | |
| US6633576B1 (en) | Apparatus and method for interleaved packet storage | |
| US20060092934A1 (en) | System for protocol processing engine | |
| US5864553A (en) | Multiport frame exchange system | |
| EP1249988B1 (en) | System and method for slot based arl table learning and searching using insertion blocking | |
| US6425067B1 (en) | Systems and methods for implementing pointer management | |
| US6813620B2 (en) | Binary search engine and method | |
| US6256313B1 (en) | Triplet architecture in a multi-port bridge for a local area network | |
| US7675924B2 (en) | Gigabit switch on chip architecture | |
| JPH0964886A (ja) | スイッチングハブ | |
| JP2003524934A (ja) | マルチメディアアプリケーションのための自動検出スイッチシステム及び方法 | |
| EP1253765B1 (en) | System and method for slot based ARL table learning and searching using write snoop | |
| WO1999014893A2 (en) | Multi-port bridge with triplet architecture and periodical update of address look-up table | |
| JPH0964901A (ja) | スイッチングハブのアドレス学習方式 | |
| US6771643B1 (en) | Interconnecting packet switches | |
| JP2596098B2 (ja) | 通信回線の選択方式 |