JPH0965215A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH0965215A JPH0965215A JP7242322A JP24232295A JPH0965215A JP H0965215 A JPH0965215 A JP H0965215A JP 7242322 A JP7242322 A JP 7242322A JP 24232295 A JP24232295 A JP 24232295A JP H0965215 A JPH0965215 A JP H0965215A
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- 238000000034 method Methods 0.000 description 4
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Abstract
(57)【要約】
【課題】 低い電源電圧に対して外部から印加される基
準電圧範囲を広く設定できるようにした固体撮像装置を
提供する。 【解決手段】 フォトダイオード101 のアノードを共通
に接地しカソードには第１の増幅器102 を接続する。第
１の増幅器の出力は、シフトレジスタ106 により順次選
択される選択スイッチ103 に介して共通信号線107 に接
続され、共通信号線107 は第２の増幅器105 を介して出
力端子108 に接続される。出力信号の基準レベルを定め
る入力端子109 に印加された基準電圧Ｖref は、内部基
準電圧発生回路104 に入力されて内部基準電圧ＶRRに変
換され、第１の増幅器102 に印加され、第１の増幅器10
2 はフォトダイオード101 で発生した光電荷を、内部基
準電圧ＶRRからの変化分として出力するように構成す
る。
準電圧範囲を広く設定できるようにした固体撮像装置を
提供する。 【解決手段】 フォトダイオード101 のアノードを共通
に接地しカソードには第１の増幅器102 を接続する。第
１の増幅器の出力は、シフトレジスタ106 により順次選
択される選択スイッチ103 に介して共通信号線107 に接
続され、共通信号線107 は第２の増幅器105 を介して出
力端子108 に接続される。出力信号の基準レベルを定め
る入力端子109 に印加された基準電圧Ｖref は、内部基
準電圧発生回路104 に入力されて内部基準電圧ＶRRに変
換され、第１の増幅器102 に印加され、第１の増幅器10
2 はフォトダイオード101 で発生した光電荷を、内部基
準電圧ＶRRからの変化分として出力するように構成す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、周辺回路を同一
チップ上に搭載した固体撮像装置に関し、特に低い電源
電圧でも大なる出力信号を小さな回路規模で得ることが
できるようにした固体撮像装置に関する。
チップ上に搭載した固体撮像装置に関し、特に低い電源
電圧でも大なる出力信号を小さな回路規模で得ることが
できるようにした固体撮像装置に関する。
【０００２】
【従来の技術】固体撮像素子としては、ＣＣＤが一般的
に知られているが、ＣＣＤは電源電圧が12Ｖと高いた
め、低電源電圧を必要とする用途には適していない。そ
こで、電源電圧５Ｖで動作可能なＭＯＳ型固体撮像素子
が一部に利用されているが、これはＳ／Ｎの点でＣＣＤ
に見劣りする。これに対して、ＭＯＳ型固体撮像素子の
Ｓ／Ｎを向上させるため、１次元のラインセンサでは各
画素毎に、また２次元のエリアセンサにおいても各画素
又は垂直信号線毎に増幅素子を有するタイプの固体撮像
装置が提案されている。
に知られているが、ＣＣＤは電源電圧が12Ｖと高いた
め、低電源電圧を必要とする用途には適していない。そ
こで、電源電圧５Ｖで動作可能なＭＯＳ型固体撮像素子
が一部に利用されているが、これはＳ／Ｎの点でＣＣＤ
に見劣りする。これに対して、ＭＯＳ型固体撮像素子の
Ｓ／Ｎを向上させるため、１次元のラインセンサでは各
画素毎に、また２次元のエリアセンサにおいても各画素
又は垂直信号線毎に増幅素子を有するタイプの固体撮像
装置が提案されている。
【０００３】これらの増幅素子を有する固体撮像装置
は、ランダム雑音は小さくなるが、その増幅素子のばら
つきによる固定パターン雑音（Fixed Pattern Noise ，
以下ＦＰＮと略称する）が大きくなる。そこで、このＦ
ＰＮを抑圧する数々の手法が提案されているが、特開平
５−２０７２２０号には、図６に示すような構成のＦＰ
Ｎを抑圧する回路を備えた固体撮像素子が開示されてい
る。図６において、Ｓはソース接地型の増幅型画素で、
フォトダイオード１，ソース接地型増幅用ｎＭＯＳトラ
ンジスタ２，能動負荷用ｐＭＯＳトランジスタ５，リセ
ット用ｎＭＯＳトランジスタ３，帰還容量素子６により
構成されている。そして、このソース接地型の画素Ｓで
は、帰還容量素子６に光電荷を蓄積してｎＭＯＳトラン
ジスタ２のドレイン電圧の変化として、蓄積された光量
を検出するようにしている。
は、ランダム雑音は小さくなるが、その増幅素子のばら
つきによる固定パターン雑音（Fixed Pattern Noise ，
以下ＦＰＮと略称する）が大きくなる。そこで、このＦ
ＰＮを抑圧する数々の手法が提案されているが、特開平
５−２０７２２０号には、図６に示すような構成のＦＰ
Ｎを抑圧する回路を備えた固体撮像素子が開示されてい
る。図６において、Ｓはソース接地型の増幅型画素で、
フォトダイオード１，ソース接地型増幅用ｎＭＯＳトラ
ンジスタ２，能動負荷用ｐＭＯＳトランジスタ５，リセ
ット用ｎＭＯＳトランジスタ３，帰還容量素子６により
構成されている。そして、このソース接地型の画素Ｓで
は、帰還容量素子６に光電荷を蓄積してｎＭＯＳトラン
ジスタ２のドレイン電圧の変化として、蓄積された光量
を検出するようにしている。
【０００４】このソース接地型の画素Ｓの出力ノード28
は、ｎＭＯＳトランジスタ２の閾値電圧（ＶTh）の影響
を受けているため、出力ノード28の電位ＶP を直接信号
線23に出力すると、各画素間でのｎＭＯＳトランジスタ
２の閾値電圧ＶThのばらつきにより、ＦＰＮが発生す
る。そこでノード28と信号線23に接続されている選択ス
イッチ21の間に、ｎＭＯＳトランジスタ２の閾値電圧Ｖ
Thがばらついても、出力が一定となる増幅回路からなる
ＦＰＮ抑圧回路を設けている。
は、ｎＭＯＳトランジスタ２の閾値電圧（ＶTh）の影響
を受けているため、出力ノード28の電位ＶP を直接信号
線23に出力すると、各画素間でのｎＭＯＳトランジスタ
２の閾値電圧ＶThのばらつきにより、ＦＰＮが発生す
る。そこでノード28と信号線23に接続されている選択ス
イッチ21の間に、ｎＭＯＳトランジスタ２の閾値電圧Ｖ
Thがばらついても、出力が一定となる増幅回路からなる
ＦＰＮ抑圧回路を設けている。
【０００５】すなわち、図６において、10はソース接地
型のｐＭＯＳトランジスタ16及び負荷として動作するｎ
ＭＯＳトランジスタ17からなる反転増幅器であり、その
出力はｎＭＯＳトランジスタ25及び26で構成されたソー
スフォロア回路に接続されている。この２段構成の増幅
器の入出力間には、スイッチ用ｐＭＯＳトランジスタ14
を介して容量Ｃ2 が設けられていると共に、その入力端
は容量Ｃ1 を介してソース接地型の増幅型画素Ｓの出力
ノード28に接続されている。また図６において、13，15
は前記容量Ｃ1 ，Ｃ2 に初期電位を与えるためのリセッ
ト用のｐＭＯＳトランジスタであり、20はリセット用の
ｐＭＯＳトランジスタ15の一端に接続された基準電圧
（Ｖref ）源である。そして、これらの容量Ｃ1 ，Ｃ2
及びスイッチ用ｐＭＯＳトランジスタ14により、この２
段構成の増幅器はＣ1 ／Ｃ2 のゲインを有する反転増幅
器として動作するようになっている。
型のｐＭＯＳトランジスタ16及び負荷として動作するｎ
ＭＯＳトランジスタ17からなる反転増幅器であり、その
出力はｎＭＯＳトランジスタ25及び26で構成されたソー
スフォロア回路に接続されている。この２段構成の増幅
器の入出力間には、スイッチ用ｐＭＯＳトランジスタ14
を介して容量Ｃ2 が設けられていると共に、その入力端
は容量Ｃ1 を介してソース接地型の増幅型画素Ｓの出力
ノード28に接続されている。また図６において、13，15
は前記容量Ｃ1 ，Ｃ2 に初期電位を与えるためのリセッ
ト用のｐＭＯＳトランジスタであり、20はリセット用の
ｐＭＯＳトランジスタ15の一端に接続された基準電圧
（Ｖref ）源である。そして、これらの容量Ｃ1 ，Ｃ2
及びスイッチ用ｐＭＯＳトランジスタ14により、この２
段構成の増幅器はＣ1 ／Ｃ2 のゲインを有する反転増幅
器として動作するようになっている。
【０００６】次に図７に示すタイミイグチャートに基づ
いて、図６に示した固体撮像素子の動作について説明す
る。まず期間Ｔ1 では、画素Ｓ及び抑圧回路のリセット
を行っている。この後、リセット用ｎＭＯＳトランジス
タ３がＯＦＦし、期間Ｔ2 から画素における積分動作が
行われる。この積分開始後、ノード28の電位ＶP が落ち
着いた後で、ｐＭＯＳトランジスタ13，15がＯＦＦし、
ｐＭＯＳトランジスタ14をＯＮして、抑圧回路における
容量素子12とスイッチング用ｐＭＯＳトランジスタ14に
よる帰還系を接続する。期間Ｔ3 においても画素Ｓの積
分動作は続けられ、それによって引き起こされるノード
28の電位ＶP の上昇は、ノード29に反転出力ＶOUT とし
て現れる。一定積分時間経過後、シフトレジスタからの
パルスによりｎＭＯＳトランジスタ21をＯＮして、反転
出力ＶOUT を信号出力線23に伝達する。
いて、図６に示した固体撮像素子の動作について説明す
る。まず期間Ｔ1 では、画素Ｓ及び抑圧回路のリセット
を行っている。この後、リセット用ｎＭＯＳトランジス
タ３がＯＦＦし、期間Ｔ2 から画素における積分動作が
行われる。この積分開始後、ノード28の電位ＶP が落ち
着いた後で、ｐＭＯＳトランジスタ13，15がＯＦＦし、
ｐＭＯＳトランジスタ14をＯＮして、抑圧回路における
容量素子12とスイッチング用ｐＭＯＳトランジスタ14に
よる帰還系を接続する。期間Ｔ3 においても画素Ｓの積
分動作は続けられ、それによって引き起こされるノード
28の電位ＶP の上昇は、ノード29に反転出力ＶOUT とし
て現れる。一定積分時間経過後、シフトレジスタからの
パルスによりｎＭＯＳトランジスタ21をＯＮして、反転
出力ＶOUT を信号出力線23に伝達する。
【０００７】この動作において、基準電圧は、期間Ｔ2
からＴ3 に切り換わる時刻での画素出力（ＶP ）の電位
であり、この基準はリセット直後でなくてもよい。一定
時間積分した後とすることも可能であり、またリセット
用ｎＭＯＳトランジスタ３を駆動するリセットパルスψ
R の立ち下がりと、ｐＭＯＳトランジスタ13を駆動する
ψRCの立ち上がりを同一時刻として、Ｔ2 の期間を零と
してもよい。この期間Ｔ2 からＴ3 に移る時点のＶP の
電位を基準とし、それから増加した光積分による信号分
ＶPSは、基準電圧Ｖref からの減少分として、（Ｖref
−Ｃ1 ／Ｃ2 ・ＶPS）で表す電圧値としてノード29のＶ
OUT に伝達される。その電位を、シフトレジスタの走査
により信号出力線23に伝達し、読み出しを行うようにな
っている。
からＴ3 に切り換わる時刻での画素出力（ＶP ）の電位
であり、この基準はリセット直後でなくてもよい。一定
時間積分した後とすることも可能であり、またリセット
用ｎＭＯＳトランジスタ３を駆動するリセットパルスψ
R の立ち下がりと、ｐＭＯＳトランジスタ13を駆動する
ψRCの立ち上がりを同一時刻として、Ｔ2 の期間を零と
してもよい。この期間Ｔ2 からＴ3 に移る時点のＶP の
電位を基準とし、それから増加した光積分による信号分
ＶPSは、基準電圧Ｖref からの減少分として、（Ｖref
−Ｃ1 ／Ｃ2 ・ＶPS）で表す電圧値としてノード29のＶ
OUT に伝達される。その電位を、シフトレジスタの走査
により信号出力線23に伝達し、読み出しを行うようにな
っている。
【０００８】また図６に示した構成の固体撮像素子にお
いて、反転増幅器10の出力とソースフォロア回路を構成
するｎＭＯＳトランジスタ26のゲート間に、スイッチン
グ用ＭＯＳトランジスタ及びサンプルホールド用容量を
追加することよって、サンプルホールド回路を構成する
ことが可能である。
いて、反転増幅器10の出力とソースフォロア回路を構成
するｎＭＯＳトランジスタ26のゲート間に、スイッチン
グ用ＭＯＳトランジスタ及びサンプルホールド用容量を
追加することよって、サンプルホールド回路を構成する
ことが可能である。
【０００９】次に、このＦＰＮ抑圧回路において許容さ
れる基準電圧Ｖref の範囲について説明する。ノード29
の出力は、ｐＭＯＳトランジスタ16のソース−ドレイン
電圧ＶDS及びｎＭＯＳトランジスタ26のソース−ゲート
電圧ＶGSが、動作可能な電圧となるように設定する必要
がある。ＶDSに関しては0.2 Ｖ程度でも十分であるが、
ＶGSは基板効果があるため、ＶGS＝ＶTH＋ｋＶBSで表さ
れる値が必要となる。ここで、ＶTHはｎＭＯＳトランジ
スタ26のスレッショルド電圧、ＶBSは基板（ｐウエル）
−ソース間電圧、ｋは基板効果の影響を表す係数であ
る。この基板効果のため、通常のＣＭＯＳプロセスで
は、ＶDD＝５Ｖの場合、Ｖref は３Ｖ以下、ＶDD＝３Ｖ
の場合、Ｖref は1.5 Ｖ以下に設定しなければならな
い。このように電源電圧が低くなった場合、基準電圧Ｖ
ref は低く設定しなければならないので、出力レンジは
小さくならざるを得ない。
れる基準電圧Ｖref の範囲について説明する。ノード29
の出力は、ｐＭＯＳトランジスタ16のソース−ドレイン
電圧ＶDS及びｎＭＯＳトランジスタ26のソース−ゲート
電圧ＶGSが、動作可能な電圧となるように設定する必要
がある。ＶDSに関しては0.2 Ｖ程度でも十分であるが、
ＶGSは基板効果があるため、ＶGS＝ＶTH＋ｋＶBSで表さ
れる値が必要となる。ここで、ＶTHはｎＭＯＳトランジ
スタ26のスレッショルド電圧、ＶBSは基板（ｐウエル）
−ソース間電圧、ｋは基板効果の影響を表す係数であ
る。この基板効果のため、通常のＣＭＯＳプロセスで
は、ＶDD＝５Ｖの場合、Ｖref は３Ｖ以下、ＶDD＝３Ｖ
の場合、Ｖref は1.5 Ｖ以下に設定しなければならな
い。このように電源電圧が低くなった場合、基準電圧Ｖ
ref は低く設定しなければならないので、出力レンジは
小さくならざるを得ない。
【００１０】したがって、出力振幅を大きくするには、
共通信号線から出力された信号を増幅する必要がある。
通常イメージセンサに用いられている増幅回路は、例え
ば特開昭６３−２８８５８１号公報あるいは特開昭５９
−１５４８８０号公報等に示されているように、遮光画
素を設け、該遮光画素のレベルをサンプルホールドし
て、そのレベルが基準電圧レベルとなるようにした差分
増幅回路を用いる方法が一般的である。
共通信号線から出力された信号を増幅する必要がある。
通常イメージセンサに用いられている増幅回路は、例え
ば特開昭６３−２８８５８１号公報あるいは特開昭５９
−１５４８８０号公報等に示されているように、遮光画
素を設け、該遮光画素のレベルをサンプルホールドし
て、そのレベルが基準電圧レベルとなるようにした差分
増幅回路を用いる方法が一般的である。
【００１１】図８は、上記各公開公報で示されている差
動アンプの構成を示す図で、入力端ＤＯＳには遮光画素
出力ＶDOS が入力され、入力端ＯＳには有効画素出力Ｖ
OSが入力され、出力端ＯＵＴには、次式で表される出力
ＶOUT が出力される。 ＶOUT ＝Ｖref −Ｒ2 ／Ｒ1 （ＶOS−ＶDOS ） ここで、Ｒ2 ／Ｒ1 を大きくすることによって、出力振
幅を大きくすることが可能である。
動アンプの構成を示す図で、入力端ＤＯＳには遮光画素
出力ＶDOS が入力され、入力端ＯＳには有効画素出力Ｖ
OSが入力され、出力端ＯＵＴには、次式で表される出力
ＶOUT が出力される。 ＶOUT ＝Ｖref −Ｒ2 ／Ｒ1 （ＶOS−ＶDOS ） ここで、Ｒ2 ／Ｒ1 を大きくすることによって、出力振
幅を大きくすることが可能である。
【００１２】
【発明が解決しようとする課題】上記図８に示した差分
増幅回路を、図６に示したＦＰＮ抑圧回路を有する固体
撮像素子に応用することを考えた場合、次のような問題
点が発生することがわかった。 外部から印加される基準電圧Ｖref を、図６に示し
た固体撮像素子のＦＰＮ抑圧回路及び図８に示した差分
増幅回路に共通に用いると、ＦＰＮ抑圧回路の動作可能
な範囲でしか基準電圧Ｖref の値を決められないため、
電源電圧に対して設定できる基準電圧の自由度が小さ
い。 差分増幅回路の入力端ＤＯＳには遮光画素出力Ｖ
DOS を与え続けるため、サンプルホールド回路が必要と
なり、また入力端ＯＳに入力する有効画素出力ＶOSも抵
抗Ｒ1 ，Ｒ2 を駆動するため、バッファが必要となり、
したがって回路規模が大となる。 通常のＭＯＳプロセスでは、大きなシート抵抗を有
する拡散層等がないため、抵抗Ｒ1 ，Ｒ2 のレイアウト
面積が大きくなる。そこで、抵抗Ｒ1 ，Ｒ2 の値を小さ
くしようとすると、入力端ＯＳ，ＤＯＳに接続されるバ
ッファの能力を大きくしなければならないため、消費電
力が増大する。 差分増幅回路の入力端ＤＯＳには遮光画素出力Ｖ
DOS が印加されなければならないが、有効画素の暗電流
特性と遮光画素の暗電流特性を同一にすることは困難で
あると共に、画素構造によってはブルーミング等の問題
により、完全な遮光画素を得ることが困難である。
増幅回路を、図６に示したＦＰＮ抑圧回路を有する固体
撮像素子に応用することを考えた場合、次のような問題
点が発生することがわかった。 外部から印加される基準電圧Ｖref を、図６に示し
た固体撮像素子のＦＰＮ抑圧回路及び図８に示した差分
増幅回路に共通に用いると、ＦＰＮ抑圧回路の動作可能
な範囲でしか基準電圧Ｖref の値を決められないため、
電源電圧に対して設定できる基準電圧の自由度が小さ
い。 差分増幅回路の入力端ＤＯＳには遮光画素出力Ｖ
DOS を与え続けるため、サンプルホールド回路が必要と
なり、また入力端ＯＳに入力する有効画素出力ＶOSも抵
抗Ｒ1 ，Ｒ2 を駆動するため、バッファが必要となり、
したがって回路規模が大となる。 通常のＭＯＳプロセスでは、大きなシート抵抗を有
する拡散層等がないため、抵抗Ｒ1 ，Ｒ2 のレイアウト
面積が大きくなる。そこで、抵抗Ｒ1 ，Ｒ2 の値を小さ
くしようとすると、入力端ＯＳ，ＤＯＳに接続されるバ
ッファの能力を大きくしなければならないため、消費電
力が増大する。 差分増幅回路の入力端ＤＯＳには遮光画素出力Ｖ
DOS が印加されなければならないが、有効画素の暗電流
特性と遮光画素の暗電流特性を同一にすることは困難で
あると共に、画素構造によってはブルーミング等の問題
により、完全な遮光画素を得ることが困難である。
【００１３】本発明は、従来のＦＰＮ抑圧回路を有する
固体撮像装置における上記問題点を解消するためになさ
れたもので、次に述べる事項を目的とするものである。 （１） 低い電源電圧に対して、外部から印加される基
準電圧の範囲を広く設定できるようにした固体撮像装置
を提供することを目的とし、これは請求項１，３，４，
５記載の発明に対応する目的である。 （２） 小さな回路規模で且つレイアウト面積も小さく
でき、消費電流も小さくできる周辺回路を備えた固体撮
像装置を提供することを目的とし、これは請求項１〜４
記載の発明に対応する目的である。 （３） 遮光画素等の、基準レベルを形成するための有
効画素以外の画素を設けずに、外部から与えた基準電圧
に対する信号出力が得られるようにした固体撮像装置を
提供することを目的とし、これは請求項１，３，４，５
記載の発明に対応する目的である。 （４） 請求項１又は２記載の発明における内部基準電
圧発生回路又は第２の増幅回路のオフセット電圧等のば
らつきによっても、基準電圧範囲内に出力信号が入るよ
うにした固体撮像装置を提供することを目的とし、これ
は請求項４記載の発明に対応する目的である。 （５） 外部からの入力用の端子数を削減できるよにう
した固体撮像装置を提供することを目的とし、これは請
求項５記載の発明に対応する目的である。
固体撮像装置における上記問題点を解消するためになさ
れたもので、次に述べる事項を目的とするものである。 （１） 低い電源電圧に対して、外部から印加される基
準電圧の範囲を広く設定できるようにした固体撮像装置
を提供することを目的とし、これは請求項１，３，４，
５記載の発明に対応する目的である。 （２） 小さな回路規模で且つレイアウト面積も小さく
でき、消費電流も小さくできる周辺回路を備えた固体撮
像装置を提供することを目的とし、これは請求項１〜４
記載の発明に対応する目的である。 （３） 遮光画素等の、基準レベルを形成するための有
効画素以外の画素を設けずに、外部から与えた基準電圧
に対する信号出力が得られるようにした固体撮像装置を
提供することを目的とし、これは請求項１，３，４，５
記載の発明に対応する目的である。 （４） 請求項１又は２記載の発明における内部基準電
圧発生回路又は第２の増幅回路のオフセット電圧等のば
らつきによっても、基準電圧範囲内に出力信号が入るよ
うにした固体撮像装置を提供することを目的とし、これ
は請求項４記載の発明に対応する目的である。 （５） 外部からの入力用の端子数を削減できるよにう
した固体撮像装置を提供することを目的とし、これは請
求項５記載の発明に対応する目的である。
【００１４】
【課題を解決するための手段】上記問題点を解決するた
め、請求項１記載の発明は、１次元又は２次元状に配列
された光電変換素子からなる複数の画素と周辺回路とを
同一チップ上に構成すると共に、チップ外部から印加さ
れる、出力信号の基準レベルを設定するための基準電圧
の印加端子を同一チップ上に有する固体撮像装置におい
て、外部から印加された基準電圧から装置内部用の内部
基準電圧を発生する内部基準電圧発生回路と、１次元セ
ンサにおいては各画素毎に、２次元センサにおいては垂
直信号線毎に設けた、画素の信号量に応じた出力を内部
基準電圧からの変化量として出力する複数の第１の増幅
回路と、該複数の第１の増幅回路の出力端と共通信号線
との間に設けられた複数の選択用スイッチング素子と、
前記共通信号線と出力端子間に設けられた第２の増幅回
路とを備えるものである。
め、請求項１記載の発明は、１次元又は２次元状に配列
された光電変換素子からなる複数の画素と周辺回路とを
同一チップ上に構成すると共に、チップ外部から印加さ
れる、出力信号の基準レベルを設定するための基準電圧
の印加端子を同一チップ上に有する固体撮像装置におい
て、外部から印加された基準電圧から装置内部用の内部
基準電圧を発生する内部基準電圧発生回路と、１次元セ
ンサにおいては各画素毎に、２次元センサにおいては垂
直信号線毎に設けた、画素の信号量に応じた出力を内部
基準電圧からの変化量として出力する複数の第１の増幅
回路と、該複数の第１の増幅回路の出力端と共通信号線
との間に設けられた複数の選択用スイッチング素子と、
前記共通信号線と出力端子間に設けられた第２の増幅回
路とを備えるものである。
【００１５】このように内部基準電圧発生回路を設ける
ことにより、電源電圧が低い場合でも外部から与える基
準電圧の範囲を自由に設定することができると共に、第
１の増幅回路が動作する内部基準電圧が設定でき、また
第２の増幅回路により信号出力を大きくすることが可能
となり、低電源電圧でも大振幅信号出力を得ることがで
きる。また第１の増幅回路を設けることにより遮光画素
を設けなくても基準電圧に対する出力が得られるので、
遮光画素が不要となり、遮光画素出力のばらつきによる
影響をなくすることができる。
ことにより、電源電圧が低い場合でも外部から与える基
準電圧の範囲を自由に設定することができると共に、第
１の増幅回路が動作する内部基準電圧が設定でき、また
第２の増幅回路により信号出力を大きくすることが可能
となり、低電源電圧でも大振幅信号出力を得ることがで
きる。また第１の増幅回路を設けることにより遮光画素
を設けなくても基準電圧に対する出力が得られるので、
遮光画素が不要となり、遮光画素出力のばらつきによる
影響をなくすることができる。
【００１６】請求項２記載の発明は、請求項１記載の固
体撮像装置における第２の増幅回路を、入力インピーダ
ンスの高い増幅回路で構成するものである。これによ
り、余分なバッファ，サンプルホールド回路等は不要と
なり、回路規模を小さくできると共に、消費電流も低減
することができる。更に電圧増幅率を決定する抵抗を小
さくしても第２の増幅回路の出力段の駆動能力のみを大
きくすればよいので、レイアウト上抵抗値を小さくする
必要があるときでも、最小限の消費電力の増加で済ませ
ることが可能となる。
体撮像装置における第２の増幅回路を、入力インピーダ
ンスの高い増幅回路で構成するものである。これによ
り、余分なバッファ，サンプルホールド回路等は不要と
なり、回路規模を小さくできると共に、消費電流も低減
することができる。更に電圧増幅率を決定する抵抗を小
さくしても第２の増幅回路の出力段の駆動能力のみを大
きくすればよいので、レイアウト上抵抗値を小さくする
必要があるときでも、最小限の消費電力の増加で済ませ
ることが可能となる。
【００１７】請求項３記載の発明は、請求項１又は２記
載の固体撮像装置において、前記内部基準電圧発生回路
が、外部から印加される基準電圧を１／ｋ（ｋ：１より
大きな実数）にする分圧回路を含むと共に、前記第２の
増幅回路の電圧増幅率を、ほぼｋに設定するものであ
る。このように構成することにより、センサの信号が零
である基準レベル（黒レベル）を、外部から印加した基
準電圧に完全に一致させることが可能となる。
載の固体撮像装置において、前記内部基準電圧発生回路
が、外部から印加される基準電圧を１／ｋ（ｋ：１より
大きな実数）にする分圧回路を含むと共に、前記第２の
増幅回路の電圧増幅率を、ほぼｋに設定するものであ
る。このように構成することにより、センサの信号が零
である基準レベル（黒レベル）を、外部から印加した基
準電圧に完全に一致させることが可能となる。
【００１８】請求項４記載の発明は、請求項１又は２記
載の発明において、前記内部基準電圧発生回路が、外部
から印加される基準電圧を１／ｋ（ｋ：１より大きな実
数）にする分圧回路を含むと共に、前記第２の増幅回路
の電圧増幅率を、ｋ〜0.7 ｋに設定するものである。こ
のように構成することにより、内部基準電圧発生回路又
は第２の増幅回路のオフセット電圧等にばらつきがあ
り、且つ外部入力基準電圧が小さくオフセット電圧が大
きな場合においても、基準電圧範囲内に出力信号が入る
ようにすることができる。すなわち基準レベル（黒レベ
ル）は外部基準電圧から若干ずれるが、オフセット電圧
のばらつきがあっても基準電圧範囲内に信号が出力され
る。
載の発明において、前記内部基準電圧発生回路が、外部
から印加される基準電圧を１／ｋ（ｋ：１より大きな実
数）にする分圧回路を含むと共に、前記第２の増幅回路
の電圧増幅率を、ｋ〜0.7 ｋに設定するものである。こ
のように構成することにより、内部基準電圧発生回路又
は第２の増幅回路のオフセット電圧等にばらつきがあ
り、且つ外部入力基準電圧が小さくオフセット電圧が大
きな場合においても、基準電圧範囲内に出力信号が入る
ようにすることができる。すなわち基準レベル（黒レベ
ル）は外部基準電圧から若干ずれるが、オフセット電圧
のばらつきがあっても基準電圧範囲内に信号が出力され
る。
【００１９】請求項５記載の発明は、請求項１〜４のい
ずれか１項に記載の固体撮像装置において、外部から印
加される基準電圧を装置内部の電源電圧として兼用させ
るものである。これにより、外部からの入力用の端子数
を削減することか可能となる。
ずれか１項に記載の固体撮像装置において、外部から印
加される基準電圧を装置内部の電源電圧として兼用させ
るものである。これにより、外部からの入力用の端子数
を削減することか可能となる。
【００２０】
【発明の実施の形態及び実施例】次に実施例について説
明する。図１は本発明に係る固体撮像装置の第１実施例
を示すブロック構成図であり、この実施例は、本発明を
フォトダイオードを１次元状に配列したラインセンサに
適用したものである。図１において、101 は画素を構成
するフォトダイオードで、アノードが各画素共通に接続
され接地されていると共に、カソードは各フォトダイオ
ード毎に設けられた第１の増幅器102 の入力に接続され
ている。第１の増幅器102 の出力は、シフトレジスタ10
6 により順次選択される選択スイッチ103 を介して、共
通信号線107 に接続されており、この共通信号線107 は
第２の増幅器105 を介して出力端子108 に接続されてい
る。
明する。図１は本発明に係る固体撮像装置の第１実施例
を示すブロック構成図であり、この実施例は、本発明を
フォトダイオードを１次元状に配列したラインセンサに
適用したものである。図１において、101 は画素を構成
するフォトダイオードで、アノードが各画素共通に接続
され接地されていると共に、カソードは各フォトダイオ
ード毎に設けられた第１の増幅器102 の入力に接続され
ている。第１の増幅器102 の出力は、シフトレジスタ10
6 により順次選択される選択スイッチ103 を介して、共
通信号線107 に接続されており、この共通信号線107 は
第２の増幅器105 を介して出力端子108 に接続されてい
る。
【００２１】一方、出力信号の基準レベルを定めるため
の入力端子109 に印加された基準電圧Ｖref は、内部基
準電圧発生回路104 に入力され、チップ内部用の内部基
準電圧ＶRRに変換される。この内部基準電圧ＶRRは、各
画素毎に設けられた第１の増幅器102 に印加され、該第
１の増幅器102 はフォトダイオード101 で発生した光電
荷を、内部基準電圧ＶRRからの変化分として出力するよ
うになっている。
の入力端子109 に印加された基準電圧Ｖref は、内部基
準電圧発生回路104 に入力され、チップ内部用の内部基
準電圧ＶRRに変換される。この内部基準電圧ＶRRは、各
画素毎に設けられた第１の増幅器102 に印加され、該第
１の増幅器102 はフォトダイオード101 で発生した光電
荷を、内部基準電圧ＶRRからの変化分として出力するよ
うになっている。
【００２２】このように構成した固体撮像装置におい
て、電源電圧及び外部入力基準電圧Ｖref を参照とし
て、第１の増幅器102 が動作可能となるような内部基準
電圧ＶRRを、内部基準電圧発生回路104 により発生する
ことによって、電源電圧が低くても広範囲の外部入力基
準電圧Ｖref に対応することができる。また第２の増幅
器105 を、外部入力基準電圧Ｖref 及び内部基準電圧Ｖ
RRの関係に応じた増幅率に設定することによって、外部
入力基準電圧Ｖref を基準とした出力が得られると共
に、出力振幅を大にすることができる。
て、電源電圧及び外部入力基準電圧Ｖref を参照とし
て、第１の増幅器102 が動作可能となるような内部基準
電圧ＶRRを、内部基準電圧発生回路104 により発生する
ことによって、電源電圧が低くても広範囲の外部入力基
準電圧Ｖref に対応することができる。また第２の増幅
器105 を、外部入力基準電圧Ｖref 及び内部基準電圧Ｖ
RRの関係に応じた増幅率に設定することによって、外部
入力基準電圧Ｖref を基準とした出力が得られると共
に、出力振幅を大にすることができる。
【００２３】次に、第１の増幅器102 ，第２の増幅器10
5 及び内部基準電圧発生回路104 の具体的な構成、並び
に信号レベルを示した詳細な動作について説明する。ま
ず第１の増幅器102 の構成は、図６に示した従来の固体
撮像素子のＦＰＮ抑圧回路に含まれるソース接地型の増
幅器を用いて、図６における基準電圧Ｖref の代わり
に、本実施例の内部基準電圧発生回路104 において発生
した内部基準電圧ＶRRを印加するようにすればよい。こ
れにより第１の増幅器102 の各出力は、内部基準電圧Ｖ
RRを基準にして光電荷に応じた電圧変化分が出力され
る。
5 及び内部基準電圧発生回路104 の具体的な構成、並び
に信号レベルを示した詳細な動作について説明する。ま
ず第１の増幅器102 の構成は、図６に示した従来の固体
撮像素子のＦＰＮ抑圧回路に含まれるソース接地型の増
幅器を用いて、図６における基準電圧Ｖref の代わり
に、本実施例の内部基準電圧発生回路104 において発生
した内部基準電圧ＶRRを印加するようにすればよい。こ
れにより第１の増幅器102 の各出力は、内部基準電圧Ｖ
RRを基準にして光電荷に応じた電圧変化分が出力され
る。
【００２４】次に、内部基準電圧発生回路104 及び第２
の増幅器105 の具体的な構成を、図２及び図３に基づい
て説明する。図２は内部基準電圧発生回路104 の構成例
を示す図で、外部入力基準電圧Ｖref を抵抗Ｒ1 ，Ｒ2
により分圧し、バッファ（オペアンプ）111 を介して内
部基準電圧ＶRRを出力するように構成されている。この
ように構成されている内部基準電圧発生回路104 におい
て、外部入力基準電圧Ｖref と内部基準電圧ＶRRとは、
次式（１）に示す関係にある。 ＶRR＝｛Ｒ1 ／（Ｒ1 ＋Ｒ2 ）｝×Ｖref ・・・・・・・・・・（１）
の増幅器105 の具体的な構成を、図２及び図３に基づい
て説明する。図２は内部基準電圧発生回路104 の構成例
を示す図で、外部入力基準電圧Ｖref を抵抗Ｒ1 ，Ｒ2
により分圧し、バッファ（オペアンプ）111 を介して内
部基準電圧ＶRRを出力するように構成されている。この
ように構成されている内部基準電圧発生回路104 におい
て、外部入力基準電圧Ｖref と内部基準電圧ＶRRとは、
次式（１）に示す関係にある。 ＶRR＝｛Ｒ1 ／（Ｒ1 ＋Ｒ2 ）｝×Ｖref ・・・・・・・・・・（１）
【００２５】図３は第２の増幅器105 の具体的な構成を
示す図で、オペアンプ112 を用いた正転増幅器で構成さ
れており、入力電圧Ｖinと出力電圧ＶOUT との関係は、
次式（２）に示すようになっている。 ＶOUT ＝｛（Ｒ3 ＋Ｒ4 ）／Ｒ3 ｝×Ｖin ・・・・・・・・・・（２）
示す図で、オペアンプ112 を用いた正転増幅器で構成さ
れており、入力電圧Ｖinと出力電圧ＶOUT との関係は、
次式（２）に示すようになっている。 ＶOUT ＝｛（Ｒ3 ＋Ｒ4 ）／Ｒ3 ｝×Ｖin ・・・・・・・・・・（２）
【００２６】また、共通信号線107 上に現れる各画素信
号の出力Ｖsig は、第１の増幅器102 により次式（３）
で表される。 Ｖsig ＝ＶRR−Δｖ ・・・・・・・・・・・・・・・・・・・・（３） ここでΔｖは各画素の入射光量に対応した電圧出力であ
る。
号の出力Ｖsig は、第１の増幅器102 により次式（３）
で表される。 Ｖsig ＝ＶRR−Δｖ ・・・・・・・・・・・・・・・・・・・・（３） ここでΔｖは各画素の入射光量に対応した電圧出力であ
る。
【００２７】上記（１）〜（３）式より次式（４）が導
かれる。 ＶOUT ＝ｋ2 ／ｋ1 ×Ｖref −ｋ2 ×Δｖ ・・・・・・・・・・（４） なお、ｋ1 ＝（Ｒ1 ＋Ｒ2 ）／Ｒ1 ，ｋ2 ＝（Ｒ3 ＋Ｒ
4 ）／Ｒ3 である。ここで、ｋ1 ＝ｋ2 とすれば、Ｖ
OUT ＝Ｖref −ｋ2 ×Δｖとなり、外部入力基準電圧Ｖ
ref を基準とした信号出力が得られる。
かれる。 ＶOUT ＝ｋ2 ／ｋ1 ×Ｖref −ｋ2 ×Δｖ ・・・・・・・・・・（４） なお、ｋ1 ＝（Ｒ1 ＋Ｒ2 ）／Ｒ1 ，ｋ2 ＝（Ｒ3 ＋Ｒ
4 ）／Ｒ3 である。ここで、ｋ1 ＝ｋ2 とすれば、Ｖ
OUT ＝Ｖref −ｋ2 ×Δｖとなり、外部入力基準電圧Ｖ
ref を基準とした信号出力が得られる。
【００２８】これらの式で表された共通信号線107 上の
信号出力Ｖsig と出力端子108 での信号出力ＶOUT を、
時間に対する波形として図４に示す。図４においては、
Ｖsig ，ＶOUT ともに４画素分の信号出力を時系列的に
表している。図４からわかるように、共通信号線107 上
の信号出力Ｖsig は内部基準電圧ＶRRを基準にして信号
が出力されるが、出力端子108 からの信号出力Ｖ
OUT は、外部入力基準電圧Ｖref が基準にされて出力さ
れている。
信号出力Ｖsig と出力端子108 での信号出力ＶOUT を、
時間に対する波形として図４に示す。図４においては、
Ｖsig ，ＶOUT ともに４画素分の信号出力を時系列的に
表している。図４からわかるように、共通信号線107 上
の信号出力Ｖsig は内部基準電圧ＶRRを基準にして信号
が出力されるが、出力端子108 からの信号出力Ｖ
OUT は、外部入力基準電圧Ｖref が基準にされて出力さ
れている。
【００２９】以上のように、本実施例によれば、内部基
準電圧発生回路104 及び第２の増幅器105 を設けること
により、外部入力基準電圧Ｖref が電源電圧に近い場合
でも、各画素に設けられた第１の増幅器102 が動作可能
となる内部基準電圧ＶRRにより、各画素に対する第１の
増幅器を動作させることができると共に、出力端子108
からは外部入力基準電圧Ｖref を基準レベルとした出力
ＶOUT を得ることができる。これは、電源電圧が低くな
った場合でも、大きな信号出力を得るために有効であ
る。
準電圧発生回路104 及び第２の増幅器105 を設けること
により、外部入力基準電圧Ｖref が電源電圧に近い場合
でも、各画素に設けられた第１の増幅器102 が動作可能
となる内部基準電圧ＶRRにより、各画素に対する第１の
増幅器を動作させることができると共に、出力端子108
からは外部入力基準電圧Ｖref を基準レベルとした出力
ＶOUT を得ることができる。これは、電源電圧が低くな
った場合でも、大きな信号出力を得るために有効であ
る。
【００３０】また、本実施例においては、第２の増幅器
105 として、図８に示した差分増幅回路とは異なり、図
３に示すような高入力インピーダンスの非反転型の増幅
器112 を用いることができるため、共通信号線107 の出
力Ｖsig を直接第２の増幅器105 に入力することができ
る。これは、回路規模及び消費電力を削減するためには
有効である。また、本実施例では、遮光画素を設けなく
ても、基準レベルを決めることができるため、遮光画素
を設けた場合の遮光画素の不均一性の影響を受けること
はなくなる。
105 として、図８に示した差分増幅回路とは異なり、図
３に示すような高入力インピーダンスの非反転型の増幅
器112 を用いることができるため、共通信号線107 の出
力Ｖsig を直接第２の増幅器105 に入力することができ
る。これは、回路規模及び消費電力を削減するためには
有効である。また、本実施例では、遮光画素を設けなく
ても、基準レベルを決めることができるため、遮光画素
を設けた場合の遮光画素の不均一性の影響を受けること
はなくなる。
【００３１】次に、図２及び図３に示した内部基準電圧
発生回路104 及び第２の増幅器105を構成するオペアン
プのオフセット電圧の影響について説明する。図２及び
図３に示した内部基準電圧発生回路及び第２の増幅器を
構成するオペアンプに、それぞれオフセット電圧
ＶOF1 ，ＶOF2 を有しているとすると、上記（１）式は
次式（５）のように表される。 ＶRR＝｛Ｒ1 ／（Ｒ1 ＋Ｒ2 ）｝×Ｖref ＋ＶOF1 ・・・・・・（５） また上記（２）式は次式（６）のように表される。 ＶOUT ＝｛（Ｒ3 ＋Ｒ4 ）／Ｒ3 ｝×（Ｖin＋ＶOF2 ） ・・・・（６） したがって、（４）式は次式（７）のように表される。 ＶOUT ＝（ｋ2 ／ｋ1 ）×Ｖref −ｋ2 ×Δｖ ＋ｋ2 ×（ＶOF1 ＋ＶOF2 ） ・・・・・・・・・・・・（７） 上記（７）式において、ｋ1 ／ｋ2 ＝１とすると、オフ
セット電圧ＶOF1 ，ＶOF2 がある場合、ＶOUT の基準が
ずれてしまう。このことは、出力ＶOUT がＧＮＤ〜Ｖ
ref の入力電圧範囲を有するＡ／Ｄ等に接続されている
場合、オフセット電圧ＶOF1 ，ＶOF2 によりＡ／Ｄの入
力レンジをはずれてしまう可能性があることを示してい
る。
発生回路104 及び第２の増幅器105を構成するオペアン
プのオフセット電圧の影響について説明する。図２及び
図３に示した内部基準電圧発生回路及び第２の増幅器を
構成するオペアンプに、それぞれオフセット電圧
ＶOF1 ，ＶOF2 を有しているとすると、上記（１）式は
次式（５）のように表される。 ＶRR＝｛Ｒ1 ／（Ｒ1 ＋Ｒ2 ）｝×Ｖref ＋ＶOF1 ・・・・・・（５） また上記（２）式は次式（６）のように表される。 ＶOUT ＝｛（Ｒ3 ＋Ｒ4 ）／Ｒ3 ｝×（Ｖin＋ＶOF2 ） ・・・・（６） したがって、（４）式は次式（７）のように表される。 ＶOUT ＝（ｋ2 ／ｋ1 ）×Ｖref −ｋ2 ×Δｖ ＋ｋ2 ×（ＶOF1 ＋ＶOF2 ） ・・・・・・・・・・・・（７） 上記（７）式において、ｋ1 ／ｋ2 ＝１とすると、オフ
セット電圧ＶOF1 ，ＶOF2 がある場合、ＶOUT の基準が
ずれてしまう。このことは、出力ＶOUT がＧＮＤ〜Ｖ
ref の入力電圧範囲を有するＡ／Ｄ等に接続されている
場合、オフセット電圧ＶOF1 ，ＶOF2 によりＡ／Ｄの入
力レンジをはずれてしまう可能性があることを示してい
る。
【００３２】これを防ぐには、ｋ2 ／ｋ1 ＜１とすれば
よい。ｋ2 ／ｋ1 ＜１とすると、（７）式は次式（８）
のように表される。 ＶOUT ＝Ｖref −ｋ2 ×Δｖ＋｛ｋ2 ×（ＶOF1 ＋ＶOF2 ） −（１−ｋ2 ／ｋ1 ）×Ｖref ｝ ・・・・・・・・・・（８） この（８）式において、第３項｛ｋ2 ×（ＶOF1 ＋Ｖ
OF2 ）−（１−ｋ2 ／ｋ1）×Ｖref ｝が、オフセット
電圧ＶOF1 ，ＶOF2 のばらつきに対して負となるよう
に、ｋ2 ／ｋ1 を設定すればよい。しかし、ｋ2 ／ｋ1
を１より非常に小さくすると、ＶOUT の出力レンジが狭
くなるため、通常は、0.9 ＜ｋ2 ／ｋ1 ＜１に設定すれ
ばよい。但しＶref が小さく、ＶOF1 ，ＶOF2 が大きな
ときは、ｋ2 ／ｋ1 ＜0.9 に設定しなければならない場
合もあるが、Ａ／Ｄの有効レンジの関係上、ｋ2 ／ｋ1
＞0.7 に設定するのが望ましい。
よい。ｋ2 ／ｋ1 ＜１とすると、（７）式は次式（８）
のように表される。 ＶOUT ＝Ｖref −ｋ2 ×Δｖ＋｛ｋ2 ×（ＶOF1 ＋ＶOF2 ） −（１−ｋ2 ／ｋ1 ）×Ｖref ｝ ・・・・・・・・・・（８） この（８）式において、第３項｛ｋ2 ×（ＶOF1 ＋Ｖ
OF2 ）−（１−ｋ2 ／ｋ1）×Ｖref ｝が、オフセット
電圧ＶOF1 ，ＶOF2 のばらつきに対して負となるよう
に、ｋ2 ／ｋ1 を設定すればよい。しかし、ｋ2 ／ｋ1
を１より非常に小さくすると、ＶOUT の出力レンジが狭
くなるため、通常は、0.9 ＜ｋ2 ／ｋ1 ＜１に設定すれ
ばよい。但しＶref が小さく、ＶOF1 ，ＶOF2 が大きな
ときは、ｋ2 ／ｋ1 ＜0.9 に設定しなければならない場
合もあるが、Ａ／Ｄの有効レンジの関係上、ｋ2 ／ｋ1
＞0.7 に設定するのが望ましい。
【００３３】上記第１実施例では、電源電圧と外部入力
基準電圧Ｖref とを、別々に入力するものと想定して説
明をして来たが、電源電圧が3.3 Ｖ以下となるような場
合で、大信号出力を要するときは、電源電圧と外部入力
基準電圧とを共通にしてもよい。このように、電源電圧
を外部入力基準電圧として用いることにより、端子数を
削減することが可能となる。この場合、第２の増幅器10
5 の入力電圧範囲は小さくなるので、出力電圧振幅を大
きくしなければならない。しかし第２の増幅器の出力電
圧振幅を大きくすることは、入力電圧範囲を大きくする
より簡単であり、出力段のみ改良することによって電源
電圧範囲まで拡大可能なため、与えられた電源に対して
フルスイングの出力が可能な固体撮像装置の実現が可能
である。
基準電圧Ｖref とを、別々に入力するものと想定して説
明をして来たが、電源電圧が3.3 Ｖ以下となるような場
合で、大信号出力を要するときは、電源電圧と外部入力
基準電圧とを共通にしてもよい。このように、電源電圧
を外部入力基準電圧として用いることにより、端子数を
削減することが可能となる。この場合、第２の増幅器10
5 の入力電圧範囲は小さくなるので、出力電圧振幅を大
きくしなければならない。しかし第２の増幅器の出力電
圧振幅を大きくすることは、入力電圧範囲を大きくする
より簡単であり、出力段のみ改良することによって電源
電圧範囲まで拡大可能なため、与えられた電源に対して
フルスイングの出力が可能な固体撮像装置の実現が可能
である。
【００３４】次に、第２実施例を図５に基づいて説明す
る。この実施例は、フォトダイオードを２次元状に配列
したエリアセンサに本発明を適用したもので、フォトダ
イオード101 及び垂直シフトレジスタ123 により選択さ
れる垂直選択スイッチ121 をマトリクス状に配列すると
共に、垂直選択スイッチ121 の一端は垂直信号線122に
各列毎に共通に接続され、各列毎に設けられた第１の増
幅器102 に入力されるようになっており、他の構成は図
１に示した第１実施例と同様である。
る。この実施例は、フォトダイオードを２次元状に配列
したエリアセンサに本発明を適用したもので、フォトダ
イオード101 及び垂直シフトレジスタ123 により選択さ
れる垂直選択スイッチ121 をマトリクス状に配列すると
共に、垂直選択スイッチ121 の一端は垂直信号線122に
各列毎に共通に接続され、各列毎に設けられた第１の増
幅器102 に入力されるようになっており、他の構成は図
１に示した第１実施例と同様である。
【００３５】次に、このような構成の第２実施例の動作
について説明する。まず第１の増幅器102 をリセットし
た後、垂直シフトレジスタ123 により一行を選択するこ
とにより、各第１の増幅器102 の出力は、選択された画
素に蓄積された光電荷に対応した電圧Δｖが内部基準電
圧ＶRRより変化した値（ＶRR−Δｖ）の形で現れる。こ
の各第１の増幅器102 の出力を、水平シフトレジスタ10
6 により順次読み出すことにより、出力端子108 より第
２の増幅器105 で増幅された出力ＶOUT が得られる。
について説明する。まず第１の増幅器102 をリセットし
た後、垂直シフトレジスタ123 により一行を選択するこ
とにより、各第１の増幅器102 の出力は、選択された画
素に蓄積された光電荷に対応した電圧Δｖが内部基準電
圧ＶRRより変化した値（ＶRR−Δｖ）の形で現れる。こ
の各第１の増幅器102 の出力を、水平シフトレジスタ10
6 により順次読み出すことにより、出力端子108 より第
２の増幅器105 で増幅された出力ＶOUT が得られる。
【００３６】この実施例においても、図１に示した第１
実施例と同様に、共通信号線107 における信号出力の基
準レベルは内部基準電圧ＶRRであり、出力端子108 にお
ける信号出力ＶOUT では外部入力基準電圧Ｖref が基準
レベルとなっている。そして、この第２実施例において
も、図１に示した第１実施例の特徴は全て同様に得られ
る。
実施例と同様に、共通信号線107 における信号出力の基
準レベルは内部基準電圧ＶRRであり、出力端子108 にお
ける信号出力ＶOUT では外部入力基準電圧Ｖref が基準
レベルとなっている。そして、この第２実施例において
も、図１に示した第１実施例の特徴は全て同様に得られ
る。
【００３７】
【発明の効果】以上実施例に基づいて説明したように、
請求項１記載の発明によれば、電源電圧が低い場合でも
外部から与える基準電圧の範囲を自由に設定でき、低い
電源電圧でも出力範囲を広くとることが可能となる。ま
た遮光画素を設けなくても基準電圧に対する出力が得ら
れるため、遮光画素のばらつきによる影響を受けること
がなくなる。また請求項２記載の発明によれば、余分な
バッファやサンプルホールド回路等が不要となり、回路
規模を小さくできると共に消費電流を低減することがで
きる。また請求項３記載の発明によれば、センサの信号
が零である基準レベル（黒レベル）を、外部から印加し
た基準電圧に完全に一致させることが可能となる。また
請求項４記載の発明によれば、内部基準電圧発生回路又
は第２の増幅回路のオフセット電圧等にばらつきがあ
り、且つ外部入力基準電圧が小さくオフセット電圧が大
きな場合においても、基準電圧範囲内に出力信号が入る
ようにすることができる。また請求項５記載の発明によ
れば、外部からの入力用の端子数を削減することが可能
となる。
請求項１記載の発明によれば、電源電圧が低い場合でも
外部から与える基準電圧の範囲を自由に設定でき、低い
電源電圧でも出力範囲を広くとることが可能となる。ま
た遮光画素を設けなくても基準電圧に対する出力が得ら
れるため、遮光画素のばらつきによる影響を受けること
がなくなる。また請求項２記載の発明によれば、余分な
バッファやサンプルホールド回路等が不要となり、回路
規模を小さくできると共に消費電流を低減することがで
きる。また請求項３記載の発明によれば、センサの信号
が零である基準レベル（黒レベル）を、外部から印加し
た基準電圧に完全に一致させることが可能となる。また
請求項４記載の発明によれば、内部基準電圧発生回路又
は第２の増幅回路のオフセット電圧等にばらつきがあ
り、且つ外部入力基準電圧が小さくオフセット電圧が大
きな場合においても、基準電圧範囲内に出力信号が入る
ようにすることができる。また請求項５記載の発明によ
れば、外部からの入力用の端子数を削減することが可能
となる。
【図１】本発明に係る固体撮像装置の第１実施例を示す
回路構成図である。
回路構成図である。
【図２】図１に示した第１実施例の内部基準電圧発生回
路の具体的な構成例を示す図である。
路の具体的な構成例を示す図である。
【図３】図１に示した第１実施例の第２の増幅器の具体
的な構成例を示す図である。
的な構成例を示す図である。
【図４】図１に示した第１実施例の信号出力の波形例を
示す図である。
示す図である。
【図５】本発明の第２実施例を示す回路構成図である。
【図６】従来のＦＰＮ抑圧回路を備えた固体撮像素子を
示す回路構成図である。
示す回路構成図である。
【図７】図６に示した従来例の動作を説明するための信
号波形図である。
号波形図である。
【図８】従来のイメージセンサで用いられている差分増
幅回路を示す図である。
幅回路を示す図である。
101 フォトダイオード 102 第１の増幅器 103 選択スイッチ 104 内部基準電圧発生回路 105 第２の増幅器 106 シフトレジスタ 107 共通信号線 108 出力端子 109 入力端子 111 バッファ 112 オペアンプ 121 垂直選択スイッチ 122 垂直信号線 123 垂直シフトレジスタ
Claims (5)
- 【請求項１】 １次元又は２次元状に配列された光電変
換素子からなる複数の画素と周辺回路とを同一チップ上
に構成すると共に、チップ外部から印加される、出力信
号の基準レベルを設定するための基準電圧の印加端子を
同一チップ上に有する固体撮像装置において、外部から
印加された基準電圧から装置内部用の内部基準電圧を発
生する内部基準電圧発生回路と、１次元センサにおいて
は各画素毎に、２次元センサにおいては垂直信号線毎に
設けた、画素の信号量に応じた出力を内部基準電圧から
の変化量として出力する複数の第１の増幅回路と、該複
数の第１の増幅回路の出力端と共通信号線との間に設け
られた複数の選択用スイッチング素子と、前記共通信号
線と出力端子間に設けられた第２の増幅回路とを備えて
いることを特徴とする固体撮像装置。 - 【請求項２】 前記第２の増幅回路は、入力インピーダ
ンスの高い正転増幅回路で構成されていることを特徴と
する請求項１記載の固体撮像装置。 - 【請求項３】 前記内部基準電圧発生回路は、外部から
印加される基準電圧を１／ｋ（ｋ：１より大きな実数）
にする分圧回路を含むと共に、前記第２の増幅回路の電
圧増幅率が、ほぼｋに設定されていることを特徴とする
請求項１又は２記載の固体撮像装置。 - 【請求項４】 前記内部基準電圧発生回路は、外部から
印加される基準電圧を１／ｋ（ｋ：１より大きな実数）
にする分圧回路を含むと共に、前記第２の増幅回路の電
圧増幅率が、ｋ〜0.7 ｋに設定されていることを特徴と
する請求項１又は２記載の固体撮像装置。 - 【請求項５】 外部から印加される基準電圧が、装置内
部の電源電圧として兼用されていることを特徴とする請
求項１〜４のいずれか１項に記載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7242322A JPH0965215A (ja) | 1995-08-29 | 1995-08-29 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7242322A JPH0965215A (ja) | 1995-08-29 | 1995-08-29 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0965215A true JPH0965215A (ja) | 1997-03-07 |
Family
ID=17087490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7242322A Pending JPH0965215A (ja) | 1995-08-29 | 1995-08-29 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0965215A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163024A (en) * | 1997-05-30 | 2000-12-19 | Canon Kabushiki Kaisha | Photoelectric transducer |
| CN1331231C (zh) * | 1998-02-20 | 2007-08-08 | 佳能株式会社 | 半导体器件 |
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| JPWO2014175006A1 (ja) * | 2013-04-25 | 2017-02-23 | オリンパス株式会社 | 撮像素子、撮像装置、内視鏡および内視鏡システム |
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| CN115756050A (zh) * | 2022-11-07 | 2023-03-07 | 晟芯腾跃(北京)科技有限公司 | 超低噪声基准电路 |
-
1995
- 1995-08-29 JP JP7242322A patent/JPH0965215A/ja active Pending
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| CN115756050B (zh) * | 2022-11-07 | 2024-04-02 | 晟芯腾跃(北京)科技有限公司 | 超低噪声基准电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050906 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060110 |