JPH096730A - 多重処理装置 - Google Patents
多重処理装置Info
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- JPH096730A JPH096730A JP14753995A JP14753995A JPH096730A JP H096730 A JPH096730 A JP H096730A JP 14753995 A JP14753995 A JP 14753995A JP 14753995 A JP14753995 A JP 14753995A JP H096730 A JPH096730 A JP H096730A
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- 230000010365 information processing Effects 0.000 claims description 2
- 208000024891 symptom Diseases 0.000 claims 1
- 239000012536 storage buffer Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】複数のＯＳが１システム上で並列に動作するこ
とによるオーバヘッドを極力減らす。 【構成】処理装置及び主記憶装置に自装置の装置識別番
号を保持する手段と、当該装置が属するオペレーティン
グシステムのグループ識別番号を保持する手段とを設
け、また、バスの制御装置には、グループ識別番号と装
置識別番号との関係情報を保持するグループ情報記憶バ
ッファ１０２と、バスサイクルごとにバス使用可能なオ
ペレーティングシステムのグループ識別番号を決定する
手段１０３〜１０６と、処理装置及び主記憶装置からの
バス利用要求と決定されたグループ識別番号により読み
出された関係情報とからバス使用装置を決定するバス調
停回路とを設ける。
とによるオーバヘッドを極力減らす。 【構成】処理装置及び主記憶装置に自装置の装置識別番
号を保持する手段と、当該装置が属するオペレーティン
グシステムのグループ識別番号を保持する手段とを設
け、また、バスの制御装置には、グループ識別番号と装
置識別番号との関係情報を保持するグループ情報記憶バ
ッファ１０２と、バスサイクルごとにバス使用可能なオ
ペレーティングシステムのグループ識別番号を決定する
手段１０３〜１０６と、処理装置及び主記憶装置からの
バス利用要求と決定されたグループ識別番号により読み
出された関係情報とからバス使用装置を決定するバス調
停回路とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、多重処理装置、特にバ
ス接続されたマルチプロセッサシステム上で複数のオペ
レーティングシステム（ＯＳ）を並列に実行させる多重
処理装置に関する。
ス接続されたマルチプロセッサシステム上で複数のオペ
レーティングシステム（ＯＳ）を並列に実行させる多重
処理装置に関する。
【０００２】
【従来の技術】一般に、１つのシステム上で２つの異な
ったＯＳ上のアプリケーションソフトウェアを並列に実
行させる場合や、古いＯＳを稼働させている状態で新し
いＯＳの開発を行う場合には、仮想計算機システムを用
いることが従来から知られている。これによる場合、仮
想計算機システムを実現する制御プログラムとハードウ
ェア機能を用いることによって、実処理装置上に複数の
仮想的な処理装置（ＶＭ）を生成し、ＶＭ上で各々のＯ
Ｓを実行させ得る。
ったＯＳ上のアプリケーションソフトウェアを並列に実
行させる場合や、古いＯＳを稼働させている状態で新し
いＯＳの開発を行う場合には、仮想計算機システムを用
いることが従来から知られている。これによる場合、仮
想計算機システムを実現する制御プログラムとハードウ
ェア機能を用いることによって、実処理装置上に複数の
仮想的な処理装置（ＶＭ）を生成し、ＶＭ上で各々のＯ
Ｓを実行させ得る。
【０００３】
【発明が解決しようとする課題】上述した従来の多重処
理装置では、ＶＭを制御するためのＶＭ制御プログラム
の開発が不可欠である。また、ＶＭ間の独立性を保証す
るため、ＶＭ上のプログラムを発行した処理装置の状態
を変化させる特権命令は、実処理装置で直接実行されず
ＶＭ制御プログラムがＶＭの状態を変更することによっ
て疑似している。このため、特権命令に関してのオーバ
ーヘッドが大きく、直接処理装置で実行される場合に比
べて性能が大幅に低下するという問題がある。この性能
低下を軽減するためには、通常、ハードウェア、ファー
ムウェアを用いてＶＭ制御用の高速化機能を実現してい
る。
理装置では、ＶＭを制御するためのＶＭ制御プログラム
の開発が不可欠である。また、ＶＭ間の独立性を保証す
るため、ＶＭ上のプログラムを発行した処理装置の状態
を変化させる特権命令は、実処理装置で直接実行されず
ＶＭ制御プログラムがＶＭの状態を変更することによっ
て疑似している。このため、特権命令に関してのオーバ
ーヘッドが大きく、直接処理装置で実行される場合に比
べて性能が大幅に低下するという問題がある。この性能
低下を軽減するためには、通常、ハードウェア、ファー
ムウェアを用いてＶＭ制御用の高速化機能を実現してい
る。
【０００４】ところで、マルチプロセッサシステムで
は、各々のプロセッサグループ毎にＯＳを割り振ること
により、複数のＯＳを１つのシステムで並列に動作させ
ることが可能であるため、仮想記憶計算機システムは不
要である。しかし、各演算処理装置、入出力装置、主記
憶装置間のインタフェースを行うシステムバスは共用で
あるため、従来はＯＳ間の独立性を保証するためには、
システムバス上のトランザクションがどのＯＳの配下の
ものであるかを認識する仕組み、例えば、システムバス
上のトランザクションに装置毎の識別番号を付与し、各
装置側では識別番号により自分が属するＯＳの配下のト
ランザクションであるか否かを判別し、そのトランザク
ションにおける自装置の機能をアクティブにするような
機能を備える必要があり、そのために、投資されるハー
ドウェア量が大きいという問題がある。
は、各々のプロセッサグループ毎にＯＳを割り振ること
により、複数のＯＳを１つのシステムで並列に動作させ
ることが可能であるため、仮想記憶計算機システムは不
要である。しかし、各演算処理装置、入出力装置、主記
憶装置間のインタフェースを行うシステムバスは共用で
あるため、従来はＯＳ間の独立性を保証するためには、
システムバス上のトランザクションがどのＯＳの配下の
ものであるかを認識する仕組み、例えば、システムバス
上のトランザクションに装置毎の識別番号を付与し、各
装置側では識別番号により自分が属するＯＳの配下のト
ランザクションであるか否かを判別し、そのトランザク
ションにおける自装置の機能をアクティブにするような
機能を備える必要があり、そのために、投資されるハー
ドウェア量が大きいという問題がある。
【０００５】
【課題を解決するための手段】本発明の装置は、複数の
処理装置と、１つ以上の主記憶装置と、バス制御装置と
がバス接続された情報処理装置上で並列に複数のオペレ
ーティングシステムを実行させる多重処理装置におい
て、前記処理装置及び前記主記憶装置に自装置の装置識
別番号を保持する手段と、当該装置が属するオペレーテ
ィングシステムのグループ識別番号を保持する手段とを
設け、また、前記バス制御装置には、前記グループ識別
番号と前記装置識別番号との関係情報を保持する手段
と、バスサイクルごとにバス使用可能なオペレーティン
グシステムのグループ識別番号を決定する手段と、前記
処理装置及び主記憶装置からのバス利用要求と前記決定
されたグループ識別番号により読み出された前記関係情
報とからバス使用装置を決定する手段とを設けたことを
特徴とする多重処理装置。
処理装置と、１つ以上の主記憶装置と、バス制御装置と
がバス接続された情報処理装置上で並列に複数のオペレ
ーティングシステムを実行させる多重処理装置におい
て、前記処理装置及び前記主記憶装置に自装置の装置識
別番号を保持する手段と、当該装置が属するオペレーテ
ィングシステムのグループ識別番号を保持する手段とを
設け、また、前記バス制御装置には、前記グループ識別
番号と前記装置識別番号との関係情報を保持する手段
と、バスサイクルごとにバス使用可能なオペレーティン
グシステムのグループ識別番号を決定する手段と、前記
処理装置及び主記憶装置からのバス利用要求と前記決定
されたグループ識別番号により読み出された前記関係情
報とからバス使用装置を決定する手段とを設けたことを
特徴とする多重処理装置。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図３は本発明が適用されるマルチプロセッ
サシステム構成の一例を示すブロック図である。図３に
おいて演算処理装置（ＣＰＵ）１，２，３，４、主記憶
装置（ＭＭＵ）５，６、入出力装置（ＩＯＰ）７，８及
びシステムバス制御装置（ＳＢＣ）９はシステムバス１
００により接続されている。システムバス１００はＳＢ
Ｃ９により制御されており、システムバス１００で接続
されている各装置間１〜９で双方向に情報の転送を行う
信号線である。信号線３０１〜３０８は、ＳＢＣ９を除
くシステムバス１００に接続された各装置１〜８から、
ＳＢＣ９に対してバスの使用要求を行う為のものであ
る。
て説明する。図３は本発明が適用されるマルチプロセッ
サシステム構成の一例を示すブロック図である。図３に
おいて演算処理装置（ＣＰＵ）１，２，３，４、主記憶
装置（ＭＭＵ）５，６、入出力装置（ＩＯＰ）７，８及
びシステムバス制御装置（ＳＢＣ）９はシステムバス１
００により接続されている。システムバス１００はＳＢ
Ｃ９により制御されており、システムバス１００で接続
されている各装置間１〜９で双方向に情報の転送を行う
信号線である。信号線３０１〜３０８は、ＳＢＣ９を除
くシステムバス１００に接続された各装置１〜８から、
ＳＢＣ９に対してバスの使用要求を行う為のものであ
る。
【０００７】本システムの動作について、システムバス
の機能に注目して、図４に示すタイミングチャートを用
いて説明する。システムバス１００上の１サイクルは４
クロックで構成される。まず、Ｔ０はシステムバス１０
０に接続された各装置１〜８からＳＢＣ９に対してシス
テムバス使用要求を発行するタイミングである。このと
き、各装置１〜８は図３の接続線３０１〜３０８を用い
てＳＢＣ９に対して要求を発行する。次に、Ｔ１ではＳ
ＢＣ９がＴ０にて装置１〜８から受け取ったバス使用要
求を基に調停を行い、そのサイクルでのバスの使用を許
可した装置番号をシステムバス１００を介して全装置１
〜８に放送する。Ｔ２，Ｔ３ではバスの使用を許可され
た装置がシステムバス１００に情報を発行する。Ｔ４〜
Ｔ７はＴ０〜Ｔ３で行われた以上の処理の繰り返しであ
る。
の機能に注目して、図４に示すタイミングチャートを用
いて説明する。システムバス１００上の１サイクルは４
クロックで構成される。まず、Ｔ０はシステムバス１０
０に接続された各装置１〜８からＳＢＣ９に対してシス
テムバス使用要求を発行するタイミングである。このと
き、各装置１〜８は図３の接続線３０１〜３０８を用い
てＳＢＣ９に対して要求を発行する。次に、Ｔ１ではＳ
ＢＣ９がＴ０にて装置１〜８から受け取ったバス使用要
求を基に調停を行い、そのサイクルでのバスの使用を許
可した装置番号をシステムバス１００を介して全装置１
〜８に放送する。Ｔ２，Ｔ３ではバスの使用を許可され
た装置がシステムバス１００に情報を発行する。Ｔ４〜
Ｔ７はＴ０〜Ｔ３で行われた以上の処理の繰り返しであ
る。
【０００８】次に、図４のタイミングチャートの一例と
してＣＰＵ１からＭＭＵ５に対しての主記憶リード要求
が行われる場合を図５に示す。サイクル１でアクセス要
求が発生した場合、ＣＰＵ１はＴ０でＳＢＣ９に対して
接続線３０１を用いてシステムバス使用要求を発行す
る。ＳＢＣ９はＴ１でシステムバス１００を介してＣＰ
Ｕ１にシステムバス使用許可を与える。ＣＰＵ１はＴ
２，Ｔ３でＭＭＵ５に対して主記憶リード要求と要求ア
ドレスを発行する。サイクル２ではサイクル１で要求さ
れた主記憶リード要求に対するリードデータを返送する
ため、ＭＭＵ５がＴ４でＳＢＣ９に対して接続線３０１
を用いてシステムバス使用要求を発行する。ＳＢＣ９は
Ｔ５でシステムバス１００を介してＭＭＵ５にシステム
バス使用許可を与える。ＭＭＵ５はＴ２，Ｔ３でＣＰＵ
１に対して主記憶リードデータを発行する。
してＣＰＵ１からＭＭＵ５に対しての主記憶リード要求
が行われる場合を図５に示す。サイクル１でアクセス要
求が発生した場合、ＣＰＵ１はＴ０でＳＢＣ９に対して
接続線３０１を用いてシステムバス使用要求を発行す
る。ＳＢＣ９はＴ１でシステムバス１００を介してＣＰ
Ｕ１にシステムバス使用許可を与える。ＣＰＵ１はＴ
２，Ｔ３でＭＭＵ５に対して主記憶リード要求と要求ア
ドレスを発行する。サイクル２ではサイクル１で要求さ
れた主記憶リード要求に対するリードデータを返送する
ため、ＭＭＵ５がＴ４でＳＢＣ９に対して接続線３０１
を用いてシステムバス使用要求を発行する。ＳＢＣ９は
Ｔ５でシステムバス１００を介してＭＭＵ５にシステム
バス使用許可を与える。ＭＭＵ５はＴ２，Ｔ３でＣＰＵ
１に対して主記憶リードデータを発行する。
【０００９】次に、本マルチプロセッサシステムに属す
る各装置１〜８が複数のＯＳ配下で分割して動作してい
る場合について説明する。図６は図３で示したシステム
構成において各装置が２つのＯＳの配下で分割して動作
する場合の装置のグループ化を示す図であり、エリア６
０１に含まれるＣＰＵ１，ＣＰＵ２，ＭＭＵ５及びＩＯ
Ｐ７（グループＡ）と、エリア６０２に含まれるＣＰＵ
３，ＣＰＵ４，ＭＭＵ６及びＩＯＰ８（グループＢ）
は、それぞれ異なるＯＳ配下で動作する。
る各装置１〜８が複数のＯＳ配下で分割して動作してい
る場合について説明する。図６は図３で示したシステム
構成において各装置が２つのＯＳの配下で分割して動作
する場合の装置のグループ化を示す図であり、エリア６
０１に含まれるＣＰＵ１，ＣＰＵ２，ＭＭＵ５及びＩＯ
Ｐ７（グループＡ）と、エリア６０２に含まれるＣＰＵ
３，ＣＰＵ４，ＭＭＵ６及びＩＯＰ８（グループＢ）
は、それぞれ異なるＯＳ配下で動作する。
【００１０】この状態での、システムバスの動作につい
て、図７に示すタイミングチャートにより説明する。シ
ステムバス１００の使用権はＳＢＣ９によりバスサイク
ル毎に２つのＯＳ配下の装置グループ割り振られる。こ
の場合タイミングチャートでは奇数サイクルはグループ
Ａの装置に割り振られ、偶数サイクルはグループＢの装
置に割り振られている。
て、図７に示すタイミングチャートにより説明する。シ
ステムバス１００の使用権はＳＢＣ９によりバスサイク
ル毎に２つのＯＳ配下の装置グループ割り振られる。こ
の場合タイミングチャートでは奇数サイクルはグループ
Ａの装置に割り振られ、偶数サイクルはグループＢの装
置に割り振られている。
【００１１】サイクル１ではＣＰＵ１とＣＰＵ３で主記
憶リード要求が発生し、ＣＰＵ１とＣＰＵ３はＴ０でＳ
ＢＣ９に対して、それぞれ接続線３０１，３０３を用い
てシステムバス使用要求を発行する。ＳＢＣ９はサイク
ル１はグループＡにバス使用権があると判定し、Ｔ１で
システムバス１００を介して全装置１〜８に対してグル
ープＡのＣＰＵ１にバス使用許可を与えたことを放送す
る。ＣＰＵ１はＴ２，Ｔ３でＭＭＵ５に対して主記憶リ
ード要求と要求アドレスを発行する。その他のグループ
Ａに属する装置はＣＰＵ１から発行される要求を受け動
作を行う。グループＢに属する装置は何もしない。
憶リード要求が発生し、ＣＰＵ１とＣＰＵ３はＴ０でＳ
ＢＣ９に対して、それぞれ接続線３０１，３０３を用い
てシステムバス使用要求を発行する。ＳＢＣ９はサイク
ル１はグループＡにバス使用権があると判定し、Ｔ１で
システムバス１００を介して全装置１〜８に対してグル
ープＡのＣＰＵ１にバス使用許可を与えたことを放送す
る。ＣＰＵ１はＴ２，Ｔ３でＭＭＵ５に対して主記憶リ
ード要求と要求アドレスを発行する。その他のグループ
Ａに属する装置はＣＰＵ１から発行される要求を受け動
作を行う。グループＢに属する装置は何もしない。
【００１２】サイクル２ではＣＰＵ３から主記憶リード
要求が発生し、ＭＭＵ５で主記憶データリプライ要求が
発生し、ＣＰＵ３とＭＭＵ５はＴ４でＳＢＣ９に対し
て、それぞれ接続線３０３，３０５を用いてシステムバ
ス使用要求を発行する。ＳＢＣ９はサイクル２はグルー
プＢにバス使用権があると判定し、Ｔ５でシステムバス
１００を介して全装置１〜８に対してグループＢのＣＰ
Ｕ３にバス使用許可を与えたことを放送する。ＣＰＵ３
はＴ６，Ｔ７でＭＭＵ６に対して主記憶リード要求と要
求アドレスを発行する。その他のグループＢに属する装
置はＣＰＵ３から発行される要求を受け動作を行う。グ
ループＡに属する装置は何もしない。
要求が発生し、ＭＭＵ５で主記憶データリプライ要求が
発生し、ＣＰＵ３とＭＭＵ５はＴ４でＳＢＣ９に対し
て、それぞれ接続線３０３，３０５を用いてシステムバ
ス使用要求を発行する。ＳＢＣ９はサイクル２はグルー
プＢにバス使用権があると判定し、Ｔ５でシステムバス
１００を介して全装置１〜８に対してグループＢのＣＰ
Ｕ３にバス使用許可を与えたことを放送する。ＣＰＵ３
はＴ６，Ｔ７でＭＭＵ６に対して主記憶リード要求と要
求アドレスを発行する。その他のグループＢに属する装
置はＣＰＵ３から発行される要求を受け動作を行う。グ
ループＡに属する装置は何もしない。
【００１３】サイクル３ではＭＭＵ５とＭＭＵ６から主
記憶データリプライ要求が発生し、ＭＭＵ５とＭＭＵ６
はＴ８でＳＢＣ９に対して、それぞれ接続線３０５，３
０６を用いてシステムバス使用要求を発行する。ＳＢＣ
９はサイクル３はグループＡにバス使用権があると判定
し、Ｔ９でシステムバス１００を介して全装置１〜８に
対してグループＡのＭＭＵ５にバス使用許可を与えたこ
とを放送する。ＭＭＵ５はＴ１０，Ｔ１１でＣＰＵ１に
対して主記憶リードデータを発行する。その他のグルー
プＡに属する装置はＭＭＵ５から発行される要求を受け
動作を行う。グループＢに属する装置は何もしない。
記憶データリプライ要求が発生し、ＭＭＵ５とＭＭＵ６
はＴ８でＳＢＣ９に対して、それぞれ接続線３０５，３
０６を用いてシステムバス使用要求を発行する。ＳＢＣ
９はサイクル３はグループＡにバス使用権があると判定
し、Ｔ９でシステムバス１００を介して全装置１〜８に
対してグループＡのＭＭＵ５にバス使用許可を与えたこ
とを放送する。ＭＭＵ５はＴ１０，Ｔ１１でＣＰＵ１に
対して主記憶リードデータを発行する。その他のグルー
プＡに属する装置はＭＭＵ５から発行される要求を受け
動作を行う。グループＢに属する装置は何もしない。
【００１４】サイクル４ではＭＭＵ６から主記憶データ
リプライ要求が発生し、ＭＭＵ６はＴ１２でＳＢＣ９に
対して接続線３０６を用いてシステムバス使用要求を発
行する。ＳＢＣ９はサイクル３はグループＡにバス使用
権があると判定し、Ｔ１３でシステムバス１００を介し
て全装置１〜８に対してグループＢのＭＭＵ６にバス使
用許可を与えたことを放送する。ＭＭＵ６はＴ１４，Ｔ
１５でＣＰＵ３に対して主記憶リードデータを発行す
る。その他のグループＢに属する装置はＭＭＵ６から発
行される要求を受け動作を行う。グループＢに属する装
置は何もしない。
リプライ要求が発生し、ＭＭＵ６はＴ１２でＳＢＣ９に
対して接続線３０６を用いてシステムバス使用要求を発
行する。ＳＢＣ９はサイクル３はグループＡにバス使用
権があると判定し、Ｔ１３でシステムバス１００を介し
て全装置１〜８に対してグループＢのＭＭＵ６にバス使
用許可を与えたことを放送する。ＭＭＵ６はＴ１４，Ｔ
１５でＣＰＵ３に対して主記憶リードデータを発行す
る。その他のグループＢに属する装置はＭＭＵ６から発
行される要求を受け動作を行う。グループＢに属する装
置は何もしない。
【００１５】次に、以上に説明した動作について図１に
示すＳＢＣ９の詳細図と、図２に示す各装置１〜８のシ
ステムバスインタフェース部の詳細図により説明する。
示すＳＢＣ９の詳細図と、図２に示す各装置１〜８のシ
ステムバスインタフェース部の詳細図により説明する。
【００１６】図１におけるグループ情報記憶バッファ１
０２は８ビット×２ワードで構成されるバッファであ
り、予めシステム起動時に設定された各装置１〜８がど
のＯＳグループに属するか関係を示す情報を保持してい
る。バス使用可能グループ指定レジスタ１０３はそのバ
スサイクルにおいて使用権のあるグループ番号を指示
し、カウンタ１０４によりバスサイクル毎にカウントア
ップが行われる。レジスタ３０５はＯＳグループの数を
記憶するレジスタである。ＯＳが１つの構成の場合
“０”がセットされ、ＯＳが２つの構成の場合“１”が
セットされる。比較器１０６はレジスタ１０３と１０５
の比較を行い、一致した場合レジスタ１０３の値は
“０”にリセットされる。
０２は８ビット×２ワードで構成されるバッファであ
り、予めシステム起動時に設定された各装置１〜８がど
のＯＳグループに属するか関係を示す情報を保持してい
る。バス使用可能グループ指定レジスタ１０３はそのバ
スサイクルにおいて使用権のあるグループ番号を指示
し、カウンタ１０４によりバスサイクル毎にカウントア
ップが行われる。レジスタ３０５はＯＳグループの数を
記憶するレジスタである。ＯＳが１つの構成の場合
“０”がセットされ、ＯＳが２つの構成の場合“１”が
セットされる。比較器１０６はレジスタ１０３と１０５
の比較を行い、一致した場合レジスタ１０３の値は
“０”にリセットされる。
【００１７】レジスタ１０３により示されたグループ番
号は、接続線１１０によりグループ情報記憶バッファ１
０２のリードアドレスとして入力される。グループ情報
記憶バッファ１０２から読み出されたバス使用権のある
装置情報はＡＮＤ回路群１０７に入力される。ＡＮＤ回
路群１０７では、各装置１〜８から発行されたバス獲得
要求信号３０１〜３０８とバス使用権のある装置情報と
の論理積が装置毎にとられ、接続線１１１によりバス調
停回路１０１に入力される。システムバス調停回路１０
１は、バス使用要求信号１１１を入力として、装置１〜
８間の調停を行い各バスサイクルでのバス使用可能装置
を決定する。決定したバス利用可能グループ番号と装置
番号はシステムバス１００を介して全装置１〜８に放送
される。
号は、接続線１１０によりグループ情報記憶バッファ１
０２のリードアドレスとして入力される。グループ情報
記憶バッファ１０２から読み出されたバス使用権のある
装置情報はＡＮＤ回路群１０７に入力される。ＡＮＤ回
路群１０７では、各装置１〜８から発行されたバス獲得
要求信号３０１〜３０８とバス使用権のある装置情報と
の論理積が装置毎にとられ、接続線１１１によりバス調
停回路１０１に入力される。システムバス調停回路１０
１は、バス使用要求信号１１１を入力として、装置１〜
８間の調停を行い各バスサイクルでのバス使用可能装置
を決定する。決定したバス利用可能グループ番号と装置
番号はシステムバス１００を介して全装置１〜８に放送
される。
【００１８】次に、図２に示したシステムバス１００に
接続されている各装置１〜８のシステムバスインタフェ
ース部について、ＣＰＵ１を例にとり説明する。バスイ
ンタフェース回路２０１は処理装置２０２とシステムバ
ス１００との間に位置しインタフェース制御を行う回路
である。レジスタ２０３はＣＰＵ１が属するＯＳグルー
プ番号を保持するレジスタで、システム起動時に値が設
定される。レジスタ２０４はＣＰＵ１の装置番号を保持
するレジスタで、システム起動時に値が設定される。
接続されている各装置１〜８のシステムバスインタフェ
ース部について、ＣＰＵ１を例にとり説明する。バスイ
ンタフェース回路２０１は処理装置２０２とシステムバ
ス１００との間に位置しインタフェース制御を行う回路
である。レジスタ２０３はＣＰＵ１が属するＯＳグルー
プ番号を保持するレジスタで、システム起動時に値が設
定される。レジスタ２０４はＣＰＵ１の装置番号を保持
するレジスタで、システム起動時に値が設定される。
【００１９】比較器２０５はシステムバス１０１を経由
してシステムバス制御装置９から各バスサイクル毎に送
られてくるバス利用可能グループ番号とレジスタ２０３
の比較を行い、その結果をバスインタフェース回路２０
１に報告する。バスインタフェース回路２０１はその結
果を受けて、そのバスサイクルが自分の属するグループ
で使用できるサイクルであるか否かを判定する。また比
較器２０６はシステムバス制御装置９から各バスサイク
ル毎に送られてくるバス利用可能装置番号とレジスタ２
０４の比較を行い、その結果をバスインタフェース回路
２０１に報告する。バスインタフェース回路２０１はそ
の結果を受けて、そのバスサイクルが自分のバスアクセ
ス要求を発行できるサイクルであるか否かを判定する。
他の装置２〜８についても同様である。
してシステムバス制御装置９から各バスサイクル毎に送
られてくるバス利用可能グループ番号とレジスタ２０３
の比較を行い、その結果をバスインタフェース回路２０
１に報告する。バスインタフェース回路２０１はその結
果を受けて、そのバスサイクルが自分の属するグループ
で使用できるサイクルであるか否かを判定する。また比
較器２０６はシステムバス制御装置９から各バスサイク
ル毎に送られてくるバス利用可能装置番号とレジスタ２
０４の比較を行い、その結果をバスインタフェース回路
２０１に報告する。バスインタフェース回路２０１はそ
の結果を受けて、そのバスサイクルが自分のバスアクセ
ス要求を発行できるサイクルであるか否かを判定する。
他の装置２〜８についても同様である。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
仮想計算機システムの機能を必要とする事なく、マルチ
プロセッサシステム上で複数のＯＳを並列に実行させる
ことができる。さらに、システムバスの制御回路に最小
限のハードウェア機能を付加することによりＯＳ間の独
立性を保証し、複数のＯＳが１システム上で並列に動作
することによるオーバヘッドを極力小さくすることがで
きる。
仮想計算機システムの機能を必要とする事なく、マルチ
プロセッサシステム上で複数のＯＳを並列に実行させる
ことができる。さらに、システムバスの制御回路に最小
限のハードウェア機能を付加することによりＯＳ間の独
立性を保証し、複数のＯＳが１システム上で並列に動作
することによるオーバヘッドを極力小さくすることがで
きる。
【図１】本発明の一実施例におけるシステム制御装置の
一例を示すブロック図である。
一例を示すブロック図である。
【図２】本発明の一実施例におけるシステムバスインタ
フェース部の一例を示すブロック図である。
フェース部の一例を示すブロック図である。
【図３】本発明が適用されるマルチプロセッサシステム
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図４】本発明における１ＯＳ下での一般的なタイミン
グチャートである。
グチャートである。
【図５】図４に示したタイミングチャートの一具体例を
示すタイミングチャートである。
示すタイミングチャートである。
【図６】本発明が適用されるマルチプロセッサシステム
のグループ分けを示す図である。
のグループ分けを示す図である。
【図７】本発明における２ＯＳ下での一動作例を示すタ
イミングチャートである。
イミングチャートである。
１，２，３，４ 演算処理装置（ＣＰＵ） ５，６ 主記憶装置（ＭＭＵ） ７，８ 入出力装置（ＩＯＰ） ９ システムバス制御装置（ＳＢＣ） １００ システムバス １０１ システムバス調停回路 １０２ グループ情報記憶バッファ １０３ バス使用可能グループ指定レジスタ １０４ カウンタ １０５，２０３，２０４ レジスタ １０６，２０５，２０６ 比較器 １０７ ＡＮＤ回路群 ２０１ バスインタフェース回路 ２０２ 処理装置 １１０，１１１，３０１〜３０８ 接続線
Claims (1)
- 【請求項１】 複数の処理装置と、１つ以上の主記憶装
置と、バス制御装置とがバス接続された情報処理装置上
で並列に複数のオペレーティングシステムを実行させる
多重処理装置において、 前記処理装置及び前記主記憶装置に自装置の装置識別番
号を保持する手段と、当該装置が属するオペレーティン
グシステムのグループ識別番号を保持する手段とを設
け、 また、前記バス制御装置には、前記グループ識別番号と
前記装置識別番号との関係情報を保持する手段と、バス
サイクルごとにバス使用可能なオペレーティングシステ
ムのグループ識別番号を決定する手段と、前記処理装置
及び主記憶装置からのバス利用要求と前記決定されたグ
ループ識別番号により読み出された前記関係情報とから
バス使用装置を決定する手段とを設けたことを特徴とす
る多重処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14753995A JPH096730A (ja) | 1995-06-14 | 1995-06-14 | 多重処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14753995A JPH096730A (ja) | 1995-06-14 | 1995-06-14 | 多重処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH096730A true JPH096730A (ja) | 1997-01-10 |
Family
ID=15432610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14753995A Pending JPH096730A (ja) | 1995-06-14 | 1995-06-14 | 多重処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH096730A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007141849A1 (ja) * | 2006-06-07 | 2007-12-13 | Hitachi, Ltd. | 半導体集積回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444844A (en) * | 1977-09-09 | 1979-04-09 | Hitachi Denshi Ltd | Control system for bus occupancy |
| JPH03288255A (ja) * | 1990-04-04 | 1991-12-18 | Mitsubishi Electric Corp | マルチ・プロセッサのネットワーク制御方式 |
| JPH0444131A (ja) * | 1990-06-11 | 1992-02-13 | Hitachi Ltd | 複数ｏｓ走行システムにおけるプロセッサ間通信の実行装置および方法 |
| JPH06309276A (ja) * | 1993-04-20 | 1994-11-04 | Fujitsu Ltd | 並列マルチプロセッサシステムのバス調停方法 |
-
1995
- 1995-06-14 JP JP14753995A patent/JPH096730A/ja active Pending
Patent Citations (4)
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Cited By (1)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980428 |