JPH096733A

JPH096733A - 並列信号処理装置

Info

Publication number: JPH096733A
Application number: JP7147637A
Authority: JP
Inventors: Masahiko Motai; 正彦馬渡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-06-14
Filing date: 1995-06-14
Publication date: 1997-01-10

Abstract

(57)【要約】【目的】異なるレートを持つデータをプロセッサ間で容
易に通信可能とする。【構成】複数のプロセスユニットＰＵ１〜ＰＵ２は、主
プロセッサＣＰ１１、ＣＰ２１…と、出力、入力レジス
タを含む複数の通信レジスタＲＥ１１、ＲＥ１２ＲＥ２
１、ＲＥ２２、…と、通信制御部ＣＣ１１、ＣＣ１２、
ＣＣ２１、ＣＣ２２…と、通信レジスタから出力された
データを所定のデータラインに送出するスイッチＳＷと
を有し、任意の通信レジスタ、通信制御部、スイッチの
制御を組み合わせて、第１の伝送レートに同期して通信
を制御する第１の通信制御手段と、第２の伝送レートに
同期して通信を制御する第２の通信制御手段とを構築す
ることができ、それぞれの通信手段を実行させるように
している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、並列プロセッサ間の
通信機能を改善した並列信号処理装置に関するもので、
映像信号等を処理するのには好適するものである。

【０００２】

【従来の技術】マトリックス状に配列した、並列プロセ
ッサあるいはマルチプロセッサを用いて信号処理を行う
装置が開発されている。この装置において各プロセッサ
間ではデータのやり取りを行うためにプロセッサ間通信
が必要であるが、そのプロセッサ間通信方法としては種
々提案されている。

【０００３】例えば論文（Karl Guttag, et.all 'A Sin
gle-Chip Multiprocessor For Multimedia:The MVP',IE
EE Computer Graphics & Application, pp53-64,1992)
では４個のプロセッサと４個の共有メモリとそれらを結
合するネットワークが示されている。

【０００４】図６（ａ）は、上記文献に記載された装置
を一般的に簡略化して示している。この装置は、基本的
にはプロセッサユニット（ＰＵ）１１〜１４、共有メモ
リ１５、バス１６から構成される。上記文献では、さら
に共有メモリを追加し複数の共有メモリと複数のプロセ
ッサユニット間をクロスバーネットワークで結合してい
る。

【０００５】また図６（ｂ）には、特開平５−２６０３
７５号公報に映像信号処理用の並列信号処理装置として
開示されたシステムを示している。このシステムでは、
多くのプロセッサ１１〜１４を任意に直接接続できるよ
うなネットワークスイッチ２１設けている。このネット
ワークスイッチ２１を設けるとその規模が大きくなり、
使用範囲としては放送局等の業務用に限定されてしま
う。

【０００６】ここで、例えば異なるデータレートの信号
を処理しようとした場合を考えてみる。図６（ａ）の構
成では、実線で示す信号レートＤＣＫ１の処理系統に対
して、さらに点線で示すように信号レートＤＣＫ２の処
理系統を追加して行うことになる。しかし、信号の群遅
延の問題が生じ、バスの調停によっては同一信号レート
の処理においても信号の群遅延が異なるときが発生す
る。図６（ｂ）の構成では、実線で示す信号レートＤＣ
Ｋ１の処理系統に対して、さらに点線で示すように信号
レートＤＣＫ２の処理系統を追加して行うことになる。
しかし、このようにするとネットワークスイッチはクロ
スバースイッチ形式となり、このネットワークの規模が
さらに増大することになる。

【０００７】ここで異なるデータレートとは、次のよう
なことを意味する。例えば、家庭用ＶＴＲからの再生信
号において、色副搬送波は安定しているが色エンベロー
プはジッタをもっている。そこで、色復調のためにはバ
ースト信号に位相ロックしたバーストロッククロック４
ｆｓｃを用いる、一方、雑音低減処理のためには水平同
期信号に位相ロックした水平同期ロッククロック９１０
ｆｈを用いて処理することが望まれる。いずれも（４ｆ
ｓｃ、９１０ｆｈ）も同一周波数であるがデータレート
は異なる場合がある。このようにクロックＤＣＫ１、Ｄ
ＣＫ２のクロックの位相関係が無関係であるか、または
有理数倍であってもその最小公倍数がギガヘルツとなる
ような関係を異なるデータレートということにしてい
る。

【０００８】

【発明が解決しようとする課題】上述した従来の並列信
号処理装置において、例えば、共通バスを用いる場合、
データレート１の映像信号を処理するプロセッサと、デ
ータレート２の映像信号を処理するプロセッサと間の通
信を行うと、バスの調停によってはデータ通信の遅延が
異なることがあり、映像信号の群遅延管理が不可能とな
る。

【０００９】そこでこの発明は、データレートが異なる
場合であってもプロセッサ間の通信を安定して行うこと
ができる並列信号処理装置を提供することを目的とする
ものである。

【００１０】

【課題を解決するための手段】この発明は、複数のプロ
セスユニットと、各プロセスユニット内に設けられた主
プロセッサと、前記主プロセッサに接続され、出力、入
力レジスタを含む複数の通信レジスタと、前記複数の通
信レジスタにそれぞれ対応して設けられた通信制御部
と、前記通信制御部により制御されることにより、前記
通信レジスタから出力されたデータを所定のデータライ
ンに送出するスイッチ手段とを有する並列信号処理装置
であって、任意の前記通信レジスタ、通信制御部、スイ
ッチ手段を組み合わせて、第１の伝送レートに同期して
通信を制御する第１の通信制御手段と、任意の前記通信
レジスタ、通信制御部、スイッチ手段を組み合わせて、
第２の伝送レートに同期して通信を制御する第２の通信
制御手段とを構築し、前記第１の通信手段により前記第
１の伝送レートにより通信を実行させ、前記第２の通信
手段により前記第２の伝送レートにより通信を実行させ
る手段を有するものである。

【００１１】

【作用】上記の手段により、複数のプロセッサ間での異
なるデータレートの通信を安定して行うことができ、ま
た同一プロセッサ内でも異なるデータレートの送出や、
受信を安定して行うことができる。

【００１２】

【実施例】以下、この発明の実施例を図面を参照して説
明する。図１はこの発明の一実施例であり、ＰＵ１、Ｐ
Ｕ２、ＰＵ３、…ＰＵｎは、同一構造のプロセスユニッ
トである。図では、プロセスユニットＰＵ１、ＰＵ２の
内部構造を代表して詳しく示している。プロセスユニッ
トＰＵ２の内部構造を説明すると、まず主プロセッサＣ
Ｐ２１があり、これに対して、通信レジスタＲＥ２１、
ＲＥ２２が接続されている。また通信レジスタＲＥ１、
ＲＥ２に対応した通信制御部ＣＣ２１、ＣＣ２２が設け
られている。通信制御部ＣＣ２１、ＣＣ２２は、主プロ
セッサＣＰ２１からの制御の元に、対応する通信レジス
タＲＥ２１、ＲＥ２２を制御するとともに、バスインタ
ーフェーススイッチＳＷを制御する。

【００１３】ここで、各プロセスユニットＰＵ１〜ＰＵ
ｎ内の通信制御部ＣＣ２１、ＣＣ２２に対しては、クロ
ック発生手段３０からの通信クロックＣＣＫ１、ＣＣＫ
２及びデータレートクロックＤＣＫ１、ＤＣＫ２が共通
に供給されている。

【００１４】主プロセッサＣＰ２１は、他のプロセスユ
ニットとの通信を行うために、プロ通信制御部ＣＣ１、
ＣＣ２の制御を行い、通信レジスタＲＥ１、ＲＥ２に対
するデータの送出、また通信レジスタＲＥ１、ＲＥ２か
らのデータの受けとりを行う。また、内部のデータの演
算処理（信号処理）を行う。

【００１５】バスインターフェーススイッチＳＷは、デ
ータレートクロックの種類に対応して独立した経路（バ
ス）を選択することができる。よって経路（バス）はデ
ータレートクロックの種類と同数用意されている。

【００１６】上記したシステムにおいて、動作状態とし
ては次のような状態がある。（ａ）各プロセスユニットＰＵ１〜ＰＵｎは、単一のデ
ータレート信号を処理している状態。（ｂ）ＰＵ１は、
データレートクロックＤＣＫ１によりデータを処理して
おり、ＰＵ２は、データレートクロックＤＣＫ２により
データを処理している状態。つまり、各プロセスユニッ
ト単体は、単一のデータレートクロックでデータ処理を
しているが、システム全体では複数のデータレートクロ
ックで信号処理が行われている状態。（ｃ）ＰＵ２の通
信レジスタＲＥ２１は、データレートクロックＤＣＫ１
で通信しているが、通信レジスタＲＥ２２は、データレ
ートクロックＤＣＫ２で通信を行っている状態。つまり
ＰＵ単体で複数のデータレートの信号処理をしている状
態。

【００１７】上記した状態（ａ）、（ｂ）、（ｃ）にお
いて、状態（ａ）は通常の通信と同様であるから説明は
省略する。状態（ｂ）の場合は、プロセスユニットＰＵ
２における通信制御部ＣＣ２１、通信レジスタＲＥ２１
がデータレートクロックＤＣＫ２により動作し、データ
レートクロックＤＣＫ２用としてスイッチＳＷで選択さ
れたバスにデータを送出することができ、また当該バス
からのデータを導入することができる。また、例えばプ
ロセスユニットＰＵ１における通信制御部ＣＣ１１、通
信レジスタＲＥ１１がデータレートクロックＤＣＫ１に
より動作し、データレートクロックＤＣＫ１用としてス
イッチＳＷで選択されたバスにデータを送出することが
でき、また当該バスからのデータを導入することができ
る。

【００１８】上記したデータレートクロックＤＣＫ２で
伝送されてくるデータを受けとる他のプロセスユニット
は、同じくデータレートクロックＤＣＫ２で動作するよ
うに設定され、また、データレートクロックＤＣＫ１で
伝送されてくるデータを受けとる他のプロセスユニット
は、同じくデータレートクロックＤＣＫ１で動作するよ
うに設定される。このような処理は、例えばデータレー
トクロックＤＣＫ１が例えば４ｆｓｃのクロックであ
り、データレートクロックＤＣＫ２が９１０ｆｈのクロ
ックである。このような処理モードは、例えば、映像信
号処理において、ＡＣＣ用の演算処理と、ライン遅延処
理を同時に行うような場合に適合される。ＡＣＣ用の演
算処理は、４ｆｓｃのクロックでバーストデータをサン
プルしてその振幅を測定する必要があり、またライン遅
延処理（Ｙ／Ｃ分離や、くし形フィルタリング処理に必
要）は、映像データを９１０ｆｈのクロックで遅延させ
る必要がある。

【００１９】状態（ｃ）の場合は、プロセスユニットＰ
Ｕ１における通信制御部ＣＣ１１、通信レジスタＲＥ１
１がデータレートクロックＤＣＫ１により動作し、デー
タレートクロックＤＣＫ１用としてスイッチＳＷで選択
されたバスにデータを送出することができる。また、例
えばプロセスユニットＰＵ１における通信制御部ＣＣ１
２、通信レジスタＲＥ１２がデータレートクロックＤＣ
Ｋ２により動作し、データレートクロックＤＣＫ２用と
してスイッチＳＷで選択されたバスからのデータを導入
することができる。

【００２０】これに対応して、プロセスユニットＰＵ２
における通信制御部ＣＣ２１、通信レジスタＲＥ２１が
データレートクロックＤＣＫ２により動作し、データレ
ートクロックＤＣＫ２用としてスイッチＳＷで選択され
たバスにデータを送出することができる。また、例えば
プロセスユニットＰＵ２における通信制御部ＣＣ２２、
通信レジスタＲＥ２２がデータレートクロックＤＣＫ１
により動作し、データレートクロックＤＣＫ１用として
スイッチＳＷで選択されたバスからのデータを導入する
ことができる。

【００２１】このような処理は、例えば、データレート
の変換処理を行う場合に利用される。即ち、プロセスユ
ニットＰＵ１からデータレートクロックＤＣＫ１のデー
タをプロセスユニットＰＵ２で受けとり、データレート
クロックＤＣＫ２のデータに変換して送出して、再度プ
ロセスユニットＰＵ１に取り込むような処理を行う場合
である。

【００２２】図２には、図１の第１のプロセスユニット
ＰＵ１の内部の一部をさらに詳しく示している。図１と
同一部分には同一符号を付している。通信レジスタＲＥ
１１は、出力レジスタ１１１と入力レジスタ１１２とを
有する。通信制御部ＣＣ１１は、データレートクロック
ＤＣＫ１、ＤＣＫ２のいずれかを選択導入するセレクタ
２１１と、通信クロックＣＣＫ１、ＣＣＫ２のいずれか
を選択導入するセレクタ２１２と、セレクタ２１１から
のデータレートクロックでリセットされ、セレクタ２１
２からの通信クロックを計数する計数器２１３と、この
計数器２１３の出力値と主プロセッサＣＰ１１で設定さ
れた設定値とをそれぞれ比較する比較器２１４、２１５
とを有する。主プロセッサＣＰ１１は、出力データをラ
ッチするためのラッチ部０１１、入力データをラッチす
るためのラッチ部０１２、先の設定値をラッチするため
のラッチ部０１３、０１４、セレクタ制御データをラッ
チするためのラッチ部０１５を有する。

【００２３】スイッチＳＷは、送出データのバス選択と
送出タイミングを決めるセレクタ３１１と、入力データ
のバス選択を行うためのセレクタ３１２と、制御バスラ
イン及び各データレートクロックに対応するデータバス
ラインを有する。

【００２４】ラッチ部０１１から出力されたデータＡ
は、データレートクロックに同期して出力レジスタ１１
１にラッチされ、この出力レジスタ１１１からの出力デ
ータＢはセレクタ３１１に供給される。セレクタ３１１
は、比較器２１４からの一致パルスのタイミングでデー
タをバスラインに出力するもので、出力するバスライン
は主プロセッサＣＰ１１のラッチ部０１５から出力され
ている選択データにより決定されている。

【００２５】データが取込まれるときは、セレクタ３１
２は、主プロセッサＣＰ１１のラッチ部０１５から出力
されている選択データにより決定されているバスからの
データを取込み、入力レジスタ１１２に与える。入力レ
ジスタ１１２は、比較器２１５からの一致パルスのタイ
ミングでデータを取込み、データＤとしてラッチ部０１
２に与える。このラッチ部０１２は、データレートクロ
ックに同期してデータＤを取込みデータＥとして出力す
る。

【００２６】図３（ａ）と（ｂ）は、上記のシステムの
動作を説明するために示したタイミングチャートと等価
回路を示している。今、データレートクロックＤＣＫ１
のデータを通信クロックＣＣＫ１でバスラインに送出す
るものとする。主プロセッサＣＰ１１は、ラッチ部０１
５を介してセレクタ２１１、２１２から取込むデータレ
ートクロック、通信クロックを決定する。またラッチ部
０１５を介して、セレクタ３１１、３１２を制御し、送
出データを乗せるためのバスラインを決定するし、また
データを取込むバスラインを決定することもできる。さ
らに、主プロセッサＣＰ１１は、ラッチ部０１１を介し
てデータＡを出力レジスタ１１１に与える。さらにま
た、主プロセッサＣＰ１１は、ラッチ部０１３を介して
比較器２１４に対して送出タイミングを設定するための
データ値をセットする。

【００２７】これにより、図３（ａ）に示すように、ラ
ッチ部０１１からのデータＡ（Ｘ１、Ｘ２、Ｘ３、…）
は、出力レジスタ１１１に、データレートクロックＤＣ
Ｋの立上がりに同期してラッチされ、次に、データバス
に出力されるときは、送出タイミングを決める比較器２
１４からの一致パルスが得られたときにデータＣとして
出力されてバスに乗せられる。

【００２８】図３（ａ）には取込みに付いても示してい
る。データＣが取込まれるときは、比較器２１５から一
致パルスが得られる取込みタイミングで、入力レジスタ
１１２がデータＣをラッチする。次にデータレートクロ
ックに同期してラッチ部０１２がレジスタ１１２の出力
をラッチして主プロセッサ内部に取込むことになる（デ
ータＥ）。

【００２９】ここで、比較器２１４に与える比較値を考
慮することにより、データの出力タイミングを設計する
ことができ、また、比較器２１５に与える比較値を設定
することによりデータバス上に存在する各種データのデ
ータスロットの選択を任意に設定することができる。こ
の場合、扱うデータのデータレートクロック、通信クロ
ックに合わせたクロックを選択することができる。

【００３０】上記のように動作するので、結局は、図３
（ｂ）に示すようにデータレートクロックに同期してデ
ータの送出、取込みが行われる。図３（ａ）の図は、同
一のプロセスユニット内でデータの送出、取込みを行っ
たが、異なるプロセスユニット間でも同じような動作で
データの送出、取込みが行われる。

【００３１】この発明は、上記の実施例に限定されるも
のではない。図４はこの発明の他の実施例である。図５
の動作タイミングチャートとともに説明する。

【００３２】この実施例では図２に示した各部に対応す
る部分には、図２と同一符号を付している。図２の実施
例では、データバス上のデータはパラレルデータとし、
この状態で送出、取込みを行った。しかし図４の実施例
ではデータバス上ではシリアルデータとして伝送するよ
うにしている。即ち、ラッチ部０１１からはパラレルデ
ータＡ（Ｘ０、Ｘ１、Ｘ２、Ｘ３、…）が出力される。
このパラレルデータＡは、通信レジスタＲＥ１１のデー
タ変換器１２０のパラレルシリアル変換部に供給され、
ここでシリアルデータＢに変換されて出力される。この
データのデータ転送速度及びタイミングは、通信制御部
ＣＣ１１のセレクタ２１１からの通信クロックＣＣＫ１
またはＣＣＫ２と、ラッチ部２２１、２２２、反転器２
２３、アンド回路２２４で構成された同期化回路からの
データレートクロックＤＣＫ１またはＤＣＫ２により決
まる。シリアルデータＢは、バッファ増幅器で増幅され
てセレクタ３２１に供給される。セレクタ３２１は、シ
リアルデータＢをラッチ部０１５からの選択指示に基づ
いて指示されたデータラインに出力する。

【００３３】図５のタイミングチャートにはデータを取
込む場合の動作についても記載している。希望とするデ
ータが送出されているデータラインは、主プロセッサＣ
Ｐ１１の制御に基づいてセレクタ３２２が選択し、その
データラインのシリアルデータがデータ変換器１２０の
シリアルパラレル変換部に導入される。ここで、対応す
る通信クロックを用いて、シリアルからパラレルデータ
Ｄとなり、ラッチ部０１２に導入される。このラッチ部
０１２では、対応するデータレートクロックを用いてデ
ータのラッチ及び取込みが行われる。

【００３４】

【発明の効果】以上説明したようにこの発明によれば、
異なるレートを持つデータをプロセッサ間で容易に通信
可能とすることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示す図。

【図２】図１の装置の一部を取り出して示す図。

【図３】図２の回路の動作を説明するために示したタイ
ミングチャート及び等価回路。

【図４】この発明の第２の実施例を示す図。

【図５】図３の回路の動作を説明するために示したタイ
ミングチャート。

【図６】従来の並列信号処理装置を示す図。

【符号の説明】

ＰＵ１〜ＰＵｎ…プロセスユニット、ＣＰ１１、ＣＰ２
１…主プロセッサ、ＣＣ１１、ＣＣ１２、ＣＣ２１、Ｃ
Ｃ２２…通信制御部、ＲＥ１１、ＲＥ１２、ＲＥ２１、
ＲＥ２２…通信レジスタ、ＳＷ…スイッチ、３０…クロ
ック発生手段、０１１、０１２、０１３、０１４、０１
５…ラッチ部、１１１…出力レジスタ、１１２…入力レ
ジスタ、２１１、２１２…セレクタ、２１３…計数器、
２１４、２１５…比較器、３１１、３１２…セレクタ、
１２０…データ変換器。

Claims

【特許請求の範囲】

【請求項１】複数のプロセスユニットと、各プロセスユ
ニット内に設けられた主プロセッサと、前記主プロセッ
サに接続され、出力、入力レジスタを含む複数の通信レ
ジスタと、前記複数の通信レジスタにそれぞれ対応して
設けられた通信制御部と、前記通信制御部により制御さ
れることにより、前記通信レジスタから出力されたデー
タを所定のデータラインに送出するスイッチ手段とを有
する並列信号処理装置であって、任意の前記通信レジスタ、通信制御部、スイッチ手段を
組み合わせて、第１の伝送レートに同期して通信を制御
する第１の通信制御手段と、任意の前記通信レジスタ、
通信制御部、スイッチ手段を組み合わせて、第２の伝送
レートに同期して通信を制御する第２の通信制御手段と
を構築し、前記第１の通信手段により前記第１の伝送レートにより
通信を実行させ、前記第２の通信手段により前記第２の
伝送レートにより通信を実行させる手段とを有すること
を特徴とする並列信号処理装置。
【請求項２】前記第１の通信手段は、前記第１の伝送レ
ートに同期して第１のバスを介して通信を行い、前記第
２の通信手段は前記第２の伝送レートに同期して第２の
バスを介して通信を行うことを特徴とする請求項１記載
の並列信号処理装置。
【請求項３】前記第１の通信手段と第２の通信手段と
は、それぞれ第１と第２のプロセスユニットにそれぞれ
構築され、それぞれは同じ伝送レートに同期してそれぞ
れ第１のバス、第２のバスに接続された第３、第４の通
信手段と通信を行っていることを特徴とする請求項２記
載の並列信号処理装置。
【請求項４】前記第１の通信手段と第２の通信手段と
は、同一プロセスユニット内に構築されており、それぞ
れは、他のプロセスユニットに構築された対応する伝送
レートの通信手段と通信を行っていることを特徴とする
請求項２記載の並列信号処理装置。
【請求項５】複数のプロセスユニットと、各プロセスユニット内に設けられた主プロセッサと、前記主プロセッサに接続され、出力、入力レジスタを含
む複数の通信レジスタと、前記複数の通信レジスタにそれぞれ対応して設けられた
通信制御手段であって、複数の種類のデータレートクロ
ック、通信クロックを選択することができ、対応する通
信レジスタを任意のデータレートクロックに同期させて
動作させる通信制御手段と、前記通信レジスタから出力されたデータをそのデータの
レートに応じて、対応するデータラインに送出するため
の送出セレクタ手段、及び任意のデータラインからのデ
ータを取込み対応する前記通信レジスタに与える取込み
セレクタ手段とを含むスイッチ手段とを具備したことを
特徴とする並列信号処理装置。
【請求項６】前記通信レジスタは、前記主プロセッサか
らの並列データをシリアルに変換して対応する送出セレ
クタ手段に与え、また対応する取込みセレクタからのシ
リアルデータを並列データに変換して対応する主プロセ
ッサに与える変換手段を含むことを特徴とする請求項５
記載の並列信号処理装置。
【請求項７】前記主プロセッサ、前記通信制御手段、前
記通信レジスタ、前記スイッチ手段は、さらに、複数種類のデータレートクロックと、このデー
タレートクロックにそれぞれ対応し、かつ周波数がデー
タレートクロックよりも高い複数種類の通信クロックを
発生するクロック発生手段と、前記主プロセッサにより設定された任意の前記データレ
ートクロックと通信クロックを選択する選択器と、前記選択器で選択されたデータレートクロックにより初
期化され、同じく前記選択器で選択された通信クロック
を計数する計数器と、前記計数器の出力と前記主プロセッサにより設定された
第１の設定値とを比較し、一致したときに一致パルスを
得る第１の比較器と、前記第１の比較器からその一致パルスが供給されたとき
に、前記主プロセッサにより指定されているデータライ
ンに前記通信手段からのデータを出力する出力手段とを
具備したことを特徴とする請求項１又は５のいずれかに
記載の並列信号処理装置。
【請求項８】前記主プロセッサにより指定されているデ
ータラインに選択導通される入力手段と、前記計数器の出力と前記主プロセッサにより設定された
第２の設定値とを比較し、一致したときに一致パルスを
得る第２の比較器と、前記第２の比較器からその一致パルスが供給されたとき
に、前記入力手段が選択導出しているデータを取込む入
力レジスタとを具備したことを特徴とする請求項１又は
５のいずれかに記載の並列信号処理装置。