JPH096747A - フラッシュメモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 フラッシュメモリの消去シーケンスをＣＰＵ
の負荷を増大することなく行うことができるフラッシュ
メモリ制御装置を提供する。 【構成】 特定の消去シーケンスを有するフラッシュメ
モリがＣＰＵのメモリ空間内に配置されたマイクロプロ
セッサシステムにおいて、ＣＰＵによりアクセスされ、
フラッシュメモリの消去時に消去開始フラグがセットさ
れる消去開始レジスタ５１と、フラッシュメモリの消去
シーケンスを行うためのアドレス，データ及び制御信号
を発生するフラッシュメモリ消去シーケンス実行手段Ｂ
と、消去開始レジスタ５１の消去開始フラグがセットさ
れると、ＣＰＵにバスリクエスト信号を出力してＣＰＵ
をホールド状態にするとともに、フラッシュメモリ消去
シーケンス実行手段Ｂの動作タイミングを制御する制御
手段Ａとを備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ空間内にフラッ
シュメモリを有するマイクロプロセッサシステムに関わ
り、特にフラッシュメモリの制御に関するものである。

【０００２】

【従来の技術】フラッシュメモリ（フラッシュＥＥＰＲ
ＯＭ：一括消去型ＥＥＰＲＯＭ）は、紫外線消去型ＥＰ
ＲＯＭの紫外線消去を電気的に一括消去可能としたもの
で、消去やプログラムデータ書き込みには通常の５Ｖ電
源よりも高い電圧を印加する必要があり、このようなプ
ログラム電圧を発生する回路が備えられている。そし
て、通常のＲＡＭ等に対するメモリアクセスとは異な
り、消去や書込みに時間を要する特別な消去，プログラ
ムシーケンスを必要とする。

【０００３】

【発明が解決しようとする課題】このように、メモリ空
間内にフラッシュメモリを有するマイクロプロセッサシ
ステムにおいて、フラッシュメモリの消去動作は、通常
のメモリアクセスとは異なり、アドレス、データ及びリ
ード信号やライト信号等の制御信号による特定の消去シ
ーケンスを実行する必要がある。この消去シーケンス
は、ＣＰＵのシステムソフトウエアによって実行可能で
あるが、通常のＲＡＭ等のメモリアクセスに比べ、時間
がかかる。

【０００４】同様に、メモリ空間内にフラッシュメモリ
を有するマイクロプロセッサシステムにおいて、フラッ
シュメモリのプログラム動作は、通常のメモリアクセス
とは異なり、アドレス、データ及びリード信号やライト
信号等の制御信号による特定のプログラムシーケンスを
実行する必要がある。このプログラムシーケンスは、Ｃ
ＰＵのシステムソフトウエアによって実行可能である
が、通常のＲＡＭ等のメモリアクセスに比べ、時間がか
かる。

【０００５】従って、ＣＰＵの負荷が重くなるととも
に、ＣＰＵが専有されてしまうので、システムのスルー
プットが低下するという問題点があった。

【０００６】また、特開平４−２６７４５４号公報に
は、複雑なデータの自動転送が可能なダイレクトメモリ
アクセス装置（ＤＭＡコントローラ）を用いて、ＣＰＵ
の負荷を軽くする技術が開示されているが、これをフラ
ッシュメモリに適用した場合、通常のＤＭＡ転送とフラ
ッシュメモリのＤＭＡ転送の両方に対応しなければなら
ないため、アドレスバス，データバス及び制御信号線等
の制御が複雑になって、回路規模が増大してしまう。

【０００７】そこで、本発明はこのような問題点を解決
するためになされたものであり、フラッシュメモリの消
去シーケンスをＣＰＵの負荷を増大することなく行うこ
とができるフラッシュメモリ制御装置を提供することを
目的とするものである。

【０００８】また、フラッシュメモリのプログラムシー
ケンスをＣＰＵの負荷を増大することなく行うことがで
きるフラッシュメモリ制御装置を提供することを目的と
するものである。

【０００９】さらに、ＤＭＡコントローラを有するもの
において、メモリ間の転送によるフラッシュメモリのプ
ログラムシーケンスをＣＰＵの負荷及び回路規模を増大
することなく行うことができるフラッシュメモリ制御装
置を提供することを目的とするものである。

【００１０】

【課題を解決するための手段】請求項１に記載の発明
は、特定の消去シーケンスを有するフラッシュメモリが
ＣＰＵのメモリ空間内に配置されたマイクロプロセッサ
システムにおいて、前記ＣＰＵによりアクセスされ、前
記フラッシュメモリの消去時に消去開始フラグがセット
される消去開始レジスタと、前記フラッシュメモリの消
去シーケンスを行うためのアドレス，データ及び制御信
号を発生するフラッシュメモリ消去シーケンス実行手段
と、前記消去開始レジスタの消去開始フラグがセットさ
れると、前記ＣＰＵにバスリクエスト信号を出力してＣ
ＰＵをホールド状態にするとともに、前記フラッシュメ
モリ消去シーケンス実行手段の動作タイミングを制御す
る制御手段とを備えたものである。

【００１１】請求項２に記載の発明は、特定のプログラ
ムシーケンスを有するフラッシュメモリがＣＰＵのメモ
リ空間内に配置されたマイクロプロセッサシステムにお
いて、前記ＣＰＵによりアクセスされ、前記フラッシュ
メモリのプログラム時にプログラム開始フラグがセット
されるプログラム開始レジスタと、前記ＣＰＵによりア
クセスされ、プログラムデータとそのプログラム先アド
レスがそれぞれセットされるレジスタを有して、前記フ
ラッシュメモリのプログラムシーケンスを行うためのア
ドレス，データ及び制御信号を発生するフラッシュメモ
リプログラムシーケンス実行手段と、前記プログラム開
始レジスタのプログラム開始フラグがセットされると、
前記ＣＰＵにバスリクエスト信号を出力してＣＰＵをホ
ールド状態にするとともに、前記フラッシュメモリプロ
グラムシーケンス実行手段の動作タイミングを制御する
制御手段とを備えたものである。

【００１２】請求項３に記載の発明は、特定の消去及び
プログラムシーケンスを有するフラッシュメモリがＣＰ
Ｕのメモリ空間内に配置されとともに、ＤＭＡコントロ
ーラを備えたマイクロプロセッサシステムにおいて、前
記ＣＰＵによりアクセスされ、前記フラッシュメモリの
プログラム時にプログラム開始フラグがセットされるプ
ログラム開始レジスタと、前記ＣＰＵによりアクセスさ
れ、プログラムデータが格納されたソースアドレス及び
そのプログラムデータを格納するデスティネーションア
ドレスがセットされ、１バイトのプログラム動作毎にそ
れぞれインクリメントされるレジスタを有して、前記フ
ラッシュメモリのプログラムシーケンスを行うためのア
ドレス，データ及び制御信号を発生するフラッシュメモ
リプログラムシーケンス実行手段と、前記ＣＰＵにより
アクセスされ、プログラムバイト数が設定されて、１バ
イトのプログラム動作毎にデクリメントされるプログラ
ムバイト数レジスタと、前記プログラム開始レジスタの
プログラム開始フラグがセットされると、前記ＤＭＡコ
ントローラにＤＭＡリクエスト信号を出力するととも
に、前記フラッシュメモリプログラムシーケンス実行手
段の動作タイミングを制御して、ＤＭＡ転送によりソー
スアドレスにあるプログラムデータをデスティネーショ
ンアドレスの示すフラッシュメモリにプログラムする制
御手段とを備えたものである。

【００１３】

【作用】請求項１記載の構成によれば、ＣＰＵのソフト
ウエアによらずハードウエアによりフラッシュメモリの
消去シーケンスを行うことにより高速にフラッシュメモ
リを消去する。

【００１４】請求項２記載の構成によれば、ＣＰＵのソ
フトウエアによらずハードウエアによりフラッシュメモ
リのプログラムシーケンスを行うことで高速にフラッシ
ュメモリにプログラムデータを書き込む。

【００１５】請求項３記載の構成によれば、ＣＰＵのソ
フトウエアによらずハードウエアによりフラッシュメモ
リの消去及びプログラムシーケンスを行うことで高速に
フラッシュメモリにプログラムデータを書き込む。従っ
て、前記請求項１，２の作用に加えて、消去，プログラ
ムシーケンスを他のＤＭＡ転送と独立させることで、ア
ドレスバスやデータバス及び制御信号線の制御が容易に
なる。

【００１６】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。

【００１７】図１は、本発明の一実施例に係るマイクロ
プロセッサシステムの要部を示すブロック図である。

【００１８】図１において、１はＣＰＵ（中央処理装
置）、２はＲＯＭ（読み出し専用メモリ）、３はフラッ
シュメモリ、４はＲＡＭ（読み書き可能メモリ）、５は
フラッシュメモリコントローラである。

【００１９】ＣＰＵ１は、ＲＯＭ２やフラッシュメモリ
３に記憶されているシステムプログラムに従い、装置全
体を制御する中央処理装置である。また、フラッシュメ
モリコントローラ５からバスリクエスト信号がアサート
されると、アドレスバス、データバス、リード信号ＲＤ
Ｂやライト信号ＷＲＢ等の各制御信号線をハイインピー
ダンスする（ホールドという）。

【００２０】ＲＯＭ２には、装置全体を制御するシステ
ムプログラムのうち変更されることのないプログラムが
予め記憶されている。

【００２１】フラッシュメモリ３は、内部が複数のメモ
リブロックに分けられていて、各メモリブロックを個別
に消去できるブロックアレイアーキテクチャを持ち、消
去またはプログラム動作が正常に終了したが否かを判断
するため読み出されるステータスレジスタ３ａを備えて
いる。また、消去時やプログラム時に必要となる高電圧
のプログラム電圧を発生する回路が備えられている。こ
のフラッシュメモリ３には、システムプログラムのうち
変更や書き換えの行われる可能性のあるプログラムが記
憶される。

【００２２】ＲＡＭ４は、ＤＲＡＭやＳＲＡＭからな
り、システムプログラムが使用する作業領域（ワークエ
リア）となる。

【００２３】フラッシュメモリコントローラ５は、従来
ＣＰＵ１が実行するソフトウエアにより行われていたフ
ラッシュメモリ３の消去，プログラムシーケンスをハー
ドウエアにより行うものである。

【００２４】図２は、上記フラッシュメモリコントロー
ラ５の一実施例を示すブロック図である。図において、
５１は消去／プログラム開始レジスタ、５２はタイミン
グ発生部、５３はステータスレジスタデコーダ、５４は
プログラムデータレジスタ、５５はデータ発生部、５６
は消去／プログラムアドレスレジスタ、５７はストロー
ブ発生部、５５ａ〜５７ａはスリーステートバッファで
ある。

【００２５】消去／プログラム開始レジスタ５１は、こ
の第１の実施例では消去開始レジスタとなり、後述する
第２の実施例ではプログラム開始レジスタとなる。当該
レジスタ５１はＣＰＵ１によりアクセスでき、本レジス
タ５１の開始ビット（フラグ）がアサートされると各動
作を開始する。

【００２６】タイミング発生部５２は、上記レジスタ５
１の開始ビットに基づきデータ、アドレス、ストローブ
信号（リード信号，ライト信号）等の発生タイミングを
生成している。また、ＣＰＵ１のアドレスバス、データ
バス、制御信号線をハイインピーダンスにするバスリク
エスト信号を発生する。

【００２７】ステータスレジスタデコーダ５３は、消
去，プログラムシーケンスで、ステータスレジスタ３ａ
の内容をデコードし、次の処理をタイミング発生部５２
に渡す。

【００２８】プログラムデータレジスタ５４は、ＣＰＵ
１によりアクセスされ、後述する第２の実施例のプログ
ラムデータを一時的に記憶する。

【００２９】データ発生部５５は、フラッシュメモリ３
とインターフェイスをとるためのコマンドデータと、第
２の実施例のプログラムデータを発生する。

【００３０】消去／プログラムアドレスレジスタ５６
は、ＣＰＵ１によりアクセスされ、第１の実施例では消
去ブロックのアドレスを記憶し、第２の実施例ではプロ
グラム先アドレスを記憶し、またフラッシュメモリ３へ
のコマンドセット、ステータスレジスタ３ａのリード、
プログラムデータのライト動作を行う際のアドレスを発
生する。

【００３１】ストローブ発生部５７は、フラッシュメモ
リ３に対するリード信号ＲＤＢ，ライト信号ＷＲＢを発
生する。

【００３２】スリーステートバッファ５５ａ，５６ａ，
５７ａは、それぞれデータ発生部５５，アドレスレジス
タ５６，ストローブ発生部５７の出力とデータバス，ア
ドレスバス，制御信号線との電気的な接続を制御するも
ので、タイミング発生部５２からの制御信号により制御
される。

【００３３】ここで、上記タイミング発生部５２とステ
ータスレジスタデコーダ５３により、本願の請求項１，
請求項２の制御手段Ａが実現されている。また、データ
発生部５５，消去アドレスレジスタ５６，ストローブ発
生部５７及び各スリーステートバッファ５５ａ，５６
ａ，５７ａにより請求項１のフラッシュメモリ消去シー
ケンス実行手段Ｂが実現されている。さらに、プログラ
ムデータレジスタ５４，データ発生部５５，プログラム
アドレスレジスタ５６，ストローブ発生部５７及び各ス
リーステートバッファ５５ａ，５６ａ，５７ａにより請
求項２のフラッシュメモリプログラムシーケンス実行手
段Ｃが実現されている。

【００３４】次に、このように構成されたフラッシュメ
モリコントローラ５の動作について図３のフローチャー
トに従い説明する。

【００３５】フラッシュメモリ３のあるメモリブロック
を一括消去する場合、まず、ＣＰＵ１のソフトウエアに
よりフラッシュメモリ３の消去ブロックアドレスを消去
アドレスレジスタ５６にセットし、消去開始レジスタ５
１の消去開始ビットをイネーブル（オン）にすると、フ
ラッシュメモリコントローラ５は図３に従い処理を開始
する（判断１０１）。

【００３６】消去開始ビットがイネーブルになると、タ
イミング発生部５２がバスリクエスト信号を発生し、Ｃ
ＰＵ１のアドレスバス、データバス及び制御信号線をハ
イインピーダンス（ホールド状態）にする（処理１０
２）。

【００３７】また、タイミング発生部５２からはデータ
発生部５５，消去アドレスレジスタ５６，ストローブ発
生部５７にタイミング制御信号が出力されるとともに、
この制御信号によりスリーステートバッファ５５ａ〜５
７ａが導通状態になる。これにより、上記にてセットさ
れた消去アドレスレジスタ５６の内容をアドレスバスに
出力し、データ発生部５５が消去セットアップコマンド
をデータバスに出力し、ストローブ発生部５７がライト
信号ＷＲＢを発生し、消去セットアップコマンドをフラ
ッシュメモリ３に書き込む（処理１０３）。

【００３８】同様に、データ発生部５５が消去コマンド
をデータバスに出力し、ストローブ発生部５７がライト
信号ＷＲＢを発生し、消去コマンドをフラッシュメモリ
３に書き込む（処理１０４）。

【００３９】そして、タイミング発生部５２がバスリク
エスト信号を解除し、各バスと制御信号線をＣＰＵ１に
開放する（処理１０５）。これにより、ＣＰＵ１は各バ
スと制御信号線を使った他の処理を行うことができる。

【００４０】この後、タイミング発生部５２により、所
定の消去動作時間がカウントされ、フラッシュメモリ３
に必要な消去動作時間が経過すると、上記処理１０２と
同様に、タイミング発生部５２がバスリクエスト信号を
発生し、ＣＰＵ１の各バスと制御信号線をハイインピー
ダンスにする（判断１０６→処理１０７）。

【００４１】そして、アドレスレジスタ５６に設定され
たアドレスをアドレスバスに出力し、ストローブ発生部
５７がリード信号ＲＤＢを発生し、フラッシュメモリ３
からステータスレジスタ３ａの内容を読み出す（処理１
０８）。

【００４２】この後、上記処理１０５と同様にタイミン
グ発生部５２はバスリクエスト信号を解除し、各バスと
制御信号線をＣＰＵ１に開放する（処理１０９）。

【００４３】ここで、ステータスレジスタデコーダ５３
によりステータスレジスタ３ａの内容のチェックが行わ
れ、消去が完了ならば、上記処理１０２と同様に、タイ
ミング発生部５２はバスリクエスト信号を発生し、ＣＰ
Ｕ１の各バスと制御信号線をハイインピーダンスにする
（判断１１０→処理１１１）。

【００４４】次にデータ発生部５５はリードアレイコマ
ンドをデータバスに出力し、ストローブ発生部５７がラ
イト信号ＷＲＢを発生し、リードアレイコマンドをフラ
ッシュメモリ３に書き込み、リードモードにする（処理
１１２）。

【００４５】最後に、上記処理１０５と同様にタイミン
グ発生部５２はバスリクエスト信号を解除し、各バスと
制御信号線をＣＰＵ１に開放する（処理１１３）。

【００４６】なお、上記判断１１０で消去が完了してい
なければ、上記処理１０７〜判断１１０を繰り返す。

【００４７】以上のように、ＣＰＵ１のソフトウエアに
よらずフラッシュメモリコントローラ５によりフラッシ
ュメモリ３の消去シーケンスを行うことにより、フラッ
シュメモリ３を高速に消去することができる。また、フ
ラッシュメモリコントローラ５によって上記消去シーケ
ンスを行っている間、ＣＰＵ１は他の処理を並行して行
うことができ、当該マイクロプロセッサシステムのスル
ープットが大幅に向上する。

【００４８】次に、フラッシュメモリコントローラ５の
第２の実施例の動作について図４のフローチャートに従
い説明する。

【００４９】フラッシュメモリ３の任意のアドレスにプ
ログラムデータの書き込みを行う場合、まず、ＣＰＵ１
のソフトウエアによりフラッシュメモリ３のプログラム
先アドレスをプログラムアドレスレジスタ５６にセット
し、プログラムデータをプログラムデータレジスタ５４
にセットし、プログラム開始レジスタ５１のプログラム
開始ビットをイネーブルにすると、フラッシュメモリコ
ントローラ５は図４に従い処理を開始する（判断２０
１）。

【００５０】プログラム開始ビットがイネーブルになる
と、タイミング発生部５２がバスリクエスト信号を発生
し、ＣＰＵ１の各バスと制御信号線をハイインピーダン
スにする（処理２０２）。

【００５１】また、タイミング発生部５２からはデータ
発生部５５，プログラムアドレスレジスタ５６，ストロ
ーブ発生部５７にタイミング制御信号が出力されるとと
もに、この制御信号によりスリーステートバッファ５５
ａ〜５７ａが導通状態になる。これにより、上記にてセ
ットされたプログラムアドレスレジスタ５６の内容をア
ドレスバスに出力し、データ発生部５５がプログラムセ
ットアップコマンドをデータバスに出力し、ストローブ
発生部５７がライト信号ＷＲＢを発生し、プログラムセ
ットアップコマンドをフラッシュメモリ３に書き込む
（処理２０３）。

【００５２】次にデータ発生部５５が上記にてセットさ
れたプログラムデータレジスタ５４の内容をデータバス
に出力し、ストローブ発生部５７がライト信号ＷＲＢを
発生し、プログラムデータをフラッシュメモリ３に書き
込む（処理２０４）。

【００５３】そして、タイミング発生部５２がバスリク
エスト信号を解除し、各バスと制御信号線をＣＰＵ１に
開放する（処理２０５）。これにより、前記実施例同
様、ＣＰＵ１は各バスと制御信号線を使った他の処理を
行うことができる。

【００５４】この後、タイミング発生部５２により、所
定のプログラム動作時間がカウントされ、フラッシュメ
モリ３に必要なプログラム動作時間が経過すると、上記
処理２０２と同様にタイミング発生部５２がバスリクエ
スト信号を発生し、ＣＰＵ１の各バスと制御信号線をハ
イインピーダンスにする（判断２０６→処理２０７）。

【００５５】そして、アドレスレジスタ５６に設定され
たアドレスをアドレスバスに出力し、ストローブ発生部
５７がリード信号ＲＤＢを発生し、フラッシュメモリ３
からステータスレジスタ３ａの内容を読み出す（処理２
０８）。

【００５６】この後、上記処理２０５と同様にタイミン
グ発生部５２はバスリクエスト信号を解除し、各バスと
制御信号線をＣＰＵ１に開放する（処理２０９）。

【００５７】ここで、ステータスレジスタデコーダ５３
によりステータスレジスタ３ａの内容のチェックが行わ
れ、プログラムが完了ならば、上記処理２０２と同様に
タイミング発生部５２はバスリクエスト信号を発生し、
ＣＰＵ１の各バスと制御信号線をハイインピーダンスに
する（判断２１０→処理２１１）。

【００５８】次にデータ発生部５５はリードアレイコマ
ンドをデータバスに出力し、ストローブ発生部５７がラ
イト信号ＷＲＢを発生し、リードアレイコマンドをフラ
ッシュメモリ３に書き込み、リードモードにする（処理
２１２）。

【００５９】最後に、上記処理２０５と同様に、タイミ
ング発生部５２はバスリクエスト信号を解除し、各バス
と制御信号線をＣＰＵ１に開放する（処理２１３）。

【００６０】なお、上記判断２１０でプログラムが完了
していなければ、上記処理２０７〜判断２１０を繰り返
す。

【００６１】以上のように、ＣＰＵ１のソフトウエアに
よらずフラッシュメモリコントローラ５によりフラッシ
ュメモリ３のプログラムシーケンスを行うことで、フラ
ッシュメモリ３にプログラムデータを高速に書き込むこ
とができる。また、フラッシュメモリコントローラ５に
よって上記プログラムシーケンスを行っている間、ＣＰ
Ｕ１は他の処理を並行して行うことができ、アドレスバ
ス，データバスを含めたシステムのスループットが大幅
に向上する。

【００６２】図５は、本発明の第３の実施例に係るマイ
クロプロセッサシステムの要部を示すブロック図であ
り、前記図１と同一符号は同一または相当部分を示して
いる。図において、１はＣＰＵ、２はＲＯＭ、３はフラ
ッシュメモリ、４はＲＡＭ、５はフラッシュメモリコン
トローラ、６はＤＭＡＣ（ダイレクトメモリアクセスコ
ントローラ）である。

【００６３】フラッシュメモリコントローラ５は、従来
ＣＰＵ１により行われていたフラッシュメモリ５の消
去，プログラムシーケンスをハードウエアにより行うも
のであり、本実施例では、このフラッシュメモリコント
ローラ５はＤＭＡＣ６にカスケード接続され、フラッシ
ュメモリ５に関わるＤＭＡ転送を行う。

【００６４】ＤＭＡＣ６は、周知のようにＣＰＵ１を介
さずにデータ転送を行うものであり、上記フラッシュメ
モリコントローラ５が行う以外のＤＭＡ転送を行う。

【００６５】図６は、上記フラッシュメモリコントロー
ラ５の一実施例を示すブロック図である。図において、
５１はプログラム開始レジスタ、５２はタイミング発生
部、５３はステータスレジスタデコーダ、５４はプログ
ラムデータレジスタ、５５はデータ発生部、５６ａはソ
ースアドレスレジスタ、５６ｂはデスティネーションア
ドレスレジスタ、５７はストローブ発生部、５８はアド
レス発生部、５５ａ，５７ａ，５８ａはスリーステート
バッファである。

【００６６】プログラム開始レジスタ５１は、ＣＰＵ１
によりアクセスでき、本レジスタ５１の開始ビットがア
サートされると動作を開始する。

【００６７】タイミング発生部５２は、上記レジスタ５
１の開始ビットに基づきデータ、アドレス、ストローブ
信号の発生タイミングを生成している。また、ＤＭＡＣ
６に対しＤＭＡリクエスト信号ＤＲＥＱを発生する。

【００６８】ステータスレジスタデコーダ５３は、消
去，プログラムシーケンスで、ステータスレジスタ３ａ
の内容をデコードし、次の処理をタイミング発生部５２
に渡す。

【００６９】プログラムデータレジスタ５４は、ＤＭＡ
転送時にアクセスされ、メモリ→メモリ間のＤＭＡ転送
を行うために転送データを一時保持するデータレジスタ
である。

【００７０】データ発生部５５は、フラッシュメモリ３
とインターフェイスをとるためのコマンドデータと、上
記プログラムデータを発生する。

【００７１】ソースアドレスレジスタ５６ａは、ＣＰＵ
１によりアクセスされ、ＤＭＡ転送の際のソースアドレ
ス（転送元アドレス）を記憶する。本レジスタ５６ａは
１回のメモリ→メモリ間のＤＭＡ転送が終わる毎にイン
クリメントされる。

【００７２】デスティネーションアドレスレジスタ５６
ｂは、ＣＰＵ１によりアクセスされ、ＤＭＡ転送の際の
デスティネーションアドレス（転送先アドレス）を記憶
する。本レジスタ５６ｂも１回のメモリ→メモリ間のＤ
ＭＡ転送が終わる毎にインクリメントされる。

【００７３】アドレス発生部５８は、フラッシュメモリ
３へのコマンドセット、ステータスレジスタ３ａのリー
ド、メモリ→メモリ間のＤＭＡ転送動作を行う際の上記
アドレスを発生する。

【００７４】ストローブ発生部５７は、フラッシュメモ
リ３に対するリード信号ＲＤＢ，ライト信号ＷＲＢを発
生する。

【００７５】スリーステートバッファ５５ａ，５７ａ，
５８ａは、それぞれデータ発生部５５，ストローブ発生
部５７，アドレス発生部５８の出力とデータバス，アド
レスバス，制御信号線との電気的な接続を制御するもの
で、タイミング発生部５２からの制御信号により制御さ
れる。

【００７６】プログラムバイト数レジスタ５９は、ＣＰ
Ｕ１によりアクセスされ、ＤＭＡ転送するプログラムデ
ータのバイト数を記憶する。本レジスタ５９は１回のメ
モリ→メモリ間のＤＭＡ転送が終わる毎にデクリメント
される。

【００７７】ここで、上記タイミング発生部５２とステ
ータスレジスタデコーダ５３により、本願の請求項３の
制御手段Ｄが実現されている。また、プログラムデータ
レジスタ５４，データ発生部５５，ソースアドレスレジ
スタ５６ａ，デスティネーションアドレスレジスタ５６
ｂ，ストローブ発生部５７，アドレス発生部５８及び各
スリーステートバッファ５５ａ，５７ａ，５８ａにより
請求項３のフラッシュメモリプログラムシーケンス実行
手段Ｅが実現されている。

【００７８】次に、このように構成されたフラッシュメ
モリコントローラ５の動作について図７〜図９に分割図
示したフローチャートに従い説明する。

【００７９】プログラムデータをその格納アドレスから
フラッシュメモリ３のプログラム先アドレスに転送する
場合、まず、ＣＰＵ１のソフトウエアによりフラッシュ
メモリ３のプログラム先アドレスをデスティネーション
アドレスレジスタ５６ｂにセットし、プログラムデータ
の格納アドレスをソースアドレスレジスタ５６ａにセッ
トし、プログラムバイト数をプログラムバイト数レジス
タ５９にセットし、プログラムレジスタ５１のプログラ
ム開始ビットをイネーブルにすると、フラッシュメモリ
コントローラ５は図７〜図９に従い処理を開始する（図
７の判断３０１）。

【００８０】プログラム開始ビットがイネーブルになる
と、タイミング発生部５２がＤＭＡリクエスト信号ＤＲ
ＥＱを発生し（処理３０２）、ＤＭＡＣ６からのＤＭＡ
アクノレッジＤＡＣＫがイネーブルになると、フラッシ
ュメモリコントローラ５は各バスと制御信号線を使用可
能となる（判断３０３Ｙ）。アドレス発生部５８は上記
にてセットされたデスティネーションアドレスレジスタ
５６ｂの内容をアドレスバスに出力し、データ発生部５
５は消去セットアップコマンドをデータバスに出力し、
ストローブ発生部５７はライト信号ＷＲＢを発生し、消
去セットアップコマンドをフラッシュメモリ３に書き込
む（処理３０４）。

【００８１】同様に、データ発生部５５が消去コマンド
をデータバスに出力し、ストローブ発生部５７がライト
信号ＷＲＢを発生し、消去コマンドをフラッシュメモリ
３に書き込む（処理３０５）。

【００８２】そして、タイミング発生部５２がＤＭＡリ
クエスト信号ＤＲＥＱを解除し、各バスと制御信号線を
ＣＰＵ１に開放する（処理３０６）。これにより、ＣＰ
Ｕ１は各バスと制御信号線を使った他の処理を行うこと
ができる。

【００８３】この後、タイミング発生部５２により所定
の消去動作時間がカウントされ、フラッシュメモリ３に
必要な消去動作時間が経過すると、上記処理３０２と同
様にＤＭＡリクエスト信号ＤＲＥＱを発生し（判断３０
７→処理３０８）、ＤＭＡＣ６からＤＭＡアクノレッジ
ＤＡＣＫがイネーブルになると、デスティネーションア
ドレスレジスタ５６ｂの内容をアドレスバスに出力し、
ストローブ発生部５７がリード信号を発生し、フラッシ
ュメモリ３からステータスレジスタ３ａの内容を読み出
す（判断３０９→処理３１０）。

【００８４】そして、上記処理３０６と同様にＤＭＡリ
クエスト信号ＤＲＥＱを解除し、各バスと制御信号線を
ＣＰＵ１に開放する（処理３１１）。

【００８５】ここで、ステータスレジスタデコーダ５３
により、ステータスレジスタ３ａのチェックが行われ
（判断３１２）、消去が完了ならば次の処理に進み、消
去が終了していなければ上記処理３０８〜判断３１２を
繰り返す。

【００８６】次に、上記処理３０２と同様にＤＭＡリク
エスト信号ＤＲＥＱを発生し（図８の処理３１３）、Ｄ
ＭＡＣ６からのＤＭＡアクノレッジＤＡＣＫがイネーブ
ルになると、上記処理３０４と同様にしてリードアレイ
コマンドをフラッシュメモリ３に書込み、リードモード
にする（判断３１４→処理３１５）。

【００８７】アドレス発生部５８は、上記にてセットさ
れたソースアドレスレジスタ５６ａの内容をアドレスバ
スに出力し、ストローブ発生部５７がリード信号ＲＤＢ
を発生し、ソースデータをプログラムデータレジスタ５
４にＤＭＡ転送する（処理３１６）。

【００８８】また、アドレス発生部５８は、上記にてセ
ットされたデスティネーションアドレスレジスタ５６ｂ
の内容をアドレスバスに出力し、データ発生部５５はプ
ログラムセットアップコマンドをデータバスに出力し、
ストローブ発生部５７がライト信号ＷＲＢを発生し、プ
ログラムセットアップコマンドをフラッシュメモリ３に
書き込む（処理３１７）。

【００８９】この後、データ発生部５５は、プログラム
データレジスタ５４の内容をデータバスに出力し、スト
ローブ発生部５７がライト信号ＷＲＢを発生し、プログ
ラムデータをフラッシュメモリ３に書き込む（処理３１
８）。

【００９０】そして、上記処理３０６と同様にＤＭＡリ
クエスト信号ＤＲＥＱを解除し、各バスと制御信号線を
ＣＰＵ１に開放する（処理３１９）。

【００９１】また、タイミング発生部５２により所定の
プログラム動作時間がカウントされ、フラッシュメモリ
３に必要なプログラム動作時間が経過すると、上記処理
３０２と同様にＤＭＡリクエスト信号ＤＲＥＱを発生す
る（判断３２０→図９の処理３２１）。

【００９２】ＤＭＡＣ６からのＤＭＡアクノレッジＤＡ
ＣＫがイネーブルになると、上記処理３１０と同様にフ
ラッシュメモリ３からステータスレジスタ３ａを読み出
す（判断３２２→処理３２３）。

【００９３】その後、上記処理３０６と同様にＤＭＡリ
クエスト信号ＤＲＥＱを解除し、各バスと制御信号線を
ＣＰＵ１に開放する（処理３２４）。

【００９４】そして、上記判断３１２と同様に、ステー
タスレジスタ３ａの内容のチェックが行われ（判断３２
５）、プログラムが完了ならば次の処理に進み、プログ
ラムが完了していなければ上記処理３２１〜判断３２５
を繰り返す。

【００９５】プログラム完了であれば、上記処理３０２
と同様にＤＭＡリクエスト信号ＤＲＥＱを発生する（処
理３２６）。ＤＭＡＣ６からのＤＭＡアクノレッジＤＡ
ＣＫがイネーブルになると、上記処理３１５と同様にリ
ードアレイコマンドをフラッシュメモリ３に書込み、リ
ードモードにする（判断３２７→処理３２８）。

【００９６】そして、上記処理３０６と同様にＤＭＡリ
クエスト信号ＤＲＥＱを解除し、各バスと制御信号線を
ＣＰＵ１に開放する（処理３２９）。

【００９７】次に、プログラムバイト数レジスタ５９を
デクリメントし、ソースアドレスレジスタ５６ａ，デス
ティネーションアドレスレジスタ５６ｂをインクリメン
トする（処理３３０）。

【００９８】プログラムバイト数レジスタ５９が０にな
ったら処理を終了し、それ以外は上記処理３１６〜判断
３３１を繰り返す。

【００９９】以上のように、ＣＰＵ１のソフトウエアに
よらずフラッシュメモリコントローラ５によりフラッシ
ュメモリ３の消去及びプログラムシーケンスを行うこと
で、フラッシュメモリ３にプログラムデータを高速に書
き込むことができる。さらに、消去，プログラムシーケ
ンスを他の通常のＤＭＡ転送と独立させることで、アド
レスバスやデータバス及び制御信号線の制御が容易にな
り、回路規模を縮小することができる。

【０１００】

【発明の効果】以上のように、請求項１記載の発明によ
れば、ＣＰＵによりアクセスされ、フラッシュメモリの
消去時に消去開始フラグがセットされる消去開始レジス
タと、フラッシュメモリの消去シーケンスを行うための
アドレス，データ及び制御信号を発生するフラッシュメ
モリ消去シーケンス実行手段と、前記消去開始レジスタ
の消去開始フラグがセットされると、前記ＣＰＵにバス
リクエスト信号を出力してＣＰＵをホールド状態にする
とともに、前記フラッシュメモリ消去シーケンス実行手
段の動作タイミングを制御する制御手段とを備え、ＣＰ
Ｕのソフトウエアによらずハードウエアによりフラッシ
ュメモリの消去シーケンスを行うことによりフラッシュ
メモリを消去する。従って、ソフトウエアによるフラッ
シュメモリの消去シーケンスを行わないため、高速にフ
ラッシュメモリを消去することができる。また、ハード
ウエアによって上記消去シーケンスを行っている間、Ｃ
ＰＵは他の処理を並行して行うことができ、システムの
スループットが向上する等の効果がある。

【０１０１】また、請求項２記載の発明によれば、ＣＰ
Ｕによりアクセスされ、フラッシュメモリのプログラム
時にプログラム開始フラグがセットされるプログラム開
始レジスタと、前記ＣＰＵによりアクセスされ、プログ
ラムデータとそのプログラム先アドレスがそれぞれセッ
トされるレジスタを有して、前記フラッシュメモリのプ
ログラムシーケンスを行うためのアドレス，データ及び
制御信号を発生するフラッシュメモリプログラムシーケ
ンス実行手段と、前記プログラム開始レジスタのプログ
ラム開始フラグがセットされると、前記ＣＰＵにバスリ
クエスト信号を出力してＣＰＵをホールド状態にすると
ともに、前記フラッシュメモリプログラムシーケンス実
行手段の動作タイミングを制御する制御手段とを備え、
ＣＰＵのソフトウエアによらずハードウエアによりフラ
ッシュメモリのプログラムシーケンスを行うことでフラ
ッシュメモリにプログラムデータを書き込む。従って、
ソフトウエアによるフラッシュメモリのプログラムシー
ケンスを行わないため、フラッシュメモリに対するプロ
グラムデータの書込みを高速に行うことができる。ま
た、ハードウエアによって上記プログラムシーケンスを
行っている間、ＣＰＵは他の処理を並行して行うことが
でき、アドレスバス，データバスを含めたシステムのス
ループットが向上する等の効果がある。

【０１０２】さらに、請求項３記載の発明によれば、Ｄ
ＭＡコントローラを有するシステムにおいて、ＣＰＵに
よりアクセスされ、フラッシュメモリのプログラム時に
プログラム開始フラグがセットされるプログラム開始レ
ジスタと、ＣＰＵによりアクセスされ、プログラムデー
タが格納されたソースアドレス及びそのプログラムデー
タを格納するデスティネーションアドレスがセットさ
れ、１バイトのプログラム動作毎にそれぞれインクリメ
ントされるレジスタを有して、前記フラッシュメモリの
プログラムシーケンスを行うためのアドレス，データ及
び制御信号を発生するフラッシュメモリプログラムシー
ケンス実行手段と、前記ＣＰＵによりアクセスされ、プ
ログラムバイト数が設定されて、１バイトのプログラム
動作毎にデクリメントされるプログラムバイト数レジス
タと、前記プログラム開始レジスタのプログラム開始フ
ラグがセットされると、前記ＤＭＡコントローラにＤＭ
Ａリクエスト信号を出力するとともに、前記フラッシュ
メモリプログラムシーケンス実行手段の動作タイミング
を制御して、ＤＭＡ転送によりソースアドレスにあるプ
ログラムデータをデスティネーションアドレスの示すフ
ラッシュメモリにプログラムする制御手段とを備え、Ｃ
ＰＵのソフトウエアによらずハードウエアによりフラッ
シュメモリの消去及びプログラムシーケンスを行うこと
でフラッシュメモリにプログラムデータを書き込む。従
って、前記請求項１，２と同様の効果に加えて、消去，
プログラムシーケンスを他のＤＭＡ転送と独立させるこ
とで、アドレスバスやデータバス及び制御信号線の制御
が容易になり、回路規模を縮小することができる効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例に係るマイクロプロセッサシ
ステムの要部を示すブロック図。

【図２】上記図１のフラッシュメモリコントローラの第
１，第２の実施例を示すブロック図。

【図３】上記フラッシュメモリコントローラの第１の実
施例の動作を示すフローチャート。

【図４】上記フラッシュメモリコントローラの第２の実
施例の動作を示すフローチャート。

【図５】本発明の第３の実施例に係るマイクロプロセッ
サシステムの要部を示すブロック図。

【図６】上記図５のフラッシュメモリコントローラの一
実施例を示すブロック図。

【図７】上記図６のフラッシュメモリコントローラの動
作の一部を示すフローチャート。

【図８】上記図６のフラッシュメモリコントローラの動
作の一部を示すフローチャート。

【図９】上記図６のフラッシュメモリコントローラの動
作の一部を示すフローチャート。

【符号の説明】 １ ＣＰＵ ２ ＲＯＭ ３ フラッシュメモリ ４ ＲＡＭ ５ フラッシュメモリコントローラ ６ ＤＭＡＣ ５１ 消去／プログラム開始レジスタ ５２ タイミング発生部 ５３ ステータスレジスタデコーダ ５４ プログラムデータレジスタ ５５ データ発生部 ５６ 消去／プログラムアドレスレジスタ ５６ａ ソースアドレスレジスタ ５６ｂ デスティネーションアドレスレジスタ ５７ ストローブ発生部 ５８ アドレス発生部 ５９ プログラムバイト数レジスタ ５５ａ〜５８ａ スリーステートバッファ Ａ，Ｄ 制御手段 Ｂ フラッシュメモリ消去シーケンス実行手段 Ｃ，Ｅ フラッシュメモリプログラムシーケンス実行手
段

Claims (3)

【特許請求の範囲】
1. 【請求項１】 特定の消去シーケンスを有するフラッシ
   ュメモリがＣＰＵのメモリ空間内に配置されたマイクロ
   プロセッサシステムにおいて、 前記ＣＰＵによりアクセスされ、前記フラッシュメモリ
   の消去時に消去開始フラグがセットされる消去開始レジ
   スタと、 前記フラッシュメモリの消去シーケンスを行うためのア
   ドレス，データ及び制御信号を発生するフラッシュメモ
   リ消去シーケンス実行手段と、 前記消去開始レジスタの消去開始フラグがセットされる
   と、前記ＣＰＵにバスリクエスト信号を出力してＣＰＵ
   をホールド状態にするとともに、前記フラッシュメモリ
   消去シーケンス実行手段の動作タイミングを制御する制
   御手段とを備えたことを特徴とするフラッシュメモリ制
   御装置。
2. 【請求項２】 特定のプログラムシーケンスを有するフ
   ラッシュメモリがＣＰＵのメモリ空間内に配置されたマ
   イクロプロセッサシステムにおいて、 前記ＣＰＵによりアクセスされ、前記フラッシュメモリ
   のプログラム時にプログラム開始フラグがセットされる
   プログラム開始レジスタと、 前記ＣＰＵによりアクセスされ、プログラムデータとそ
   のプログラム先アドレスがそれぞれセットされるレジス
   タを有して、前記フラッシュメモリのプログラムシーケ
   ンスを行うためのアドレス，データ及び制御信号を発生
   するフラッシュメモリプログラムシーケンス実行手段
   と、 前記プログラム開始レジスタのプログラム開始フラグが
   セットされると、前記ＣＰＵにバスリクエスト信号を出
   力してＣＰＵをホールド状態にするとともに、前記フラ
   ッシュメモリプログラムシーケンス実行手段の動作タイ
   ミングを制御する制御手段とを備えたことを特徴とする
   フラッシュメモリ制御装置。
3. 【請求項３】 特定の消去及びプログラムシーケンスを
   有するフラッシュメモリがＣＰＵのメモリ空間内に配置
   されとともに、ＤＭＡコントローラを備えたマイクロプ
   ロセッサシステムにおいて、 前記ＣＰＵによりアクセスされ、前記フラッシュメモリ
   のプログラム時にプログラム開始フラグがセットされる
   プログラム開始レジスタと、 前記ＣＰＵによりアクセスされ、プログラムデータが格
   納されたソースアドレス及びそのプログラムデータを格
   納するデスティネーションアドレスがセットされ、１バ
   イトのプログラム動作毎にそれぞれインクリメントされ
   るレジスタを有して、前記フラッシュメモリのプログラ
   ムシーケンスを行うためのアドレス，データ及び制御信
   号を発生するフラッシュメモリプログラムシーケンス実
   行手段と、前記ＣＰＵによりアクセスされ、プログラム
   バイト数が設定されて、１バイトのプログラム動作毎に
   デクリメントされるプログラムバイト数レジスタと、 前記プログラム開始レジスタのプログラム開始フラグが
   セットされると、前記ＤＭＡコントローラにＤＭＡリク
   エスト信号を出力するとともに、前記フラッシュメモリ
   プログラムシーケンス実行手段の動作タイミングを制御
   して、ＤＭＡ転送によりソースアドレスにあるプログラ
   ムデータをデスティネーションアドレスの示すフラッシ
   ュメモリにプログラムする制御手段とを備えたことを特
   徴とするフラッシュメモリ制御装置。