JPH096826A - 半導体集積回路の設計方法 - Google Patents
半導体集積回路の設計方法Info
- Publication number
- JPH096826A JPH096826A JP7150704A JP15070495A JPH096826A JP H096826 A JPH096826 A JP H096826A JP 7150704 A JP7150704 A JP 7150704A JP 15070495 A JP15070495 A JP 15070495A JP H096826 A JPH096826 A JP H096826A
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- cells
- logic
- block
- semiconductor integrated
- integrated circuit
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Abstract
(57)【要約】
【目的】 配線設計工数が少なく短時間で設計を終了可
能な半導体集積回路の設計方法を提供する。 【構成】 ＬＳＩ全体の論理設計データに基づいてＬＳ
Ｉを複数の機能ブロックに分け、従来の設計方法ではラ
ンダムに配置していたブロック内のセルのうち規則的な
論理を有するものについてはこれを規則的に配置し、規
則的な論理以外のセルは周辺に配置するようにした。 【効果】 セル間を接続する配線の規則性が高くなるた
め、冗長な配線が少なくなってディレイ値が小さくかつ
ばらつきも少ない配線設計が可能となるとともに、配線
経路の選択範囲も狭くなるため設計工数も少なくなりＬ
ＳＩの設計に要する期間を短縮することができる。
能な半導体集積回路の設計方法を提供する。 【構成】 ＬＳＩ全体の論理設計データに基づいてＬＳ
Ｉを複数の機能ブロックに分け、従来の設計方法ではラ
ンダムに配置していたブロック内のセルのうち規則的な
論理を有するものについてはこれを規則的に配置し、規
則的な論理以外のセルは周辺に配置するようにした。 【効果】 セル間を接続する配線の規則性が高くなるた
め、冗長な配線が少なくなってディレイ値が小さくかつ
ばらつきも少ない配線設計が可能となるとともに、配線
経路の選択範囲も狭くなるため設計工数も少なくなりＬ
ＳＩの設計に要する期間を短縮することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の設計
技術さらには回路の配置および配線の設計方法に適用し
て特に有効な技術に関し、例えばゲートアレイにおける
セルのレイアウトおよびセル間配線の設計に利用して有
効な技術に関する。
技術さらには回路の配置および配線の設計方法に適用し
て特に有効な技術に関し、例えばゲートアレイにおける
セルのレイアウトおよびセル間配線の設計に利用して有
効な技術に関する。
【０００２】
【従来の技術】従来、ゲートアレイの設計は、図１
（Ａ）に示すように、フリップフロップやＲＡＭ（ラン
ダムアクセスメモリ）、ＡＬＵ（演算論理ユニット）等
のセルと呼ばれる基本的な回路ＣＥＬをランダムに配置
し、各セルＣＥＬ間を接続する配線ｌをＤＡ（デザイン
・オートメーション）により設計するという方法が行な
われていた。
（Ａ）に示すように、フリップフロップやＲＡＭ（ラン
ダムアクセスメモリ）、ＡＬＵ（演算論理ユニット）等
のセルと呼ばれる基本的な回路ＣＥＬをランダムに配置
し、各セルＣＥＬ間を接続する配線ｌをＤＡ（デザイン
・オートメーション）により設計するという方法が行な
われていた。
【０００３】
【発明が解決しようとする課題】従来のランダム配置に
よる設計方法にあっては、冗長過ぎる配線が生じてディ
レイ値が要求仕様を満足しないものがときどき発生する
とともに、配線長が一律になりにくいためディレイ値の
ばらつきも大きかった。その場合、手作業で回路の配置
あるいは配線の経路を修正しなければならないことがあ
る。また、従来のランダム配置による設計方法では、配
線の経路の選択範囲がかなり大きいため、ＤＡによる設
計の工数が増大し、設計に要する時間が長くなるという
問題点があった。
よる設計方法にあっては、冗長過ぎる配線が生じてディ
レイ値が要求仕様を満足しないものがときどき発生する
とともに、配線長が一律になりにくいためディレイ値の
ばらつきも大きかった。その場合、手作業で回路の配置
あるいは配線の経路を修正しなければならないことがあ
る。また、従来のランダム配置による設計方法では、配
線の経路の選択範囲がかなり大きいため、ＤＡによる設
計の工数が増大し、設計に要する時間が長くなるという
問題点があった。
【０００４】この発明の目的は、冗長な配線をなくして
ディレイ値が小さくかつばらつきも少ない配線を可能に
する設計方法を提供することにある。
ディレイ値が小さくかつばらつきも少ない配線を可能に
する設計方法を提供することにある。
【０００５】この発明の他の目的は、配線設計工数が少
なく短時間で設計を終了可能な半導体集積回路の設計方
法を提供することにある。
なく短時間で設計を終了可能な半導体集積回路の設計方
法を提供することにある。
【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００８】すなわち、ＬＳＩ全体の論理設計データに
基づいてＬＳＩを複数の機能ブロックに分け、従来の設
計方法では図１（Ａ）に示すようにランダムに配置して
いたブロックＢＬＫ内のセルＣＥＬのうち規則的な論理
を有するものについてはこれを図１（Ｂ）に示すように
規則的に配置し、規則的な論理以外のセルは周辺に配置
するようにしたものである。
基づいてＬＳＩを複数の機能ブロックに分け、従来の設
計方法では図１（Ａ）に示すようにランダムに配置して
いたブロックＢＬＫ内のセルＣＥＬのうち規則的な論理
を有するものについてはこれを図１（Ｂ）に示すように
規則的に配置し、規則的な論理以外のセルは周辺に配置
するようにしたものである。
【０００９】上記設計は、規則的な論理を有する規則論
理部を構成するセルに接続されるネットの順番を決定し
決定したネット順にその結線情報を記述したネット順リ
ストを作成する工程と、所定の規格に従って記述された
ネットリストからＬＳＩを構成する各機能ブロックのブ
ロック名を抽出してブロックリストを作成する工程と、
上記ネットリストおよびネット順リストに基づいてセル
のマトリックス状の配置を表わす配置マトリックス表を
作成する工程と、該配置マトリックス表に基づいて各セ
ルの配置座標を表わす配置情報ファイルを作成する工程
とを経て行なうようにすると良い。
理部を構成するセルに接続されるネットの順番を決定し
決定したネット順にその結線情報を記述したネット順リ
ストを作成する工程と、所定の規格に従って記述された
ネットリストからＬＳＩを構成する各機能ブロックのブ
ロック名を抽出してブロックリストを作成する工程と、
上記ネットリストおよびネット順リストに基づいてセル
のマトリックス状の配置を表わす配置マトリックス表を
作成する工程と、該配置マトリックス表に基づいて各セ
ルの配置座標を表わす配置情報ファイルを作成する工程
とを経て行なうようにすると良い。
【００１０】さらに、上記規則論理部は、マトリックス
状に配置された複数個のセルと、その周辺に配置された
入力用のＸデコーダ、Ｙデコーダと、出力用のＸエンコ
ーダ、Ｙエンコーダとにより構成すると良い。
状に配置された複数個のセルと、その周辺に配置された
入力用のＸデコーダ、Ｙデコーダと、出力用のＸエンコ
ーダ、Ｙエンコーダとにより構成すると良い。
【００１１】
【作用】上記した手段によれば、セル間を接続する配線
の規則性が高くなるため、冗長な配線が少なくなってデ
ィレイ値が小さくかつばらつきも少ない配線設計が可能
となるとともに、配線経路の選択範囲も狭くなるため設
計工数も少なくなりＬＳＩの設計に要する期間を短縮す
ることができるようになる。
の規則性が高くなるため、冗長な配線が少なくなってデ
ィレイ値が小さくかつばらつきも少ない配線設計が可能
となるとともに、配線経路の選択範囲も狭くなるため設
計工数も少なくなりＬＳＩの設計に要する期間を短縮す
ることができるようになる。
【００１２】また、上記設計をネット順リスト作成工程
とブロックリスト作成工程と配置マトリックス表作成工
程と配置情報ファイル作成工程とを経て行なうようにす
ることにより、コンピュータ上で効率良くＬＳＩの設計
を行なうことができるという効果がある。
とブロックリスト作成工程と配置マトリックス表作成工
程と配置情報ファイル作成工程とを経て行なうようにす
ることにより、コンピュータ上で効率良くＬＳＩの設計
を行なうことができるという効果がある。
【００１３】さらに、上記規則論理部を、マトリックス
状に配置された複数個のセルと、その周辺に配置された
入力用のＸデコーダおよびＹデコーダと、出力用のＸエ
ンコーダおよびＹエンコーダとにより構成することによ
り、任意の機能を有するブロックをほぼ同一形式の回路
で構成することができ、規則論理の設計を容易にするこ
とができる。
状に配置された複数個のセルと、その周辺に配置された
入力用のＸデコーダおよびＹデコーダと、出力用のＸエ
ンコーダおよびＹエンコーダとにより構成することによ
り、任意の機能を有するブロックをほぼ同一形式の回路
で構成することができ、規則論理の設計を容易にするこ
とができる。
【００１４】
【実施例】以下、本発明の設計方法の一実施例を図面を
用いて説明する。図２には、本発明による設計方法の全
体の手順の流れの概略が示されている。以下、図２の流
れに従って説明する。
用いて説明する。図２には、本発明による設計方法の全
体の手順の流れの概略が示されている。以下、図２の流
れに従って説明する。
【００１５】まず、ＬＳＩ全体の論理設計データに基づ
いてＬＳＩを複数の機能ブロックに分け、各機能ブロッ
クごとにそのブロックの中で規則的な論理の部分（以
下、規則論理部と称する）を抽出する。そして、この規
則論理部を例えば図９に示すような幾何学的に規則性を
有する回路で構成し、その仕様を記載した規則論理部お
よびこれを構成するネット（各ゲート回路ないしはセル
間を接続し互いに一つに繋がっている配線）の情報を記
載したネットリストを作成しておく。
いてＬＳＩを複数の機能ブロックに分け、各機能ブロッ
クごとにそのブロックの中で規則的な論理の部分（以
下、規則論理部と称する）を抽出する。そして、この規
則論理部を例えば図９に示すような幾何学的に規則性を
有する回路で構成し、その仕様を記載した規則論理部お
よびこれを構成するネット（各ゲート回路ないしはセル
間を接続し互いに一つに繋がっている配線）の情報を記
載したネットリストを作成しておく。
【００１６】図９に示されている規則論理部６０は、マ
トリックス状に配置されたセルＣＥＬ１１〜ＣＥＬｍｎ
と、その周辺に配置された入力用のＸデコーダＸ−ＤＥ
Ｃ、ＹデコーダＹ−ＤＥＣと、出力用のＸエンコーダＸ
−ＥＮＣ、ＹエンコーダＹ−ＥＮＣとで構成されてい
る。このような構成をとることによって、異なる論理で
あっても全体としては同一の回路構成で配線の接続のみ
変えることで所望の論理を実現することができる。
トリックス状に配置されたセルＣＥＬ１１〜ＣＥＬｍｎ
と、その周辺に配置された入力用のＸデコーダＸ−ＤＥ
Ｃ、ＹデコーダＹ−ＤＥＣと、出力用のＸエンコーダＸ
−ＥＮＣ、ＹエンコーダＹ−ＥＮＣとで構成されてい
る。このような構成をとることによって、異なる論理で
あっても全体としては同一の回路構成で配線の接続のみ
変えることで所望の論理を実現することができる。
【００１７】次に、具体的なレイアウト設計手順につい
て説明する。先ず、論理設計書から各ブロックの規則論
理部仕様（セルの数やセルを構成するゲートのタイプ、
ゲート数、ネット数等）を読み取り、この仕様に基づい
て当該規則論理部についてその内部のネットの実装処理
順番を決定し、決定したネット順にそのネット名を記述
した図３に示すようなネット順リスト１０を作成し、フ
ァイルに格納する（図２の工程Ｐ１）。このリスト作成
作業は、コンピュータ上でディスプレイを見ながらキー
ボード等を操作して人手によって行なう。図３におい
て、リストの先頭に記載されているのは、ブロックの名
称を表わすブロック名、ＸＡ０１〜ＸＡ２４は規則論理
部をＸ−Ｙ直交座標系においたときのＸ座標方向に沿っ
て並んでいるネット（図９参照）をリストアップしたも
の、ＹＡ０１〜ＹＡ２４はＹ座標方向に沿って並んでい
るネットをリストアップしたものを示す。なお、図３に
は各ネットがＸ方向およびＹ方向それぞれ順番に記述さ
れているが、これに限定されるものではない。
て説明する。先ず、論理設計書から各ブロックの規則論
理部仕様（セルの数やセルを構成するゲートのタイプ、
ゲート数、ネット数等）を読み取り、この仕様に基づい
て当該規則論理部についてその内部のネットの実装処理
順番を決定し、決定したネット順にそのネット名を記述
した図３に示すようなネット順リスト１０を作成し、フ
ァイルに格納する（図２の工程Ｐ１）。このリスト作成
作業は、コンピュータ上でディスプレイを見ながらキー
ボード等を操作して人手によって行なう。図３におい
て、リストの先頭に記載されているのは、ブロックの名
称を表わすブロック名、ＸＡ０１〜ＸＡ２４は規則論理
部をＸ−Ｙ直交座標系においたときのＸ座標方向に沿っ
て並んでいるネット（図９参照）をリストアップしたも
の、ＹＡ０１〜ＹＡ２４はＹ座標方向に沿って並んでい
るネットをリストアップしたものを示す。なお、図３に
は各ネットがＸ方向およびＹ方向それぞれ順番に記述さ
れているが、これに限定されるものではない。
【００１８】一方、図４に示すように、ＥＤＩＦ（エン
ジニアリング・データ・インターナショナル・フォーマ
ット）と呼ばれる規格に従って記述されたネットリスト
２０から各機能ブロックのブロック名を抽出してブロッ
クリスト３０を作成し、ファイルに格納する（図２の工
程Ｐ２）。このリスト作成処理は、ＥＤＩＦネットリス
トからブロック名だけを抽出するように構成されたプロ
グラムに従ってコンピュータによって自動的に行なう。
ジニアリング・データ・インターナショナル・フォーマ
ット）と呼ばれる規格に従って記述されたネットリスト
２０から各機能ブロックのブロック名を抽出してブロッ
クリスト３０を作成し、ファイルに格納する（図２の工
程Ｐ２）。このリスト作成処理は、ＥＤＩＦネットリス
トからブロック名だけを抽出するように構成されたプロ
グラムに従ってコンピュータによって自動的に行なう。
【００１９】次に、上記ＥＤＩＦネットリスト２０およ
び工程Ｐ１で作成したネット順リスト１０に基づいて、
図５に示すような配置マトリックス表４０を作成し、フ
ァイルに格納する（図２の工程Ｐ３）。具体的には、上
記ブロックリスト３０のブロック名の順に、対象となる
ブロックのデータをＥＤＩＦネットリスト２０から入力
して、ネット名が対応する番号（ネット順リスト上での
順番を示す番号）をセルを表すマクロ座標名（ｍａｃｒ
ｏ ｎａｍｅ）に対して求め、配置マトリックス表４０
に出力することで行なう。この配置マトリックス表４０
は、図６に示すようなセルのマトリックス状の配置をセ
ルを表すマクロ座標名（ｍａｃｒｏ ｎａｍｅ）とＸ座
標方向の配置位置（ｘ ｈａｉｔｉ）とＹ座標方向の配
置位置（ｙ ｈａｉｔｉ）とでブロックごとに表わした
ものである。図６において、符号Ｖ01LC〜Ｖ24B2で示さ
れているのが、一つ一つのセルである。
び工程Ｐ１で作成したネット順リスト１０に基づいて、
図５に示すような配置マトリックス表４０を作成し、フ
ァイルに格納する（図２の工程Ｐ３）。具体的には、上
記ブロックリスト３０のブロック名の順に、対象となる
ブロックのデータをＥＤＩＦネットリスト２０から入力
して、ネット名が対応する番号（ネット順リスト上での
順番を示す番号）をセルを表すマクロ座標名（ｍａｃｒ
ｏ ｎａｍｅ）に対して求め、配置マトリックス表４０
に出力することで行なう。この配置マトリックス表４０
は、図６に示すようなセルのマトリックス状の配置をセ
ルを表すマクロ座標名（ｍａｃｒｏ ｎａｍｅ）とＸ座
標方向の配置位置（ｘ ｈａｉｔｉ）とＹ座標方向の配
置位置（ｙ ｈａｉｔｉ）とでブロックごとに表わした
ものである。図６において、符号Ｖ01LC〜Ｖ24B2で示さ
れているのが、一つ一つのセルである。
【００２０】続いて、上記配置マトリックス表４０に基
づいて、ブロックを構成するセルごとにセルを表すマク
ロ座標名（ｍａｃｒｏ ｎａｍｅ）にＸ座標とＹ座標を
付加したブロック内でのセルの配置位置を示す情報を記
述した配置情報ファイル５０を作成する（図２の工程Ｐ
４）。具体的には、ネットのＸ，Ｙ方向並び順に従って
配置マトリックス表４０を入力して与えた左下セルの配
置座標（図７のマトリックス１，１）よりマクロ座標名
ごとに配置座標と搭載位置（セルグリッド）を決定して
配置情報ファイル５０に格納する。
づいて、ブロックを構成するセルごとにセルを表すマク
ロ座標名（ｍａｃｒｏ ｎａｍｅ）にＸ座標とＹ座標を
付加したブロック内でのセルの配置位置を示す情報を記
述した配置情報ファイル５０を作成する（図２の工程Ｐ
４）。具体的には、ネットのＸ，Ｙ方向並び順に従って
配置マトリックス表４０を入力して与えた左下セルの配
置座標（図７のマトリックス１，１）よりマクロ座標名
ごとに配置座標と搭載位置（セルグリッド）を決定して
配置情報ファイル５０に格納する。
【００２１】しかる後、上記配置情報ファイル５０に基
づいて実装用ＣＡＤ（コンピュータ・エイディッド・デ
ザイン）を用いて、各ブロックの規則論理部のチップ上
での配置を行なう。具体的には図８（ｂ）に示すよう
に、先ず実装用ＣＡＤ上で自動配置により各ブロックの
規則論理部６０を格子状の基幹電源ライン７０の格子内
に配置して内部に収まるか確認した後、対話型配置によ
りブロックを半導体チップ上の所定の位置に移動する
（図８ｃ）。それから、図８（ｄ）に示すように、各ブ
ロックの規則論理部６０の周辺部６１，６２に、規則論
理に含まれなかった残りのセルを自動配置する。これを
すべてのブロックについて行なう。
づいて実装用ＣＡＤ（コンピュータ・エイディッド・デ
ザイン）を用いて、各ブロックの規則論理部のチップ上
での配置を行なう。具体的には図８（ｂ）に示すよう
に、先ず実装用ＣＡＤ上で自動配置により各ブロックの
規則論理部６０を格子状の基幹電源ライン７０の格子内
に配置して内部に収まるか確認した後、対話型配置によ
りブロックを半導体チップ上の所定の位置に移動する
（図８ｃ）。それから、図８（ｄ）に示すように、各ブ
ロックの規則論理部６０の周辺部６１，６２に、規則論
理に含まれなかった残りのセルを自動配置する。これを
すべてのブロックについて行なう。
【００２２】以上説明したように、上記実施例は、ＬＳ
Ｉ全体の論理設計データに基づいてＬＳＩを複数の機能
ブロックに分け、従来の設計方法ではランダムに配置し
ていたブロック内のセルのうち規則的な論理を有するも
のについてはこれを規則的に配置し、規則的な論理以外
のセルは周辺に配置するようにしたので、セル間を接続
する配線の規則性が高くなるため、冗長な配線が少なく
なってディレイ値が小さくかつばらつきも少ない配線設
計が可能となるとともに、配線経路の選択範囲も狭くな
るため設計工数も少なくなりＬＳＩの設計に要する期間
を短縮することができるという効果がある。
Ｉ全体の論理設計データに基づいてＬＳＩを複数の機能
ブロックに分け、従来の設計方法ではランダムに配置し
ていたブロック内のセルのうち規則的な論理を有するも
のについてはこれを規則的に配置し、規則的な論理以外
のセルは周辺に配置するようにしたので、セル間を接続
する配線の規則性が高くなるため、冗長な配線が少なく
なってディレイ値が小さくかつばらつきも少ない配線設
計が可能となるとともに、配線経路の選択範囲も狭くな
るため設計工数も少なくなりＬＳＩの設計に要する期間
を短縮することができるという効果がある。
【００２３】また、規則的な論理を有する規則論理部を
構成するセルに接続されるネットの順番を決定し決定し
たネット順にその結線情報を記述したネット順リストを
作成する工程と、所定の規格に従って記述されたネット
リストからＬＳＩを構成する各機能ブロックのブロック
名を抽出してブロックリストを作成する工程と、上記ネ
ットリストおよびネット順リストに基づいてセルのマト
リックス状の配置を表わす配置マトリックス表を作成す
る工程と、該配置マトリックス表に基づいて各セルの配
置座標を表わす配置情報ファイルを作成する工程とを経
て行なうようにしたので、コンピュータ上で効率良くＬ
ＳＩの設計を行なうことができるという効果がある。
構成するセルに接続されるネットの順番を決定し決定し
たネット順にその結線情報を記述したネット順リストを
作成する工程と、所定の規格に従って記述されたネット
リストからＬＳＩを構成する各機能ブロックのブロック
名を抽出してブロックリストを作成する工程と、上記ネ
ットリストおよびネット順リストに基づいてセルのマト
リックス状の配置を表わす配置マトリックス表を作成す
る工程と、該配置マトリックス表に基づいて各セルの配
置座標を表わす配置情報ファイルを作成する工程とを経
て行なうようにしたので、コンピュータ上で効率良くＬ
ＳＩの設計を行なうことができるという効果がある。
【００２４】さらに、上記規則論理部は、マトリックス
状に配置された複数個のセルと、その周辺に配置された
入力用のＸデコーダおよびＹデコーダと、出力用のＸエ
ンコーダおよびＹエンコーダとにより構成したので、任
意の機能を有するブロックをほぼ同一形式の回路で構成
することができ、規則論理の設計が容易となるという効
果がある。
状に配置された複数個のセルと、その周辺に配置された
入力用のＸデコーダおよびＹデコーダと、出力用のＸエ
ンコーダおよびＹエンコーダとにより構成したので、任
意の機能を有するブロックをほぼ同一形式の回路で構成
することができ、規則論理の設計が容易となるという効
果がある。
【００２５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、規則論理部の構成を、図９に示すように、
マトリックス状に配置したセルアレイの４辺に入力用の
ＸデコーダＸ−ＤＥＣ、ＹデコーダＹ−ＤＥＣと、出力
用のＸエンコーダＸ−ＥＮＣ、ＹエンコーダＹ−ＥＮＣ
とを配置した構成としたが、規則論理部の構成はこれに
限定されるものでなく、入力用のＸデコーダＸ−ＤＥ
Ｃ、ＹデコーダＹ−ＤＥＣと出力用のＸエンコーダＸ−
ＥＮＣ、ＹエンコーダＹ−ＥＮＣを省略したもの等、規
則的に配置されたものであればどのようなものであって
もよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、規則論理部の構成を、図９に示すように、
マトリックス状に配置したセルアレイの４辺に入力用の
ＸデコーダＸ−ＤＥＣ、ＹデコーダＹ−ＤＥＣと、出力
用のＸエンコーダＸ−ＥＮＣ、ＹエンコーダＹ−ＥＮＣ
とを配置した構成としたが、規則論理部の構成はこれに
限定されるものでなく、入力用のＸデコーダＸ−ＤＥ
Ｃ、ＹデコーダＹ−ＤＥＣと出力用のＸエンコーダＸ−
ＥＮＣ、ＹエンコーダＹ−ＥＮＣを省略したもの等、規
則的に配置されたものであればどのようなものであって
もよい。
【００２６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるゲート
アレイにおけるセルのレイアウトおよび配線設計方法に
適用したものについて説明したが、この発明は規則性の
ある論理を有する半導体集積回路の設計一般に利用する
ことができる。
なされた発明をその背景となった利用分野であるゲート
アレイにおけるセルのレイアウトおよび配線設計方法に
適用したものについて説明したが、この発明は規則性の
ある論理を有する半導体集積回路の設計一般に利用する
ことができる。
【００２７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００２８】すなわち、論理ＬＳＩの設計において、冗
長な配線が少なくなってディレイ値が小さくかつばらつ
きも少ない配線設計が可能となるとともに、配線経路の
選択範囲も狭くなるため設計工数も少なくなり設計に要
する期間を短縮することができる。
長な配線が少なくなってディレイ値が小さくかつばらつ
きも少ない配線設計が可能となるとともに、配線経路の
選択範囲も狭くなるため設計工数も少なくなり設計に要
する期間を短縮することができる。
【図１】本発明に係る半導体集積回路の設計方法の概略
を示す説明図である。
を示す説明図である。
【図２】本発明に係る半導体集積回路の設計方法の一実
施例を示すフローチャートである。
施例を示すフローチャートである。
【図３】ネット順リストの一例を示す図である。
【図４】ブロックリストの一例を示す図である。
【図５】セルの配置マトリックス表の一例を示す図であ
る。
る。
【図６】セルの配置マトリックスを示す図である。
【図７】配置情報ファイルの一例を示す図である。
【図８】配置情報ファイルに基づく半導体チップ上への
各ブロックの具体的なレイアウト仕方の一例を示す説明
図である。
各ブロックの具体的なレイアウト仕方の一例を示す説明
図である。
【図９】規則論理部の構成の一例を示す回路構成図であ
る。
る。
１０ ネット順リスト ２０ ネットリスト ３０ ブロックリスト ４０ 配置マトリックス表 ５０ 配置情報ファイル ６０ 規則論理部 ＣＥＬ１１〜ＣＥＬｍｎ セル Ｘ−ＤＥＣ 入力用Ｘデコーダ Ｙ−ＤＥＣ 入力用Ｙデコーダ Ｘ−ＥＮＣ 出力用Ｘエンコーダ Ｙ−ＥＮＣ 出力用Ｙエンコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堤田 光起 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 慶光院 利映 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (3)
- 【請求項１】 半導体集積回路全体の論理設計データに
基づいて半導体集積回路を複数の機能ブロックに分け、
各ブロック内のセルのうち規則的な論理を有するものに
ついてはこれを規則的に配置するとともに、規則的な論
理以外のセルはその周辺に配置するようにしたことを特
徴とする半導体集積回路の設計方法。 - 【請求項２】 規則的な論理を有する規則論理部を構成
するセルに接続されるネットの順番を決定し、決定した
ネット順にその結線情報を記述したネット順リストを作
成する工程と、所定の規格に従って記述されたネットリ
ストから半導体集積回路を構成する各機能ブロックのブ
ロック名を抽出してブロックリストを作成する工程と、
上記ネットリストおよびネット順リストに基づいてセル
のマトリックス状の配置を表わす配置マトリックス表を
作成する工程と、該配置マトリックス表に基づいて各セ
ルの配置座標を表わす配置情報ファイルを作成する工程
とを含むことを特徴とする半導体集積回路の設計方法。 - 【請求項３】 上記規則論理部は、マトリックス状に配
置された複数個のセルと、その周辺に配置された入力用
のデコーダ回路と、出力用のエンコーダ回路とにより構
成されていることを特徴とする請求項１または２に記載
の半導体集積回路の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7150704A JPH096826A (ja) | 1995-06-16 | 1995-06-16 | 半導体集積回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7150704A JPH096826A (ja) | 1995-06-16 | 1995-06-16 | 半導体集積回路の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH096826A true JPH096826A (ja) | 1997-01-10 |
Family
ID=15502599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7150704A Pending JPH096826A (ja) | 1995-06-16 | 1995-06-16 | 半導体集積回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH096826A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007323151A (ja) * | 2006-05-30 | 2007-12-13 | Jedat Innovation:Kk | 集積回路設計装置及びプログラム |
| JP2018005545A (ja) * | 2016-07-01 | 2018-01-11 | 富士ゼロックス株式会社 | 情報処理装置及びプログラム |
-
1995
- 1995-06-16 JP JP7150704A patent/JPH096826A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007323151A (ja) * | 2006-05-30 | 2007-12-13 | Jedat Innovation:Kk | 集積回路設計装置及びプログラム |
| JP2018005545A (ja) * | 2016-07-01 | 2018-01-11 | 富士ゼロックス株式会社 | 情報処理装置及びプログラム |
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