JPH0969773A - クロック抽出回路 - Google Patents
クロック抽出回路Info
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- JPH0969773A JPH0969773A JP7245388A JP24538895A JPH0969773A JP H0969773 A JPH0969773 A JP H0969773A JP 7245388 A JP7245388 A JP 7245388A JP 24538895 A JP24538895 A JP 24538895A JP H0969773 A JPH0969773 A JP H0969773A
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- 238000000605 extraction Methods 0.000 title claims description 23
- 230000010363 phase shift Effects 0.000 claims abstract description 72
- 230000001360 synchronised effect Effects 0.000 claims abstract description 8
- 230000010355 oscillation Effects 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000005259 measurement Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 温度変動に応じて移相発振器の制御を行うこ
とにより、温度変動による周波数変化を抑えることを可
能とすることで残留ジッタの発生を抑えることができる
クロック抽出回路を提供する。 【解決手段】 入力した制御信号に応じてクロックの移
相を制御することによりデータ信号に同期したクロック
を出力する移相発振器３２と、基準発振器４より基準周
波数を入力することにより移相発振器３２の周波数を測
定する周波数カウンタ３と、移相発振器３２の温度を測
定する温度センサ７と、温度センサ７により移相発振器
３２の温度変動を検出すると、この温度変動に応じた制
御信号を移相発振器３２に出力することにより、移相発
振器３２のクロックをデータ信号のクロックに同期させ
る制御回路８とにより構成される。
とにより、温度変動による周波数変化を抑えることを可
能とすることで残留ジッタの発生を抑えることができる
クロック抽出回路を提供する。 【解決手段】 入力した制御信号に応じてクロックの移
相を制御することによりデータ信号に同期したクロック
を出力する移相発振器３２と、基準発振器４より基準周
波数を入力することにより移相発振器３２の周波数を測
定する周波数カウンタ３と、移相発振器３２の温度を測
定する温度センサ７と、温度センサ７により移相発振器
３２の温度変動を検出すると、この温度変動に応じた制
御信号を移相発振器３２に出力することにより、移相発
振器３２のクロックをデータ信号のクロックに同期させ
る制御回路８とにより構成される。
Description
【０００１】
【発明の属する技術分野】この発明はＰＬＬ(Phase Loc
ked Loop) 等のクロック抽出回路、より具体的には温度
変化による残留ジッタの発生を防ぐ残留ジッタ抑圧回路
を内蔵したクロック抽出回路に関する。
ked Loop) 等のクロック抽出回路、より具体的には温度
変化による残留ジッタの発生を防ぐ残留ジッタ抑圧回路
を内蔵したクロック抽出回路に関する。
【０００２】
【従来の技術】入力したデータ信号のクロックを抽出す
るクロック抽出回路では、データ信号のクロックを抽出
する前にデータ信号の入力側を一旦切り離し、移相発振
器の周波数を基準発振器の同調させることにより校正を
行う。そして、この校正を行った後、データ信号を接続
してクロックの抽出を行うことにより、ジッタが発生し
て特性が低下するのを防止していた。
るクロック抽出回路では、データ信号のクロックを抽出
する前にデータ信号の入力側を一旦切り離し、移相発振
器の周波数を基準発振器の同調させることにより校正を
行う。そして、この校正を行った後、データ信号を接続
してクロックの抽出を行うことにより、ジッタが発生し
て特性が低下するのを防止していた。
【０００３】次に、従来技術におけるクロック抽出回路
の構成を図３に示す。図３で、クロック抽出回路は、デ
ータ信号が入力される入力端子とクロック抽出回路とを
切り離す切替器１と、データ信号に同期したクロックを
出力する移相発振器３２と、移相発振器３２より出力さ
れたクロックを分周する１／Ｎ分周器３３と、分周器３
３の出力および基準発振器４の基準周波数を入力してこ
れらを比較する移相比較器（ＰＤ）３５と、移相比較器
３５で求めた誤差信号を積分するループフィルタＬＰ
Ｆ）３６と、ループフィルタ３６より出力された誤差電
圧を保持して移相発振器３２に出力することにより移相
発振器３２の出力を制御する電圧保持回路３７により構
成される。
の構成を図３に示す。図３で、クロック抽出回路は、デ
ータ信号が入力される入力端子とクロック抽出回路とを
切り離す切替器１と、データ信号に同期したクロックを
出力する移相発振器３２と、移相発振器３２より出力さ
れたクロックを分周する１／Ｎ分周器３３と、分周器３
３の出力および基準発振器４の基準周波数を入力してこ
れらを比較する移相比較器（ＰＤ）３５と、移相比較器
３５で求めた誤差信号を積分するループフィルタＬＰ
Ｆ）３６と、ループフィルタ３６より出力された誤差電
圧を保持して移相発振器３２に出力することにより移相
発振器３２の出力を制御する電圧保持回路３７により構
成される。
【０００４】次に、図３に示した従来技術におけるクロ
ック抽出回路の動作を説明する。まず移相発振器３２を
校正するため、切替器１を断にしてデータ信号が入力さ
れない状態にするとともに、電圧保持回路３７をオフ状
態にする。切替器１を断、電圧保持回路３７をオフにす
ると、図４に示すようなＰＬＬ回路となり、基準発振器
４の周波数ｆ0 に対し、移相発振器３２の周波数がｆ0
×Ｎになるように校正される。
ック抽出回路の動作を説明する。まず移相発振器３２を
校正するため、切替器１を断にしてデータ信号が入力さ
れない状態にするとともに、電圧保持回路３７をオフ状
態にする。切替器１を断、電圧保持回路３７をオフにす
ると、図４に示すようなＰＬＬ回路となり、基準発振器
４の周波数ｆ0 に対し、移相発振器３２の周波数がｆ0
×Ｎになるように校正される。
【０００５】移相発振器３２の校正終了後、電圧保持回
路（図３）３７をオンにしてループフィルタ３６の出力
を保持し、移相発振器３２の発振周波数を固定する。次
に、切替器１をデータ信号が入力できるように接続状態
にし、入力したデータ信号よりクロックの抽出を行う。
図５は、入力端子に入力されたデータ信号（上）と、出
力端子より出力されたクロック信号（下）を示したもの
である。図５に示すように、データ入力の立ち上がりに
同期したクロック信号（ｆ0 ×Ｎ）が出力端子より出力
される。
路（図３）３７をオンにしてループフィルタ３６の出力
を保持し、移相発振器３２の発振周波数を固定する。次
に、切替器１をデータ信号が入力できるように接続状態
にし、入力したデータ信号よりクロックの抽出を行う。
図５は、入力端子に入力されたデータ信号（上）と、出
力端子より出力されたクロック信号（下）を示したもの
である。図５に示すように、データ入力の立ち上がりに
同期したクロック信号（ｆ0 ×Ｎ）が出力端子より出力
される。
【０００６】
【発明が解決しようとする課題】しかし、このような従
来技術では、切替器１を接続状態にしてデータ信号を入
力した状態で温度変動があった場合、移相発振器３２の
周波数が変動し、データ信号と移相発振器３２の周波数
の差だけ残留ジッタが増加するという問題があった。こ
のように残留ジッタが増加すると、たとえば通信分野で
は雑音が発生したり、データが正確に受信できなくなる
という問題が発生する。
来技術では、切替器１を接続状態にしてデータ信号を入
力した状態で温度変動があった場合、移相発振器３２の
周波数が変動し、データ信号と移相発振器３２の周波数
の差だけ残留ジッタが増加するという問題があった。こ
のように残留ジッタが増加すると、たとえば通信分野で
は雑音が発生したり、データが正確に受信できなくなる
という問題が発生する。
【０００７】この発明は、温度変動に応じて移相発振器
の制御を行うことにより、温度変動による周波数変化を
抑えることを可能とすることで残留ジッタの発生を抑え
るクロック抽出回路を提供することを目的とする。
の制御を行うことにより、温度変動による周波数変化を
抑えることを可能とすることで残留ジッタの発生を抑え
るクロック抽出回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、この発明は、入力したデータ信号よりクロック成分
を抽出するクロック抽出回路は、入力した制御信号に応
じてクロックの移相を制御することによりデータ信号に
同期したクロックを出力する移相発振器３２と、基準発
振器４より基準周波数を入力することにより移相発振器
３２の周波数を測定する周波数カウンタ３と、移相発振
器３２の温度を測定する温度センサ７と、温度センサ７
により移相発振器３２の温度変動を検出すると、この温
度変動に応じた制御信号を移相発振器３２に出力するこ
とにより、移相発振器３２のクロックをデータ信号のク
ロックに同期させる制御回路８とを備える。
に、この発明は、入力したデータ信号よりクロック成分
を抽出するクロック抽出回路は、入力した制御信号に応
じてクロックの移相を制御することによりデータ信号に
同期したクロックを出力する移相発振器３２と、基準発
振器４より基準周波数を入力することにより移相発振器
３２の周波数を測定する周波数カウンタ３と、移相発振
器３２の温度を測定する温度センサ７と、温度センサ７
により移相発振器３２の温度変動を検出すると、この温
度変動に応じた制御信号を移相発振器３２に出力するこ
とにより、移相発振器３２のクロックをデータ信号のク
ロックに同期させる制御回路８とを備える。
【０００９】
【発明の実施の形態】次に添付図面を参照して本発明に
よるクロック抽出回路の実施の形態を詳細に説明する。
よるクロック抽出回路の実施の形態を詳細に説明する。
【００１０】図１はこの発明によるクロック抽出回路の
実施の形態を示す構成図であり、同図において図３と同
じ構成要素には同一の符号を記してある。本実施の形態
において、切替器１はクロックの抽出を行うデータ信号
Ａを入力する入力端子１００と移相発振器２の入力端子
との間に接続されている。切替器１がオンの場合には入
力端子１００と移相発振器２の入力端子との間が接続さ
れ、オフの場合にはこの間が切り離される。
実施の形態を示す構成図であり、同図において図３と同
じ構成要素には同一の符号を記してある。本実施の形態
において、切替器１はクロックの抽出を行うデータ信号
Ａを入力する入力端子１００と移相発振器２の入力端子
との間に接続されている。切替器１がオンの場合には入
力端子１００と移相発振器２の入力端子との間が接続さ
れ、オフの場合にはこの間が切り離される。
【００１１】移相発振器２は、切替器１を介して入力し
たデータ信号Ａに同期したクロックを、出力端子１１０
にクロック信号Ｂとして出力する。すなわち、移相発振
器２は、Ｄ／Ａ変換器５に接続され、これにより発振周
波数を設定することが可能である。移相発振器２は、切
替器１をオンにしたときにはデータ信号Ａに同調したク
ロック信号を出力し、オフにしたときには自走周波数に
て発振する。移相発振器２の出力側はまた、発振周波数
校正回路１０が接続されている。
たデータ信号Ａに同期したクロックを、出力端子１１０
にクロック信号Ｂとして出力する。すなわち、移相発振
器２は、Ｄ／Ａ変換器５に接続され、これにより発振周
波数を設定することが可能である。移相発振器２は、切
替器１をオンにしたときにはデータ信号Ａに同調したク
ロック信号を出力し、オフにしたときには自走周波数に
て発振する。移相発振器２の出力側はまた、発振周波数
校正回路１０が接続されている。
【００１２】発振周波数校正回路１０は、移相発振器２
の発振周波数を測定するための回路であり、周波数カウ
ンタ３とこれを動作させる基準発振器４により構成され
ている。周波数カウンタ３は２つの入力端子を備え、一
方の入力端子より移相発振器２の出力信号を、他方の入
力端子より基準発振器４の基準周波数をそれぞれ入力
し、移相発振器２の発振周波数をバス１００を介して制
御装置であるＣＰＵ８に送る。
の発振周波数を測定するための回路であり、周波数カウ
ンタ３とこれを動作させる基準発振器４により構成され
ている。周波数カウンタ３は２つの入力端子を備え、一
方の入力端子より移相発振器２の出力信号を、他方の入
力端子より基準発振器４の基準周波数をそれぞれ入力
し、移相発振器２の発振周波数をバス１００を介して制
御装置であるＣＰＵ８に送る。
【００１３】ＣＰＵ８にはまた、移相発振器２の温度を
測定する温度測定回路１２が接続されている。温度測定
回路１２は、温度センサ７とＡ／Ｄ変換器６により構成
されている。温度センサ７で測定した移相発振器２の温
度は、アナログ信号でＡ／Ｄ変換器６に送られ、この変
換器６でデジタル信号に変換され、バス１００を介して
ＣＰＵ８に出力される。
測定する温度測定回路１２が接続されている。温度測定
回路１２は、温度センサ７とＡ／Ｄ変換器６により構成
されている。温度センサ７で測定した移相発振器２の温
度は、アナログ信号でＡ／Ｄ変換器６に送られ、この変
換器６でデジタル信号に変換され、バス１００を介して
ＣＰＵ８に出力される。
【００１４】ＣＰＵ８は、バス１００を介して入力した
移相発振器２の発振周波数とその温度により、移相発振
器２の発振周波数を制御する制御回路である。すなわ
ち、ＣＰＵ８は、切替器１をオフにしてデータ信号Ａが
入力されない状態で、移相発振器２の発振周波数を測定
し、発振周波数が所望する周波数になるようにＤ／Ａ変
換器５を設定する。ＣＰＵ８はまた、移相発振器２の温
度を異なる２点以上の温度に可変し、そのときの温度と
発振周波数により、移相発振器２の温度特性を算出す
る。そして、温度変化があった場合、算出した値を基に
Ｄ／Ａ変換器５を介して移相発振器２の制御を行う。こ
のように、本実施の形態ではＣＰＵ８で温度における校
正データの補間を行う。
移相発振器２の発振周波数とその温度により、移相発振
器２の発振周波数を制御する制御回路である。すなわ
ち、ＣＰＵ８は、切替器１をオフにしてデータ信号Ａが
入力されない状態で、移相発振器２の発振周波数を測定
し、発振周波数が所望する周波数になるようにＤ／Ａ変
換器５を設定する。ＣＰＵ８はまた、移相発振器２の温
度を異なる２点以上の温度に可変し、そのときの温度と
発振周波数により、移相発振器２の温度特性を算出す
る。そして、温度変化があった場合、算出した値を基に
Ｄ／Ａ変換器５を介して移相発振器２の制御を行う。こ
のように、本実施の形態ではＣＰＵ８で温度における校
正データの補間を行う。
【００１５】データ信号のクロックの抽出を行う場合、
切替器１をオンにすることでデータ信号Ａに同調したク
ロック信号Ｂを出力する。このとき、たとえば移相発振
器２に温度変化が生じた場合でも、移相発振器２の発振
周波数が所望の周波数になるようにＤ／Ａ変換器５がＣ
ＰＵ８で再設定されるので、データ信号Ａの周波数と移
相発振器２の発振周波数が同調され、残留ジッタが抑制
される。
切替器１をオンにすることでデータ信号Ａに同調したク
ロック信号Ｂを出力する。このとき、たとえば移相発振
器２に温度変化が生じた場合でも、移相発振器２の発振
周波数が所望の周波数になるようにＤ／Ａ変換器５がＣ
ＰＵ８で再設定されるので、データ信号Ａの周波数と移
相発振器２の発振周波数が同調され、残留ジッタが抑制
される。
【００１６】次に、本実施の形態における作業手順を説
明する。
明する。
【００１７】１．移相発振器２の校正は以下の手順によ
り行なわれる。 １−１：切替器１をオフにしてデータ信号Ａがクロック
抽出回路に入力されないようにする。 １−２：この状態で、移相発振器２の発振周波数を周波
数カウンタ３にて測定し、その測定結果をＣＰＵ８に出
力する。そして、ＣＰＵ８にてこの測定結果を基に、バ
ス１００を介してＤ／Ａ変換器５の出力を制御すること
で移相発振器２の発振周波数を目標値になるように設定
する。
り行なわれる。 １−１：切替器１をオフにしてデータ信号Ａがクロック
抽出回路に入力されないようにする。 １−２：この状態で、移相発振器２の発振周波数を周波
数カウンタ３にて測定し、その測定結果をＣＰＵ８に出
力する。そして、ＣＰＵ８にてこの測定結果を基に、バ
ス１００を介してＤ／Ａ変換器５の出力を制御すること
で移相発振器２の発振周波数を目標値になるように設定
する。
【００１８】２．移相発振器２の温度特性は以下の手順
により求める。 ２−１：温度０°Ｃにて上記１に示した処理を行う。 ２−２：次に、移相発振器２の温度を温度センサ７およ
びＡ／Ｄ変換器６にて測定する。 ２−３：２−１にて求めたＤ／Ａ変換器５の設定値を
「データ１」、２−２で測定した「温度Ｔ１」をそれぞ
れＣＰＵ８に保存する。 ２−４：温度４０°Ｃにて、上記「２−１」から「２−
３」の処理を実行し、このときのＤ／Ａ変換器５の設定
値を「データ２」、測定した「温度Ｔ２」をそれぞれＣ
ＰＵ８に保存する。そして、「データ１」、「データ
２」、「温度Ｔ１」、「温度Ｔ２」より移相発振器２の
温度特性を示す傾きＡを以下の式（１）により算出す
る。 傾きＡ＝〔（データ２）−（データ１）〕／（Ｔ２−Ｔ１）…（１） 図２は上記式（１）により求めた傾きＡをもつ直線グラ
フである。 ２−５：図２に示したグラフによりＴ１〜Ｔ２間の温度
におけるＤ／Ａ変換器５の設定値を予測する。なお、上
記の例では温度が０°Ｃと４０°Ｃの場合について説明
しているが、実用温度内で適当な温度差であればよい。
また、２点で予測できない場合には、その他の温度での
校正を適宜行う。さらに、本実施の形態では変化率が直
線であることを前提にしているが、３点以上のサンプリ
ングを行うことにより、非直線の場合でも対応すること
ができる。
により求める。 ２−１：温度０°Ｃにて上記１に示した処理を行う。 ２−２：次に、移相発振器２の温度を温度センサ７およ
びＡ／Ｄ変換器６にて測定する。 ２−３：２−１にて求めたＤ／Ａ変換器５の設定値を
「データ１」、２−２で測定した「温度Ｔ１」をそれぞ
れＣＰＵ８に保存する。 ２−４：温度４０°Ｃにて、上記「２−１」から「２−
３」の処理を実行し、このときのＤ／Ａ変換器５の設定
値を「データ２」、測定した「温度Ｔ２」をそれぞれＣ
ＰＵ８に保存する。そして、「データ１」、「データ
２」、「温度Ｔ１」、「温度Ｔ２」より移相発振器２の
温度特性を示す傾きＡを以下の式（１）により算出す
る。 傾きＡ＝〔（データ２）−（データ１）〕／（Ｔ２−Ｔ１）…（１） 図２は上記式（１）により求めた傾きＡをもつ直線グラ
フである。 ２−５：図２に示したグラフによりＴ１〜Ｔ２間の温度
におけるＤ／Ａ変換器５の設定値を予測する。なお、上
記の例では温度が０°Ｃと４０°Ｃの場合について説明
しているが、実用温度内で適当な温度差であればよい。
また、２点で予測できない場合には、その他の温度での
校正を適宜行う。さらに、本実施の形態では変化率が直
線であることを前提にしているが、３点以上のサンプリ
ングを行うことにより、非直線の場合でも対応すること
ができる。
【００１９】３．データ信号Ａのクロックの抽出は以下
の手順により行う。 ３−１：温度センサ７、Ａ／Ｄ変換器６で現在の温度Ｔ
A を測定する。 ３−２：上記２−５より温度ＴA での校正データを算出
し、これをＤ／Ａ変換器５に設定する。
の手順により行う。 ３−１：温度センサ７、Ａ／Ｄ変換器６で現在の温度Ｔ
A を測定する。 ３−２：上記２−５より温度ＴA での校正データを算出
し、これをＤ／Ａ変換器５に設定する。
【００２０】３−３：移相発振器２の発振周波数を周波
数カウンタ３で測定し、発振周波数が許容範囲内である
かどうかを確認する。もし、許容範囲外の場合には、も
う一度校正し、上記２−５の校正データにオフセット値
として加算する。この式（２）を以下に示す。
数カウンタ３で測定し、発振周波数が許容範囲内である
かどうかを確認する。もし、許容範囲外の場合には、も
う一度校正し、上記２−５の校正データにオフセット値
として加算する。この式（２）を以下に示す。
【００２１】 Ｄ／Ａ設定値＝（データ１）＋Ａ（ＴA −Ｔ１）＋（オフセット値）…（２） ３−４：切替器１をオンにして接続状態にする。これに
より、データ信号Ａが入力端子１００より入力され、移
相発振器２にてクロックが抽出されて、出力端子１１０
よりクロック信号Ｂとして出力される。
より、データ信号Ａが入力端子１００より入力され、移
相発振器２にてクロックが抽出されて、出力端子１１０
よりクロック信号Ｂとして出力される。
【００２２】３−５：クロック抽出中に、移相発振器２
の温度ＴA が変化した場合、変化相当分の電圧値を上記
２−５に示した校正データより算出し、切替器１をオフ
にすること無くＤ／Ａ変換器５を再設定する。このよう
に本実施の形態では、温度が最初に設定した値からずれ
ても、切替器１をオフにすることなく、移相発振器２の
周波数２を補正することが可能となる。したがって、残
留ジッタの少ないクロック信号を抽出することができ
る。
の温度ＴA が変化した場合、変化相当分の電圧値を上記
２−５に示した校正データより算出し、切替器１をオフ
にすること無くＤ／Ａ変換器５を再設定する。このよう
に本実施の形態では、温度が最初に設定した値からずれ
ても、切替器１をオフにすることなく、移相発振器２の
周波数２を補正することが可能となる。したがって、残
留ジッタの少ないクロック信号を抽出することができ
る。
【００２３】次に、本明細書でこれまで述べてきた残留
ジッタについて簡単に説明する。クロックの抽出を行う
データ信号と移相発振器２の周波数にΔｆのずれが生じ
た場合、以下の式により残留ジッタΔＪが発生する。な
お、ここではデータ信号の速度を６６２．０８Ｍｂｐｓ
とした。 ｆ0 ：データ信号速度 Δｆ：データ信号ｆ0 と移相発振器２の発振周波数の差
（６６２．０８Ｍ×１０００×１０-6） Ｍ：データの最長周期（ＰＮ２7 −１パターンの場合Ｍ
＝６） 最大位相差 Δθ(deg) ＝２πＭ・Δｆ／ｆ0 ＝２π×６×１０００×１０-6 ＝０．０３８(deg) Ｊ(UIp-p) ＝Δθ／２π＝０．００６(UIp-p) ＰＮ２7 −１のデータパターンのとき、移相発振器２の
周波数が１０００ppmずれると、０．００６UIp-p の残
留ジッタが生じることを意味する。
ジッタについて簡単に説明する。クロックの抽出を行う
データ信号と移相発振器２の周波数にΔｆのずれが生じ
た場合、以下の式により残留ジッタΔＪが発生する。な
お、ここではデータ信号の速度を６６２．０８Ｍｂｐｓ
とした。 ｆ0 ：データ信号速度 Δｆ：データ信号ｆ0 と移相発振器２の発振周波数の差
（６６２．０８Ｍ×１０００×１０-6） Ｍ：データの最長周期（ＰＮ２7 −１パターンの場合Ｍ
＝６） 最大位相差 Δθ(deg) ＝２πＭ・Δｆ／ｆ0 ＝２π×６×１０００×１０-6 ＝０．０３８(deg) Ｊ(UIp-p) ＝Δθ／２π＝０．００６(UIp-p) ＰＮ２7 −１のデータパターンのとき、移相発振器２の
周波数が１０００ppmずれると、０．００６UIp-p の残
留ジッタが生じることを意味する。
【００２４】
【発明の効果】この発明のクロック抽出回路によれば、
温度変動に応じて移相発振器の制御を行うので、温度変
動による移相発振器の周波数変化を適切に抑えることが
可能となり、残留ジッタの発生を抑えることができる。
温度変動に応じて移相発振器の制御を行うので、温度変
動による移相発振器の周波数変化を適切に抑えることが
可能となり、残留ジッタの発生を抑えることができる。
【図１】この発明によるクロック抽出回路の実施の形態
を示す構成図である。
を示す構成図である。
【図２】図１に示したクロック抽出回路において移相発
振器の温度特性を求めたグラフである。
振器の温度特性を求めたグラフである。
【図３】従来技術におけるクロック抽出回路の構成図で
ある。
ある。
【図４】従来技術におけるクロック抽出回路の校正を行
う際の構成図である。
う際の構成図である。
【図５】入力したデータ信号と出力したクロック出力と
を示した波形図である。
を示した波形図である。
１ 切替器 ２ 移相発振器 ３ 周波数カウンタ ４ 基準発振器 ５ Ｄ／Ａ変換器 ６ Ａ／Ｄ変換器 ７ 温度センサ ８ ＣＰＵ
Claims (2)
- 【請求項１】 入力したデータ信号よりクロック成分を
抽出するクロック抽出回路において、 入力した制御信号に応じてクロックの移相を制御するこ
とにより前記データ信号に同期したクロックを出力する
移相発振器(2) と、 基準発振器(4) より基準周波数を入力することにより移
相発振器(2) の周波数を測定する周波数カウンタ(3)
と、 移相発振器(2) の温度を測定する温度センサ(7) と、 温度センサ(7) により移相発振器(2) の温度変動を検出
すると、この温度変動に応じた制御信号を移相発振器
(2) に出力することにより、移相発振器(2) のクロック
をデータ信号のクロックに同期させる制御回路(8) を備
えることを特徴とするクロック抽出回路。 - 【請求項２】 請求項１に記載のクロック抽出回路にお
いて、制御回路(8)は、少なくとも異なる２点の温度に
おける移相発振器(2) の発振周波数を測定してこの発振
周波数が所望の周波数になる前記制御信号をそれぞれ求
め、この求めた制御信号のデータを基に温度センサ(7)
で検出した温度における制御信号を予測し、移相発振器
(2) に出力することを特徴とするクロック抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7245388A JPH0969773A (ja) | 1995-08-30 | 1995-08-30 | クロック抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7245388A JPH0969773A (ja) | 1995-08-30 | 1995-08-30 | クロック抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969773A true JPH0969773A (ja) | 1997-03-11 |
Family
ID=17132922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7245388A Pending JPH0969773A (ja) | 1995-08-30 | 1995-08-30 | クロック抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0969773A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737918B2 (en) | 2001-01-31 | 2004-05-18 | Fujitsu Limited | Distortion compensation apparatus |
| US7246022B2 (en) * | 2005-06-20 | 2007-07-17 | Intel Corporation | Initiation of differential link retraining upon temperature excursion |
| EP1919080A1 (en) * | 2006-10-31 | 2008-05-07 | Samsung Electronics Co., Ltd. | Integrated circuit system and control method thereof |
| JP2011199481A (ja) * | 2010-03-18 | 2011-10-06 | Renesas Electronics Corp | クロックシステム |
| JP2013255088A (ja) * | 2012-06-07 | 2013-12-19 | Panasonic Corp | シリアル通信装置 |
-
1995
- 1995-08-30 JP JP7245388A patent/JPH0969773A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737918B2 (en) | 2001-01-31 | 2004-05-18 | Fujitsu Limited | Distortion compensation apparatus |
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| CN103491032A (zh) * | 2012-06-07 | 2014-01-01 | 松下电器产业株式会社 | 串行通信装置、串行通信系统以及串行通信方法 |
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