JPH0973367A

JPH0973367A - 表示一体型タブレット装置

Info

Publication number: JPH0973367A
Application number: JP22905195A
Authority: JP
Inventors: Masafumi Yamanoue; 雅文山之上; Kengo Takahama; 健吾高濱; Kosei Tagawa; 孝生田川
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-09-06
Filing date: 1995-09-06
Publication date: 1997-03-18

Abstract

(57)【要約】【目的】タブレット機能を有さない液晶表示パネル用
の表示制御回路を用いて、これに表示一体型タブレット
機能を実現するための小規模な制御回路の構成を提供す
る。【構成】１フレーム周期の全期間を用いて表示のみを
行なう表示制御回路１０５から出力される表示データの
格納が可能なメモリ回路３と、１フレーム周期から座標
検出期間を除いた期間で、表示が行なわれるような表示
制御信号を発生する圧縮表示信号発生回路２と、圧縮表
示信号発生回路２にその基本クロックを供給する発振回
路４及び分周回路５と、メモリ回路３への書き込みデー
タの制御を行なう書き込み制御回路６を備え、メモリ回
路３では、座標検出期間に出力される表示制御回路１０
５から出力される表示データをメモリ回路３にクロック
パルスｃｐ２に同期して書き込みが行なわれると共に、
座標検出動作の終了後、圧縮表示信号発生回路２から出
力されるクロックパルスＲＣＫに同期して先に書き込ま
れたデータから順次読み出されるようなＦＩＦＯ（Ｆａ
ｓｔＩｎＦａｓｔＯｕｔ）動作を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータやワードプロセッサーなどに使用される表示一体
型タブレット装置に関するものである。

【０００２】

【従来の技術】手書き文字や図形をコンピュータやワー
ドプロセッサーなどに入力する手段として、図６に示す
ような表示一体型タブレット装置が本発明者の一人によ
り提案されている（特開平５ー５３７２６）。この表示
一体型タブレット装置は、液晶ディスプレイの表示電極
と静電容量型タブレット装置の座標電極を兼用したもの
である。そして、図７に示すような予め１フレーム期間
中にタブレット上の検出ペンの指示座標を検出する座標
検出期間と画像を表示する表示期間を設けて、座標検出
と画像表示とを時分割で行うようにしている。

【０００３】図６において、液晶パネル１０１は互いに
直交して配列されたコモン電極Ｙ₁〜Ｙ_n（以下、任意の
コモン電極をＹと記載する）とセグメント電極Ｘ₁〜Ｘ_m
（以下、任意のセグメント電極をＸと記載する）との間
に液晶を挟入して構成されており、各コモン電極Ｙとセ
グメント電極Ｘとが交差する領域で各画素を構成してい
る。つまり、上記液晶パネル１０１にはｎ×ｍドットの
画素がマトリクス状に配列されていることになる。

【０００４】上記表示一体型タブレット装置は次のよう
に動作する。すなわち、上記コモン電極Ｙを駆動するた
めのコモン電極駆動回路１０２と、上記セグメント電極
Ｘを駆動するためのセグメント電極駆動回路１０３と
は、切り替え回路１０４を介して表示制御回路１０５と
検出制御回路１０６に接続されている。この切り替え回
路１０４は、制御回路１０７によって制御されて、表示
期間には表示制御回路１０５からの出力信号をコモン電
極駆動回路１０２およびセグメント電極駆動回路１０３
に出力する一方、座標検出期間には検出制御回路１０６
からの出力をコモン電極駆動回路１０２およびセグメン
ト電極駆動回路１０３に出力する。

【０００５】上記表示期間においては、上記表示制御回
路１０５のシフトデータ出力端子Ｓからシフトデータｓ
が出力され、反転信号出力端子ＦＲから反転信号ｆｒが
出力され、クロック出力端子ＣＰ１からクロック信号ｃ
ｐ１が出力され、クロック出力端子ＣＰ２からクロック
信号ｃｐ２が出力され、データ出力端子Ｄ０〜Ｄ３から
表示データｄ₀〜ｄ₃が出力される。

【０００６】上記クロック信号ｃｐ１は１行分の画素を
表示する期間を周期とするクロック信号であり、切り替
え回路１０４の出力端子ＣＰ１０を介してクロック信号
ｃｐｌｏとしてコモン電極駆動回路１０２のクロック入
力端子ＹＣＫとセグメント電極駆動回路１０３のラッチ
パルス入力端子ＸＬＰに入力される。

【０００７】また、表示フレームのスタートパルスであ
るシフトデータｓは、切り替え回路１０４の出力端子Ｓ
Ｏを介してシフトデータｓｏとしてコモン電極駆動回路
１０２のシフトデータ入力端子ＤＩＯ１に上記クロック
信号ｃｐｌｏと同期して入力される。

【０００８】上記コモン電極駆動回路１０２にシフトデ
ータｓｏが入力されると、このシフトデータｓｏのパル
ス位置がシフトレジスタによってクロック信号ｃｐｌｏ
に同期してシフトされ、そのシフト位置に対応するコモ
ン電極駆動回路１０２の出力端子Ｏ１〜Ｏｎからコモン
電極Ｙ₁〜Ｙ_nにコモン電極駆動信号の駆動パルスが印加
される。このコモン電極駆動信号は直流電源回路１１２
から供給されるバイアス電源Ｖ₀〜Ｖ₅に基づいて生成さ
れる。

【０００９】上記クロック信号ｃｐ２は１行分の画素を
表示する期間を数分割した期間を周期とするクロック信
号であり、上記切り替え回路１０４の出力端子ＣＰ２Ｏ
を介してクロック信号ｃｐ２ｏとしてセグメント電極駆
動回路１０３のクロック入力端子ＸＣＫに入力される。

【００１０】上記表示データｄ₀〜ｄ₃は切り替え回路１
０４の出力端子Ｄ０Ｏ〜Ｄ３Ｏを介して表示データｄ₀
ｏ〜ｄ₃ｏとしてセグメント電極駆動回路１０３の入力
端子ＸＤ０〜ＸＤ３に入力され、セグメント電極駆動回
路１０３内のレジスタにクロック信号ｃｐ２ｏに同期し
て順次取り込まれる。そして、１行分の画素に対応する
表示データが総て取り込まれると、この取り込まれた表
示データが上記ラッチパルス入力端子ＸＬＰに入力され
るクロック信号ｃｐｌｏのタイミングでラッチされ、各
表示データに対応するセグメント電極駆動信号の駆動パ
ルスがセグメント電極駆動回路１０３の出力端子Ｏ１〜
Ｏｍからセグメント電極Ｘ₁〜Ｘ_mに印加される。このセ
グメント電極駆動信号も直流電源回路１１２から供給さ
れるバイアス電源Ｖ₀〜Ｖ₅に基づいて作成される。

【００１１】尚、上記反転信号ｆｒは、表示期間におい
て液晶に印加する電圧の印加方向を周期的に反転させて
液晶の電気分解による劣化を防止するための信号であ
り、切り替え回路１０４の反転信号出力端子ＦＲＯを介
して反転信号ｆｒｏとしてコモン電極駆動回路１０２の
反転信号入力端子ＹＦＲとセグメント電極駆動回路１０
３の反転信号入力端子ＸＦＲとに入力される。

【００１２】こうして、上記コモン電極駆動回路１０２
およびセグメント電極駆動回路１０３の動作によって液
晶パネル１０１の画素マトリックスがその行順序に従っ
て駆動されて、表示データｄ₀〜ｄ₃に応じた画像が液晶
パネル１０１に表示されるのである。

【００１３】一方、上記座標検出期間においては、検出
制御回路１０６のシフトデータ出力端子Ｓｄからシフト
データｓｄが出力され、反転信号出力端子ＦＲｄから反
転信号ｆｒｄが出力され、クロック出力端子ＣＰ１ｄか
らクロック信号ｃｐｌｄが出力され、クロック出力端子
ＣＰ２ｄからクロック信号ｃｐ２ｄが出力され、データ
出力端子Ｄ０ｄ〜Ｄ３ｄから駆動データｄ₀ｄ〜ｄ₃ｄが
出力される。

【００１４】上記クロック信号ｃｐｌｄは１本のコモン
電極Ｙを走査する走査期間を周期とするクロック信号で
あり、切り替え回路１０４の出力端子ＣＰ１Ｏを介して
クロック信号ｃｐｌｏとしてコモン電極駆動回路１０２
のクロック入力端子ＹＣＫとセグメント電極駆動回路１
０３のラッチパルス入力端子ＸＬＰに入力される。ま
た、特定のコモン電極Ｙを選択するためのパルス信号で
あるシフトデータｓｄは、切り替え回路１０４の出力端
子ＳＯを介してシフトデータｓｏとしてコモン電極駆動
回路１０２のシフトデータ入力端子ＤＩＯ１に上記クロ
ック信号ｃｐｌｄと同期して入力される。

【００１５】そうすると、上述の表示期間の場合と同様
に、上記シフトデータｓｏのパルス位置がコモン電極駆
動回路１０２のシフトレジスタによってクロック信号ｃ
ｐｌｏに同期してシフトされ、そのシフト位置に対応す
る出力端子Ｏ１〜Ｏｎからコモン電極Ｙ₁〜Ｙ_nにコモン
電極走査信号ｙ₁〜ｙ_n（以下、任意のコモン電極走査信
号をｙと記載する）の走査パルスが順次印加される。こ
のコモン電極走査信号ｙは直流電源回路１１２から供給
されるバイアス電源Ｖ₀〜Ｖ₅に基づいて生成される。

【００１６】上記クロック信号ｃｐ２ｄはセグメント電
極Ｘを走査する走査期間を周期とするクロック信号であ
り、上記切り替え回路１０４の出力端子ＣＰ２Ｏを介し
てクロック信号ｃｐ２ｏとしてセグメント電極駆動回路
１０３のクロック入力端子ＸＣＫに入力される。

【００１７】上記駆動データｄ₀ｄ〜ｄ₃ｄは切り替え回
路１０４の出力端子Ｄ０Ｏ〜Ｄ３Ｏを介して駆動データ
ｄ₀ｏ〜ｄ₃ｏとしてセグメント電極駆動回路１０３の入
力端子ＸＤ０〜ＸＤ３に入力され、セグメント電極駆動
回路１０３内のレジスタにクロック信号ｃｐ２ｏと同期
して順次取り込まれる。そして、上記駆動データに対応
するセグメント電極走査信号ｘ₁〜ｘ_m（以下、任意のセ
グメント電極走査信号ｘと記載する）の走査パルスがセ
グメント電極駆動回路１０３の出力端子Ｏ１〜Ｏｍから
セグメント電極Ｘ₁〜Ｘ_mに出力される。このセグメント
電極走査信号ｘも直流電源回路１１２から供給されるバ
イアス電源Ｖ₀〜Ｖ₅に基づいて作成される。

【００１８】図８は上記表示一体型タブレット装置の座
標検出期間における各走査信号のタイミングチャートで
ある。座標検出期間はｘ座標検出期間とそれに続くｙ座
標検出期間に分かれており、ｘ座標検出期間にはセグメ
ント電極Ｘにパルス電圧信号であるセグメント電極走査
信号ｘを順次印加する一方、ｙ座標検出期間にはコモン
電極Ｙにパルス電圧信号であるコモン電極走査信号ｙを
順次印加する。この場合、座標検出の感度を上げるた
め、隣接する電極に重複期間で印加している。

【００１９】上記パルス電圧信号の印加により、セグメ
ント電極Ｘあるいはコモン電極Ｙと検出ペン１０８の先
端電極との間の浮遊容量によって検出ペン１０８に電圧
が誘起される。この検出ペン１０８に生じた誘起電圧は
アンプ１０９で増幅され、ｘ座標検出回路１１０および
ｙ座標検出回路１１１に入力される。このｘ座標検出回
路１１０およびｙ座標検出回路１１１は、上記アンプ１
０９からの出力信号と制御回路１０７からのタイミング
信号とに基づいて、上記パルス電圧信号が印加されてか
ら誘起電圧が最高値になる迄の時間を検出することによ
り、夫々上記検出ペン１０８が指示する位置のｘ座標あ
るいはｙ座標を検出する。

【００２０】表示では、ｓｏは表示フレームのスタート
パルスでＣＲＴディスプレーにおける垂直同期信号に相
当し、ｃｐｌｏはＣＲＴディスプレーにおける水平同期
信号に相当し、ｃｐ２ｏは表示の画像信号ｄ０ｏ〜ｄ３
ｏをセグメント電極駆動回路１０３に送り込むクロック
信号である。１行分の画像信号がセグメント電極駆動回
路１０３に転送されると、Ｘ₁，Ｘ₂，・・・Ｘｍに同時
に表示信号に対応した電圧が印加されているコモン電極
の行が表示される。

【００２１】１フレームの表示期間にｓｏは各フレーム
のスタート毎に１回、ｃｐｌｏは各フレーム表示につき
ｎ回（１行の表示毎に１回）、白黒２値表示の４画素分
のデータをシリパラ変換してセグメント電極駆動回路１
０３に転送するので、ｃｐ２ｏは（ｎ・ｍ／４）回（１
行の表示毎にｍ／４回）それぞれコモン電極駆動回路１
０２及びセグメント電極駆動回路１０３に転送される。

【００２２】しかし、タブレット機能を有しない液晶表
示パネル用の表示制御回路１０５から液晶パネル１０１
に送出される表示信号は図１０（ｂ）のように各フレー
ムの表示信号はフレーム間に、図７に示される座標検出
期間に相当する隙間を設けないで連続した信号を出力す
るように設計されている。これは通常の液晶パネルやＥ
Ｌパネルの場合、このようなフレームとフレームの間に
表示に寄与しない空白期間を設ける必要が無く、且つこ
のような表示に寄与しない時間が長いと表示に悪影響を
及ぼす為である。

【００２３】一方、タブレット機能を有しない液晶表示
パネル用の表示制御回路１０５を用いて表示一体型タブ
レット装置を実現する場合、表示制御回路１０５の表示
信号を図７のように座標検出期間を設けて、その期間だ
け表示期間を短くしなければならない。これを実現する
手段は、特開平５ー３２４１６７として提案されてい
る。その手段は図９に示される制御部１２１を図６の表
示制御回路１０５の後段に追加し、表示制御回路１０５
から出力されるｓ，ｃｐ１，ｃｐ２，ｄｏ〜ｄ３を制御
部１２１によってｓｎ，ｃｐ１ｎ，ｃｐ２ｎ，ｄ０ｎ〜
ｄ３ｎに変換し、これを図６の切り替え回路１０４に供
給するようにしたものであり、第１ＲＡＭ１２６と第２
ＲＡＭ１２７と第１〜第４の４個のＳＷ１２８、１２
９、１３０、１３１等で構成される。ここで、第１ＲＡ
Ｍ１２６と第２ＲＡＭ１２７はフレームメモリーで、そ
の容量はそれぞれｎ・ｍビットである。

【００２４】図９でｃｐ２ｎは新クロック発生器１２２
により生成され、ｃｐ２より数パーセント高い周波数の
パルスである。ｃｐ１ｎは、ｃｐ２ｎが分周器１２３で
分周され、ｃｐ２ｎの４／ｍ倍のパルスである。ｓｎ
は、新シフトデータ発生器１２４により発生され、ｓと
タイミングは同じであるがパルス幅がｃｐ１ｎを越えな
い値に整形される。

【００２５】表示制御回路１０５から送出されるｓ、ｃ
ｐ１、ｃｐ２、ｄ０〜ｄ３は図１０（ｂ）に示すように
検出期間が無く、各表示期間毎に連続したものである。

【００２６】制御部１２１内の上記４組のＳＷ１２８、
１２９、１３０、１３１はＮフレームにおいてはＦ／Ｆ
１２５により図９のように接続され、第１ＲＡＭ１２６
がクロックｃｐ２での書き込みモードに設定され、第２
ＲＡＭ１２７はｃｐ２ｎでの読みだしモードに設定され
る。そして上記画像信号ｄ０〜ｄ３は図９のようにクロ
ックｃｐ２により順次第１ＲＡＭ１２６に蓄えられる。
即ち図１０（ｂ）のＮフレームの１画面分の表示データ
ｎ・ｍビットは図１０（ｃ）のようにＮフレーム全期間
内で第１ＲＡＭ１２６に書き込まれる。

【００２７】次の（Ｎ＋１）フレームにおいてはＦ／Ｆ
１２５がパルスｓｎにより反転する。そして上記４個の
ＳＷは図９とは異なる方向に切り替えられると共に、第
１ＲＡＭ１２６がクロックｃｐ２ｎで読みだしモードに
設定され、第２ＲＡＭ１２７がクロックｃｐ２で書き込
みモードに設定され、（Ｎ＋１）フレーム目のデータは
第２ＲＡＭに書き込まれ、Ｎフレーム目のデータが第１
ＲＡＭより読み出され、切り替え回路１０４に転送され
る。

【００２８】以下同様に（Ｎ＋２），（Ｎ＋４），・・
・フレームではＮフレームと、（Ｎ＋３），（Ｎ＋
５），・・・フレームでは（Ｎ＋１）フレームと同様な
動作を図１０のように繰り返す。ここで、交互に書き込
み／読みだしを繰り返す２組のＲＡＭは、読みだし速度
が書き込み速度より速いので図１０（ｃ）（ｄ）のよう
に、読みだし期間がフレーム期間より短くなり空時間Ｔ
ｄが発生する。この空期間を用いて図１０（ｅ）のよう
に空時間を図７の座標検出期間として用いるものであ
る。

【００２９】

【発明が解決しようとする課題】特開平５ー３２４１６
７によれば、座標検出期間が準備されていない表示制御
回路を搭載した情報機器にも、図９に示す回路を搭載す
るだけで表示制御回路の変更やシステム全体の表示デー
タの制御に関係するタイミングの見直しなどを行うこと
なく、ペン入力機能を搭載した表示一体型タブレット装
置が得られる。つまり、図９に示す回路は、２組のＲＡ
Ｍを除けば回路は極めて簡単であり、規模の小さいＬＳ
Ｉに組み込めるからである。

【００３０】しかし、２組のＲＡＭはそれぞれ表示画面
サイズに応じてｎ×ｍビットのメモリー容量が必要であ
り、モノクロタイプの表示の場合でも６４０×４８０＝
３０７，２００ビットの容量が必要となり、図９の制御
部１２１にＲＡＭを含めて１チップに収めることは不可
能ではないが、ゲート数が多くなりコスト高になると共
に、画面サイズに応じて個別にＬＳＩを用意することが
必要になり、画面サイズによっては、汎用メモリーで対
応出来ないことからさらに冗長なメモリー容量の採用が
必要になり、コスト高になるといった問題が生じること
になる。

【００３１】一方、液晶表示パネルが実際に搭載される
情報機器では、そのシステムに応じて、表示パネルのス
ペック範囲内で表示のフレーム周波数は異なっており、
それに応じた表示制御用の専用コントローラが既に用意
されているのが普通であることから、表示と座標検出と
を時分割で行う表示一体型タブレット装置を実現するた
めに、その表示制御回路を変更するのは無駄が多い。逆
に、そういったシステム側からの要望に対して、その都
度、表示一体型タブレット装置の表示制御回路を設計し
直すのは、特に少量生産となるシステムへの搭載に際し
ては、コスト高となる。

【００３２】本発明の目的は、上記課題を解決する表示
一体型タブレット装置を提供するものである。

【００３３】

【課題を解決するための手段】本発明の表示一体型タブ
レット装置は、マトリックス状に配列された第１電極と
第２電極とを有し、第１電極と第２電極とが交差する箇
所に対応した画素を有するパネルで表示と座標検出を時
分割で行う表示一体型タブレット装置において、所定フ
レーム期間の時間長で第１電極及び第２電極に所望画像
を表示するための表示データを出力する表示制御手段
と、上記表示データを格納する、上記所望画像の全表示
データ以下の容量の保持手段と、上記時間長を時間軸に
圧縮するように、上記保持手段に上記表示データの書き
込みと読み出しを行う時間軸圧縮制御手段と、を備え、
上記圧縮された時間長を除いた時間内で座標検出を行う
ことを特徴とする。

【００３４】つまり、特開平５ー３２４１６７のように
１フレーム分の表示データをすべて格納し、この表示デ
ータの出力後に座標検出期間を設けるのではなく、座標
検出期間中に表示制御回路１０５から出力されてくる表
示データ分を格納することができる保持手段を備え、表
示制御回路１０５での１フレーム周期における最初の部
分に座標検出期間を設けて、この間に表示制御回路１０
５から転送されてくる表示データを保持手段に格納し、
座標検出動作終了後、上記の書き込み動作をそのまま続
けると同時に、この書き込まれた表示データをその書き
込まれた順序に従って、フレーム周期から座標検出期間
を除いた期間に時間を圧縮して表示動作を行なうことが
出来るように、その書き込みよりも高速な読み出しを行
なうような時間軸圧縮制御手段によって、表示動作が行
なわれるようにする。

【００３５】その結果、特開平５ー３２４１６７では、
表示画面全体の表示データを格納するためのメモリ回路
をその表示サイズに対して２倍の容量を必要とするのに
対して、本発明による構成では、それに比べて座標検出
期間に表示制御回路から出力されてくる表示データを格
納することから、数行分の表示データを格納することが
できる容量でよく、非常に小規模な保持手段を備えた制
御部となり、これによってこの制御部の１チップ化が容
易になることから、この制御部を搭載した１チップのＬ
ＳＩを搭載することにより、座標検出期間が準備されて
いない表示制御回路を持つ情報機器に対してペン入力機
能を搭載した表示一体型タブレット装置の実現が容易に
なる。

【００３６】また、上記時間軸圧縮制御手段は、外部か
ら上記表示データの書き込みと読み出しの速度を可変に
したことを特徴とする。

【００３７】つまり、表示パネルのサイズや表示のフレ
ーム周波数に関するパラメータに応じて、表示期間を圧
縮して表示を行なう為の時間軸圧縮制御手段に各種パラ
メータを設定するための設定回路を設けて保持手段への
表示データの書き込みと読み出しの速度を可変にして、
汎用性のあるようにできる。

【００３８】さらに、上記時間軸圧縮制御手段は、所定
フレームの書き込み動作と直前フレームの読み出し動作
とを並行して行うことを特徴とする。

【００３９】つまり、時間軸圧縮のための制御信号と表
示制御回路からの制御信号のばらつきを吸収して、良好
な表示と座標検出が行える。

【００４０】

【発明の実施の形態】

（第１実施例）本実施例における表示一体型タブレット
装置は、タブレット機能を有しない表示制御回路しか持
たない液晶表示パネルを、表示一体型タブレット装置と
して動作させて、表示および検出ペンによる座標検出を
行うものである。

【００４１】図１に、本実施例における表示一体型タブ
レット装置における表示データ制御部のブロック図を示
す。尚、図１においては、液晶パネル１０１、コモン電
極駆動回路１０２、セグメント電極駆動回路１０３、検
出制御回路１０６、切り替え回路１０４、制御回路１０
７、検出ペン１０８、アンプ１０９、ｘ座標検出回路１
１０およびｙ座標検出回路１１１は図６と同じであるの
で省略している。上記表示制御回路１０５のシフトデー
タ出力端子Ｓからは、各フレームのスタートパルス信号
であるシフトデータｓが出力される。また、クロック出
力端子ＣＰ１からは、１行分の画素を表示する期間を周
期とするクロック信号ｃｐ１が出力される。また、クロ
ック出力端子ＣＰ２からは、１行分の画素を表示する期
間を数分割した期間を周期とするクロック信号ｃｐ２が
出力される。更に、データ出力端子Ｄ０〜Ｄ３からは、
表示データｄ０〜ｄ３が出力される。本実施例での液晶
パネル１０１の表示データは白黒の２値表示である。

【００４２】この表示データｄ０〜ｄ３は、上記クロッ
ク信号ｃｐ２に同期してセグメント電極駆動回路内のレ
ジスタに順次取り込まれ、こうして１行分の画素に対応
する表示データがすべて取り込まれると、クロック信号
ｃｐ１のタイミングでラッチされて対応するセグメント
電極駆動信号の駆動パルスが各セグメント電極に印加さ
れる。それと同時に、クロック信号ｃｐ１に同期して上
記１行分に対応する１本のコモン電極駆動信号の駆動パ
ルスが印加される。こうして、コモン電極駆動信号の駆
動パルスが印加されたコモン電極とセグメント電極駆動
信号の駆動パルスが印加されたセグメント電極との交差
位置にある画素が表示され、順次シフトデータｓが、ク
ロック信号ｃｐ１に同期してコモン電極駆動回路のシフ
トレジスタによってシフトされ、順次、同様にして表示
される。上述のような表示制御回路１０５からのシフト
データｓ、クロック信号ｃｐ１、クロック信号ｃｐ２お
よび表示データｄ０〜ｄ３の出力は、図１０（ｂ）に示
すように、各表示期間に座標検出期間が設けられていな
いのであり、動作は従来技術と同様である。

【００４３】本実施例においては、上述のように座標検
出期間が設けられていない表示制御回路１０５を用いて
座標を検出することを可能にする為に、制御回路１は、
表示期間を時間軸に圧縮して、その空時間に図６の検出
制御回路１０６により座標検出を行う。座標検出の動作
は従来技術と同様である。この制御回路１は、圧縮表示
信号発生回路２、メモリ回路３、発振回路４、分周回路
５、及び書き込み制御回路６から構成される。制御回路
１は、図６の制御回路１０７により制御される。

【００４４】本実施例では、圧縮表示信号発生回路２か
ら出力される、表示データをセグメント電極駆動回路に
転送する転送クロック信号ｃｐ２ｎ、時間圧縮して表示
を行なう表示フレームのスタートを示すフレーム同期信
号ｓｎ、及びデータラッチパルス信号ｃｐｌｎは、表示
制御回路１０５から供給されるシフトデータｓ及びクロ
ック信号ｃｐｌと発振回路４の基本クロックが分周回路
５を介して供給されるクロックとから生成される。但
し、本実施例においては、制御回路１内で基本クロック
を発生させたが、圧縮表示信号発生回路２から出力され
る信号の発生に適したクロック信号が存在する場合に
は、これを用いることにより、図１に示された発振回路
４及び分周回路５のない構成とすることも可能である。

【００４５】圧縮表示信号発生回路２は、フレーム周期
から座標検出期間を除いた期間で、表示制御回路１０５
から出力された表示データを、時間圧縮して表示を行な
う表示フレームのスタートを示すフレーム同期信号ｓ
ｎ、データラッチパルス信号ｃｐｌｎ、及び表示データ
をセグメント電極駆動回路に転送する転送クロック信号
ｃｐ２ｎを生成する。時間圧縮して表示を行う際のデー
タラッチパルス信号ｃｐｌｎは、時間軸圧縮された１行
分の画素を表示する期間を周期とするもので、表示制御
回路１０５と同様に、転送クロック信号ｃｐ２ｎにより
１行分の画素に対応する表示データがセグメント電極駆
動回路に取り込まれると、ｃｐ１ｎのタイミングでラッ
チされ、各電極に電圧が印加され、表示が行われる。

【００４６】この時間圧縮して表示を行なう際のデータ
ラッチパルス信号ｃｐｌｎは、表示制御回路１０５から
出力されるデータラッチパルス信号ｃｐｌより周期が数
％短縮されたパルス信号であり、この条件を満足するよ
うに分周回路５から出力されるクロックを分周すること
で生成する。ここで、特殊な場合を除いて、ｃｐｌｎと
ｓとは非同期な関係となるが、これに対し表示制御回路
１０５から出力されるｓから座標検出に必要なディレイ
をおいてｃｐｌｎを生成する分周に対してリセットを行
うことによって、表示制御回路１０５から出力される信
号との同期をとる。

【００４７】また、表示データの転送クロック信号ｃｐ
２ｎは、この短縮されたｃｐｌｎの周期内に、セグメン
ト電極数本にデータ転送が完了するのに十分な周波数の
クロック信号である。例えばセグメント電極数が６４０
本であり、表示データｄ０〜ｄ３が４ビットずつ取り込
まれる場合には、最低ｃｐ１ｎの周期に対して、４／６
４０＝１／１６０以下の周期である必要がある。これ
に、セグメント電極のドライバＩＣのタイミング制約を
満足するように、ｃｐ２ｎの周期が決定される。

【００４８】更に、フレーム同期信号ｓｎは、表示のみ
を行なう為のシフトデータｓに対して、メモリ回路３へ
の表示データの書き込みよりも、その読み出しが先行し
てしまうことなどがないようにする為、シフトデータｓ
のパルスに対して、ｃｐ１及び分周回路５から供給され
るクロックの分周との組合わせによって設けられた所定
時間のディレイと検出期間分と第１コモン電極の走査に
よるセグメント電極への表示データの転送分の時間ディ
レイをおいて、コモン電極のドライバＩＣのタイミング
制約を満足するようにｃｐ１ｎに同期された信号とし
て、時間圧縮して表示を行う上でのフレーム同期信号と
して生成する。

【００４９】つまり、信号ｓｎ，ｃｐ１ｎ，ｃｐ２ｎ
は、信号ｓ，ｃｐ１，ｃｐ２を時間圧縮した信号として
生成され、分周回路５から供給される基本クロックに同
期した信号であるとともに、信号ｓｎ及びｃｐ１ｎは、
信号ｃｐ１と基本クロックとから生成される所定ディレ
イのパルスに同期した信号である。

【００５０】図２に、本実施例での動作概念を示す。表
示制御回路１０５の出力は、図２（ｂ）に、メモリ回路
３の動作状態は、図２（ｃ）に示したようになる。メモ
リ回路３には、各フレームの最初の期間に書き込みのみ
行い、続いて書き込みと書き込み速度より早い速度で読
み出しを並行しておこない、図２（ｄ）に示すように、
空き時間を設け、その空き時間で座標検出を行うように
したものである。

【００５１】本実施例においては、上記メモリ回路３
に、図３に示す予めＦＩＦＯ（ＦｉｒｓｔｉｎＦｉ
ｒｓｔＯｕｔ）機能を備えたものを使用する。ここ
で、Ｄｉｎは書き込みクロックＷＣＫ（ｃｐ２）に同期
して表示データを入力する端子であって、ここからの入
力された表示データは読み出しクロックＲＣＫに同期し
て、書き込まれた順に従って順次Ｄｏｕｔ端子から出力
される。即ち書き込みと読み出しが独立に行なわれるシ
フトレジスターのように動作する。しかも２つのクロッ
クＷＣＫとＲＣＫはそれぞれ異なる周波数で動作させる
ことも可能である。また、ＷＥ−及びＲＥ−は、書き込
み及び読み出しクロックが入力された場合にも、そのク
ロックに入力が無視されるように制御することが出来る
制御端子である。また、ＷＳＴＲ−及びＲＳＴＲ−は、
メモリ・セル・アレイに対しての書き込み及び読み出し
のアドレス・ポインタをスタートアドレス位置に戻すた
めの制御端子である。

【００５２】次に、図４に示すタイミング図に従って、
本実施例の動作の詳細について説明する。

【００５３】まず、第Ｎフレーム目の第１のコモン電極
（以降、第１ラインとする）の走査によって表示される
セグメント電極への表示データの転送は、表示制御回路
１０５から出力されるシフトデータｓの立ち上がり以前
に転送されていなければならない。ここでは、シフトデ
ータｓがＨｉｇｈになる直前のｃｐｌの立ち下がり以降
のｃｐ２に同期して表示データが出力されているものと
する。この転送に先だって、メモリ回路３のＷＳＴＲ−
端子により、図３に示すライト・アドレス・ポインタを
スタートアドレス位置に戻しておき、このデータからメ
モリ回路３への書き込みを開始する。この第１ラインの
表示データの書き込みの制御は、表示制御回路１０５か
らの出力にブランキング期間が設けられていない場合に
は、表示のライン数をカウントすることによって得られ
る前フレームの表示データの書き込みの完了が、即ち次
フレームのデータ書き込みの開始のタイミングとなる。
これに対して、座標検出期間を設けるには不十分である
が、若干のブランキング期間が設けられているような場
合に、同様に前フレームの書き込みの完了以降も表示デ
ータは出力されていないが、その表示データ制御用のク
ロックは出力されていることがある。このような場合に
も、前フレームの書き込み完了以降は、ｃｐｌの立ち下
がり毎にライト・アドレス・ポインタをスタートアドレ
ス位置に戻すようにし、シフトデータｓは、第１ライン
のクロック信号ｃｐｌの立ち下がりよりも先にＨｉｇｈ
になることから、シフトデータｓの立ち上がり以降に
は、ライト・アドレス・ポインタをスタートアドレス位
置に戻す操作をしないようにすることによって、ブラン
キング期間の有無、及びその長さに依存することなく、
第１ラインの表示データから順次メモリ回路３への書き
込みが行われる。

【００５４】ここで本実施例で示すように、表示制御回
路１０５から出力されるシフトデータｓと、座標検出期
間を付加するために設けられた制御回路１でのクロック
信号発生に用いられる基本クロックの発生源が別に設け
られる場合には、当然そのクロック発生源として用いら
れる発振回路もしくは発振回路の発振周波数のバラツキ
による周波数の誤差を考慮しておく必要がある。すなわ
ち、制御回路１のタイミング設計において、メモリ回路
３へのＮフレーム目の表示データの書き込みに対して、
その読み出しが先行することが生じた場合には、その時
点から（Ｎ−１）フレーム目の表示データが読み出さ
れ、表示されることになる事から、表示が変化する部分
において支障が生じることになる。

【００５５】例えば、６４０×４００画素の表示パネル
において５０Ｈｚでの表示を行なう場合には、１フレー
ム表示の周期が２０ｍｓｅｃであり、１ライン当たりで
５０μｓｅｃ間に６４０画素分の表示データの書き込み
が行われることになる。これに対して制御回路１では、
例えば座標検出期間として、１ｍｓｅｃが必要であると
すると、表示制御回路１０５からの表示データの書き込
みが開始されると同時に座標検出を行い、残り１９ｍｓ
ｅｃ間にその表示データの書き込みに対して、少しずつ
追いついていくようにして読み出しが行われることか
ら、表示制御回路１０５の各クロックに対して、制御回
路１の各クロックは、２０／１９以上の周波数であれば
よい。

【００５６】ここで表示制御回路１０５の各クロック
が、制御回路１の各クロックに対して遅くなる方向に１
％のずれがあると、制御回路１では１ｍｓｅｃ間の座標
検出期間と１９ｍｓｅｃ間の読み出し期間によって、１
フレームとなるようなタイミングで動作するのに対し
て、表示制御回路１０５からの表示データの書き込みに
は２０．２ｍｓｅｃが必要になることから、最後の０．
２ｍｓｅｃ間に書き込まれた表示データが正しく読み出
されないことになる。従って書き込みの終了に対して、
このクロック間の誤差等によるバラツキ分を許容できる
だけ、その読み出しが遅れて終了するようにＮフレーム
目の書き込みと（Ｎ−１）フレーム目の読み出しに対し
て、適当な重複期間を設ける必要がある。

【００５７】ここで、表示制御回路１０５において、表
示のブランキング期間がある程度以上設けられている場
合には、上記のメモリ回路３への書き込みが開始される
よりも、第（Ｎ−１）フレームの表示データの読み出し
が十分前に完了しているので、上記のメモリ回路３への
書き込みの開始と共に、図６の検出制御回路１０６を動
作させて、座標走査のための動作に切り替えて、座標検
出期間を開始することが出来る。

【００５８】これに対して、図４に示す本実施例では、
表示のデューティ比を少しでも高くすることを目的と
し、ブランキング期間が全く設けられていない場合を示
す。この場合には、各クロック信号ｃｐ１に対して、全
ての表示データの転送を伴うことから、上記の第Ｎフレ
ームの第１ラインのデータ転送前は、第（Ｎ−１）フレ
ームの最終ラインが出力されていることになる。一方、
発振回路４の発振周波数及び表示制御回路１０５の基本
クロックのバラツキを考慮すると、図４に示すように第
Ｎフレームの表示データの書き込みと第（Ｎ−１）フレ
ームの読み出し期間を、そのバラツキ範囲に応じて重複
させている。

【００５９】次に、圧縮された表示を行う制御信号によ
る第（Ｎ−１）フレームの表示動作が完了すると、座標
検出期間となり、検出期間信号がＨｉｇｈになり、第Ｎ
フレームの表示データの書き込みを行なうと共に、従来
の表示一体型タブレット装置における時分割による座標
検出動作を開始する。この座標検出期間については、コ
モン電極及びセグメント電極の走査とその検出信号の取
り込みが行なわれるのに十分な時間を予め設けておく。

【００６０】座標検出期間の終了後、圧縮表示信号によ
り第Ｎフレームの表示を行なうために、上記のメモリ回
路３においては表示制御回路１０５から出力される表示
データの書き込みを継続しつつ、図３に示すリード・ア
ドレス・ポインタをスタート位置に戻し、上記で書き込
まれた第Ｎフレームの表示データの先頭のデータから順
次読み出し、以降圧縮表示信号発生回路２からのＲＣＫ
（ｃｐ２ｎ）に基づいて、表示時間が圧縮された表示デ
ータが転送される。

【００６１】ここで、第（Ｎ−１）フレームの表示デー
タの読み出しと第Ｎフレームの表示データの書き込みが
重複する期間を設ける際に、第Ｎフレームの表示データ
の書き込みを行なう前、及び時間圧縮された表示データ
の読み出しを行なう前に、ライト及びリードのアドレス
・ポインタをスタート位置に戻す操作を行なっている
が、この重複期間に読み出されるべき第（Ｎ−１）フレ
ームの表示データの書き込み位置が、第Ｎフレームの表
示データの書き込み位置と一致する場合には、上書きさ
れて正しい表示が行なわれないこととなる。これについ
ては、メモリ回路３のメモリ容量に若干の冗長性を持た
せることにより、上書きが生じないようにできる。

【００６２】表示制御回路１０５から供給されるクロッ
ク信号ｃｐ２について、通常はセグメント電極駆動回路
への表示データの転送数に応じたクロック数が１回のコ
モン電極走査に対して出力されることが多いが、通常セ
グメント電極駆動回路では必要回数以上のクロックが入
力されても問題が生じないように構成されていることか
ら、特にそのクロック数を限定することなく出力されて
いる場合がある。この場合には、転送クロックの周波数
がセグメント電極駆動回路のデータ転送の許容スピード
に近く、クロックの高速化による表示時間の圧縮が行な
えない場合がある。

【００６３】このような場合も考慮して座標検出期間を
設けるために、本実施例では書き込み制御回路６を設
け、表示制御回路１０５から必要数の表示データが出力
されると、メモリ回路のＷＥ−端子の制御によって、書
き込みクロック端子にクロックが入力されても、データ
の書き込みを行なわないことにより、書き込みデータと
読み出しデータにずれを防ぐと共に、上記に示すよう
に、クロックの高速化のみでは表示期間の時間圧縮に対
応できない場合についても、冗長な表示データ転送クロ
ックを削除することによって、表示期間の圧縮を行なう
ことが可能になる。上記のように座標検出期間が予め設
けられていない表示パネルに対して、表示期間をＦＩＦ
Ｏ動作が可能なメモリ回路と制御信号の高速化によって
時間を圧縮して表示を実施し、これによって生じた空時
間を座標検出期間とすることで、表示一体型タブレット
装置が実現される。

【００６４】また、表示制御回路１０５による表示フレ
ーム周波数が異なる場合についても、セグメント電極駆
動回路の制約を満足する限りにおいて、発振回路４の発
振周波数を変更することにより、対応することが可能で
ある。但し上述したように、フレームの切り替わり部分
においてのメモリ回路３への書き込みと読み出しの重複
が生じる場合には、上書きが生じないように、その周波
数を選択する必要がある。

【００６５】また、デューティ駆動タイプの液晶パネル
において、特に大きい表示画面では、表示画面を分割し
て駆動することにより、そのデューティ比を高くし、表
示品質の向上を図るような構成になっている。このよう
な場合には、本実施例による制御回路１を分割された各
々の駆動部に対して設ける必要はなく、座標検出期間に
各駆動回路に転送される表示データを図１に示すメモリ
回路３にその分割画面毎の表示データが格納できるよう
に、データビツト構成を広げることで、他の部分に関し
ては、圧縮表示信号発生回路２から出力される制御信号
を各分割された駆動回路に供給するように接続すること
により、同様な回路構成によって対応することが可能で
ある。

【００６６】更に、本実施例では、液晶表示パネルの場
合について示したが、それ以外の表示パネルにおいて
も、本発明を適用することができる。

【００６７】また、上記実施例では、白黒表示の液晶表
示パネルの場合について説明したが、階調表示やカラー
表示の場合についても、本発明を適用することができ
る。

【００６８】（第２実施例）本実施例における表示一体
型タブレット装置は、各種の表示フレーム周波数で使用
されているタブレット機能を有しない液晶表示パネルの
表示制御回路を用いたままで、表示期間の設定を外部か
ら自由に設定することにより、使用する部品の変更を行
なうことなく、液晶パネルを表示一体型タブレット装置
として動作させて、液晶表示および検出ペンによる座標
検出を行うものである。

【００６９】つまり、図５に、第１実施例の制御回路１
に、さらに汎用性を持たせ、かつその冗長性が少なくて
すむ回路構成を示す。ここで、第１実施例との相違点
は、圧縮表示信号発生回路１１、書き込み制御回路１
２、分周回路１４で生成される信号に対して、そこでの
分周比や出力パルス数を外部から設定できる設定回路１
５を設けた点である。

【００７０】圧縮表示信号発生回路１１から出力される
転送クロック信号ｃｐ２ｎは、その表示フレーム周波数
とは独立にセグメント電極駆動回路の許容範囲において
高速に転送することが可能であり、設定回路１５によ
り、１ラインの表示に必要な転送回数を圧縮表示信号発
生回路１１に対して設定することにより、それに応じた
転送クロックを出力した後に、クロックの送出を停止す
ることで、同じ基本クロックから発生した転送クロック
信号ｃｐ２ｎによって表示サイズの異なる液晶パネルに
対しても対応が可能になる。また、セグメント電極駆動
回路のデータ転送の許容スピードが異なる場合には、設
定回路１５により、分周回路１４での分周比を設定する
ことにより、ｃｐ２ｎの周波数を切り換えて対応するこ
とができる。

【００７１】データラッチパルス信号ｃｐ１ｎの周期
は、表示の１フレーム周期から検出期間を除いた部分
が、表示一体型タブレット装置として動作させる場合の
表示期間となり、これをコモン方向のライン数で割った
ものとなる。従って、設定回路１５により、圧縮表示信
号発生回路１１でのｃｐ１ｎ生成における分周比を設定
することにより、表示フレーム周波数が異なる場合や表
示サイズが異なる場合への対応が可能になる。

【００７２】フレーム同期信号ｓｎについては、座標検
出に要する時間は一定であるので、メモリ回路３からの
読み出しの完了のタイミングに応じたディレイを、設定
回路１５により、圧縮表示信号発生回路１１のｃｐ１及
び分周回路１４から供給される基本クロックの分周比を
設定することで、表示パネルの条件の違いに対応するこ
とができる。

【００７３】書き込み制御回路１２については、設定回
路１５により、表示制御回路１０５から出力される有効
表示データ数に応じた値を設定し、これによってメモリ
回路３への書き込みを制限することによって、パネルの
サイズやデータ転送方法の違いに対して、誤ったデータ
の書き込みが発生しないように対応することが出来る。

【００７４】上述したように、設定内容としては、分周
回路から供給される基本クロックの周波数（分周回
数）、ｃｐ１ｎとｃｐ２ｎの周期、ｓからのディレイ、
メモリ回路への書き込みデータ量であり、これらを外部
から適宜設定することにより、使用するパネルのサイズ
や表示フレーム数の違いに対応できる。

【００７５】

【発明の効果】本発明によれば、時分割動作のためのブ
ランク期間が用意されていない表示制御回路に比較的小
規模な回路を追加するだけで、表示一体型タブレット装
置を実現できる。

【００７６】上記回路は、簡易で、かつパネルの表示サ
イズや表示のフレーム周期の違いに対しての対応範囲が
広いことから、汎用性のある制御回路を提供することが
可能となり、タブレット機能を有しない表示のみをおこ
なう表示制御回路への整合性もよく、メモリ部分も含め
たＬＳＩ化を容易にすることができる。

【図面の簡単な説明】

【図１】実施例に係る表示一体型タブレット装置を実現
する制御回路の構成を示す図である。

【図２】実施例に係る表示一体型タブレット装置の動作
概念を示す図である。

【図３】ＦＩＦＯ動作をするメモリの概略ブロック図で
ある。

【図４】実施例に係る表示一体型タブレット装置を実現
する制御回路の動作タイミングを示す図である。

【図５】実施例に係る表示一体型タブレット装置を実現
する設定回路を備えた制御回路の構成を示す図である。

【図６】従来の表示一体型タブレット装置の構成を示す
図である。

【図７】従来の表示一体型タブレット装置の動作概念を
示す図である。

【図８】従来の表示一体型タブレットの座標検出走査タ
イミングを示す図である。

【図９】メモリ回路を備えた従来の表示一体型タブレッ
ト装置の制御回路の構成を示す図である。

【図１０】メモリ回路を備えた従来の表示一体型タブレ
ット装置の制御回路の動作概念を示す図である。

【符号の説明】

１制御回路２圧縮表示信号発生回路３メモリ回路４発振回路５分周回路６書き込み制御回路１０制御回路１１圧縮表示信号発生回路１２書き込み制御回路１３発振回路１４分周回路１５設定回路

Claims

【特許請求の範囲】

【請求項１】マトリックス状に配列された第１電極と
第２電極とを有し、第１電極と第２電極とが交差する箇
所に対応した画素を有するパネルで表示と座標検出を時
分割で行う表示一体型タブレット装置において、所定フレーム期間の時間長で第１電極及び第２電極に所
望画像を表示するための表示データを出力する表示制御
手段と、上記表示データを格納する、上記所望画像の全表示デー
タ以下の容量の保持手段と、上記時間長を時間軸に圧縮するように、上記保持手段に
上記表示データの書き込みと読み出しを行う時間軸圧縮
制御手段と、を備え、上記圧縮された時間長を除いた時間内で座標検出を行う
ことを特徴とする表示一体型タブレット装置。
【請求項２】上記時間軸圧縮制御手段は、外部から上
記表示データの書き込みと読み出しの速度を可変にした
ことを特徴とする請求項１に記載の表示一体型タブレッ
ト装置。
【請求項３】上記時間軸圧縮制御手段は、所定フレー
ムの書き込み動作と直前フレームの読み出し動作とを並
行して行うことを特徴とする請求項１に記載の表示一体
型タブレット装置。