JPH0973404A - ウオッチドッグタイマ回路 - Google Patents
ウオッチドッグタイマ回路Info
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- JPH0973404A JPH0973404A JP7230363A JP23036395A JPH0973404A JP H0973404 A JPH0973404 A JP H0973404A JP 7230363 A JP7230363 A JP 7230363A JP 23036395 A JP23036395 A JP 23036395A JP H0973404 A JPH0973404 A JP H0973404A
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- 230000000737 periodic effect Effects 0.000 claims description 8
- 238000012544 monitoring process Methods 0.000 claims description 4
- 125000004122 cyclic group Chemical group 0.000 abstract 4
- 238000003708 edge detection Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 プログラム暴走時にはマイクロコンピュータ
回路そのものの回路動作を全面的に停止して再度やり直
すことによって確実にプログラム動作を正常に戻すウオ
ッチドックタイマ回路を得る。 【解決手段】 ＣＰＵのプログラムの正常動作に伴って
作成される周期パルスを入力して、その周期パルスが周
期性を有するか否かによってプログラム暴走を判断し、
プログラム暴走と判断した場合にリセットトリガ信号を
出力する周期パルス監視回路と、該周期パルス監視回路
からのリセットトリガ信号を受けて少なくてもプログラ
ム動作を停止させるリセット信号を１回、前記ＣＰＵの
リセット端子に供給するプログラムリセット手段と、該
プログラムリセット手段からのリセット信号に同期し、
かつそのリセット信号の有効時間よりも長い間、前記Ｃ
ＰＵのスタンバイ端子にリセット信号を供給する発振回
路リセット手段とを有する。
回路そのものの回路動作を全面的に停止して再度やり直
すことによって確実にプログラム動作を正常に戻すウオ
ッチドックタイマ回路を得る。 【解決手段】 ＣＰＵのプログラムの正常動作に伴って
作成される周期パルスを入力して、その周期パルスが周
期性を有するか否かによってプログラム暴走を判断し、
プログラム暴走と判断した場合にリセットトリガ信号を
出力する周期パルス監視回路と、該周期パルス監視回路
からのリセットトリガ信号を受けて少なくてもプログラ
ム動作を停止させるリセット信号を１回、前記ＣＰＵの
リセット端子に供給するプログラムリセット手段と、該
プログラムリセット手段からのリセット信号に同期し、
かつそのリセット信号の有効時間よりも長い間、前記Ｃ
ＰＵのスタンバイ端子にリセット信号を供給する発振回
路リセット手段とを有する。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロコンピ
ュータ（ＣＰＵ）がプログラム暴走したときに正常に戻
すために用いられるウオッチドッグタイマ回路に関す
る。
ュータ（ＣＰＵ）がプログラム暴走したときに正常に戻
すために用いられるウオッチドッグタイマ回路に関す
る。
【０００２】
【従来の技術】従来のこの種のウオッチドッグタイマ回
路を図３に示すマイクロコンピュータ回路に基づいて説
明する。すなわち、同図において、マイクロコンピュー
タ２は、ＳＴＢＹ端子に例えばハイレベル信号が供給さ
れると、入力ポートＰINに供給される信号を、発振回路
１から供給されるクロックパルスに基づいて作動するプ
ログラムで加工して制御信号等を作成し、出力ポートＰ
OUT から出力する。またマイクロコンピュータ２は、前
記プログラム作動が正常に行われているときにはＰ１端
子から、前記クロックパルスが分周されて作成されたＰ
−ＲＵＮ信号をウオッチドッグタイマ回路３に出力す
る。
路を図３に示すマイクロコンピュータ回路に基づいて説
明する。すなわち、同図において、マイクロコンピュー
タ２は、ＳＴＢＹ端子に例えばハイレベル信号が供給さ
れると、入力ポートＰINに供給される信号を、発振回路
１から供給されるクロックパルスに基づいて作動するプ
ログラムで加工して制御信号等を作成し、出力ポートＰ
OUT から出力する。またマイクロコンピュータ２は、前
記プログラム作動が正常に行われているときにはＰ１端
子から、前記クロックパルスが分周されて作成されたＰ
−ＲＵＮ信号をウオッチドッグタイマ回路３に出力す
る。
【０００３】ウオッチドッグタイマ回路３は、エッジ検
出・ワンショット出力回路１２、積分回路４、比較回路
５、第１タイマ回路６から構成され、マイクロコンピュ
ータ２のＰ−ＲＵＮ端子から供給されるパルス信号をエ
ッジ検出・ワンショット出力回路１２でエッジ検出し、
ワンショット出力後、積分回路４で積分し（ここでは周
波数／電圧変換に相当するもの）、その積分値を比較回
路５で基準値と比較して、積分値が基準値より低い場合
にはマイクロコンピュータ２がプログラム暴走している
と判断して比較回路５から第１タイマ回路６にリセット
トリガ信号を供給する。第１タイマ回路６は、比較回路
５からリセットトリガ信号が供給される毎に一定時間の
間出力をローレベル状態にして、マイクロコンピュータ
２のリセット端子ＲＳＴにリセット信号を供給し、マイ
クロコンピュータ２のプログラム作動を初期状態に戻
す。なお、前記積分回路４と比較回路５とによって暴走
検出回路が形成され、マイクロコンピュータ２がプログ
ラム暴走しているか否かを判断している。また、前記比
較回路５の出力は、積分回路４の積分出力が基準値を下
回ったとき、１回のみではなく周期的に複数回ローレベ
ル状態に切り替わる構成になっている。
出・ワンショット出力回路１２、積分回路４、比較回路
５、第１タイマ回路６から構成され、マイクロコンピュ
ータ２のＰ−ＲＵＮ端子から供給されるパルス信号をエ
ッジ検出・ワンショット出力回路１２でエッジ検出し、
ワンショット出力後、積分回路４で積分し（ここでは周
波数／電圧変換に相当するもの）、その積分値を比較回
路５で基準値と比較して、積分値が基準値より低い場合
にはマイクロコンピュータ２がプログラム暴走している
と判断して比較回路５から第１タイマ回路６にリセット
トリガ信号を供給する。第１タイマ回路６は、比較回路
５からリセットトリガ信号が供給される毎に一定時間の
間出力をローレベル状態にして、マイクロコンピュータ
２のリセット端子ＲＳＴにリセット信号を供給し、マイ
クロコンピュータ２のプログラム作動を初期状態に戻
す。なお、前記積分回路４と比較回路５とによって暴走
検出回路が形成され、マイクロコンピュータ２がプログ
ラム暴走しているか否かを判断している。また、前記比
較回路５の出力は、積分回路４の積分出力が基準値を下
回ったとき、１回のみではなく周期的に複数回ローレベ
ル状態に切り替わる構成になっている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たマイクロコンピュータ回路にあっては、マイクロコン
ピュータ２がプログラム暴走したときにはウオッチドッ
グタイマ回路３からのリセット信号に基づいてプログラ
ムを初期状態に戻して正常動作させるようにしていたの
で、プログラム動作の作動タイミングを決めているクロ
ックパルスが異常である場合には何度リセット信号をマ
イクロコンピュータ２に供給しても正常動作には戻らな
いという問題点があった。
たマイクロコンピュータ回路にあっては、マイクロコン
ピュータ２がプログラム暴走したときにはウオッチドッ
グタイマ回路３からのリセット信号に基づいてプログラ
ムを初期状態に戻して正常動作させるようにしていたの
で、プログラム動作の作動タイミングを決めているクロ
ックパルスが異常である場合には何度リセット信号をマ
イクロコンピュータ２に供給しても正常動作には戻らな
いという問題点があった。
【０００５】そこで、この発明は、上記のような問題点
に着目してなされたもので、プログラム暴走時にはマイ
クロコンピュータ回路そのものの回路動作を全面的に停
止して再度やり直すことによって確実にプログラム動作
を正常に戻すウオッチドックタイマ回路を得ることを目
的とする。
に着目してなされたもので、プログラム暴走時にはマイ
クロコンピュータ回路そのものの回路動作を全面的に停
止して再度やり直すことによって確実にプログラム動作
を正常に戻すウオッチドックタイマ回路を得ることを目
的とする。
【０００６】
【課題を解決するための手段】この発明に係るウオッチ
ドッグタイマ回路は、ＣＰＵのプログラムの正常動作に
伴って作成される周期パルスを入力して、その周期パル
スが周期性を有するか否かによってプログラム暴走を判
断し、プログラム暴走と判断した場合にリセットトリガ
信号を出力する周期パルス監視回路と、該周期パルス監
視回路からのリセットトリガ信号を受けて少なくてもプ
ログラム動作を停止させるリセット信号を１回、前記Ｃ
ＰＵのリセット端子に供給するプログラムリセット手段
と、該プログラムリセット手段からのリセット信号に同
期し、かつそのリセット信号の有効時間よりも長い間、
前記ＣＰＵのスタンバイ端子にリセット信号を供給する
発振回路リセット手段とを有する。
ドッグタイマ回路は、ＣＰＵのプログラムの正常動作に
伴って作成される周期パルスを入力して、その周期パル
スが周期性を有するか否かによってプログラム暴走を判
断し、プログラム暴走と判断した場合にリセットトリガ
信号を出力する周期パルス監視回路と、該周期パルス監
視回路からのリセットトリガ信号を受けて少なくてもプ
ログラム動作を停止させるリセット信号を１回、前記Ｃ
ＰＵのリセット端子に供給するプログラムリセット手段
と、該プログラムリセット手段からのリセット信号に同
期し、かつそのリセット信号の有効時間よりも長い間、
前記ＣＰＵのスタンバイ端子にリセット信号を供給する
発振回路リセット手段とを有する。
【０００７】
【発明の実施の形態】この発明による実施の形態の構成
を図１に示すが、それらの図において図３の従来例で説
明したものとウオッチドッグタイマ回路１１が異なり、
他の構成部分は図３に示したものと同一のもの、または
均等なものであるので同一符号を付して、その詳細説明
を省略する。
を図１に示すが、それらの図において図３の従来例で説
明したものとウオッチドッグタイマ回路１１が異なり、
他の構成部分は図３に示したものと同一のもの、または
均等なものであるので同一符号を付して、その詳細説明
を省略する。
【０００８】すなわち、ウオッチドッグタイマ回路１１
は、エッジ検出・ワンショット出力回路１２、積分回路
４、比較回路５、第１タイマ回路６、立下りエッジ検出
回路７、カウンタ回路８、遅延回路９及び第２タイマ回
路１０等から構成され、立下りエッジ検出回路７は、前
記比較回路５から出力されるリセットトリガ信号の立下
りエッジを検出して（図２（Ｃ）参照）、カウンタ回路
８でその検出回数を１から５までカウントし、計数値が
１になったら出力をハイレベルにし、５になったら即座
に計数値を０にリセットして、出力をローレベル状態に
する（図２（Ｄ）参照）。
は、エッジ検出・ワンショット出力回路１２、積分回路
４、比較回路５、第１タイマ回路６、立下りエッジ検出
回路７、カウンタ回路８、遅延回路９及び第２タイマ回
路１０等から構成され、立下りエッジ検出回路７は、前
記比較回路５から出力されるリセットトリガ信号の立下
りエッジを検出して（図２（Ｃ）参照）、カウンタ回路
８でその検出回数を１から５までカウントし、計数値が
１になったら出力をハイレベルにし、５になったら即座
に計数値を０にリセットして、出力をローレベル状態に
する（図２（Ｄ）参照）。
【０００９】遅延回路９は前記カウンタ８の出力の変化
を遅延させて出力する。すなわち、図２Ｆに示すように
カウンタ回路８の出力がローレベルに変化するとその変
化をｔ３時間遅延せしめて所定時間のみ出力をローレベ
ルにして、その後ハイレベルに変化させる。
を遅延させて出力する。すなわち、図２Ｆに示すように
カウンタ回路８の出力がローレベルに変化するとその変
化をｔ３時間遅延せしめて所定時間のみ出力をローレベ
ルにして、その後ハイレベルに変化させる。
【００１０】第２タイマ回路１０は、前記遅延回路９か
ら出力される信号（図２（Ｆ））の立ち下がりエッジを
基準として、その立ち下がりエッジ検出直後の所定時間
ｔ２（＞ｔ３）の間出力をローレベル状態に維持して、
その後ハイレベルに切り換える。この第２タイマ回路１
０からの出力信号は、マイクロコンピュータ２のＳＴＢ
Ｙ端子に供給されることによって、マイクロコンピュー
タ２は発振回路１の動作を停止させると共に、第１タイ
マ回路６にも供給されて、第１タイマ回路６のタイマ時
間をｔ０からｔ１（＞ｔ２）に延長して作動させる（図
２（Ｈ）参照）。
ら出力される信号（図２（Ｆ））の立ち下がりエッジを
基準として、その立ち下がりエッジ検出直後の所定時間
ｔ２（＞ｔ３）の間出力をローレベル状態に維持して、
その後ハイレベルに切り換える。この第２タイマ回路１
０からの出力信号は、マイクロコンピュータ２のＳＴＢ
Ｙ端子に供給されることによって、マイクロコンピュー
タ２は発振回路１の動作を停止させると共に、第１タイ
マ回路６にも供給されて、第１タイマ回路６のタイマ時
間をｔ０からｔ１（＞ｔ２）に延長して作動させる（図
２（Ｈ）参照）。
【００１１】なお、上記実施の形態では、第２タイマ回
路１０からの出力信号に基づいてＳＴＢＹ端子にローレ
ベル信号を供給したが、同一信号を用いてマイクロコン
ピュータ２及び発振回路１の電源を遮断しても良いこと
は言うまでもないことである。
路１０からの出力信号に基づいてＳＴＢＹ端子にローレ
ベル信号を供給したが、同一信号を用いてマイクロコン
ピュータ２及び発振回路１の電源を遮断しても良いこと
は言うまでもないことである。
【００１２】次に上記構成の作用説明を行う。電源が投
入されてマイクロコンピュータ２が発振回路１からのク
ロックパルス信号に基づいて動作すると（図２（Ａ）の
区間Ｔ０の間）、その間マイクロコンピュータ２の端子
Ｐ１からＰ−ＲＵＮ信号がエッジ検出・ワンショット出
力回路１２を通して積分回路４に供給されるが、正規の
パルス信号であるので、積分結果（図２（Ｂ））は比較
回路５の基準値を上回っているので比較回路５の出力は
常にローレベルに維持され、マイクロコンピュータ２は
リセットされることはない。
入されてマイクロコンピュータ２が発振回路１からのク
ロックパルス信号に基づいて動作すると（図２（Ａ）の
区間Ｔ０の間）、その間マイクロコンピュータ２の端子
Ｐ１からＰ−ＲＵＮ信号がエッジ検出・ワンショット出
力回路１２を通して積分回路４に供給されるが、正規の
パルス信号であるので、積分結果（図２（Ｂ））は比較
回路５の基準値を上回っているので比較回路５の出力は
常にローレベルに維持され、マイクロコンピュータ２は
リセットされることはない。
【００１３】次に、マイクロコンピュータ２がプログラ
ム暴走を開始すると（図２（Ａ）区間Ｔ１の間）、マイ
クロコンピュータ２の端子Ｐ１から出力されるＰ−ＲＵ
Ｎ信号がローレベルまたはハイレベルに維持され、パル
スでなくなるので積分回路４で周波数／電圧変換され
ず、出力は低下を開始して、比較回路５の基準値を下回
ると、リセットトリガ信号が第１タイマ回路６と、立下
りエッジ検出回路７に供給され、第１タイマ回路６は４
回目のリセットパルスまでは比較回路５からの出力と同
一状態になるが、５回目は図２（Ｈ）に示すように、第
２タイマ回路１０からマイクロコンピュータ２のＳＴＢ
Ｙ端子にリセット信号が供給されている時間ｔ２より長
く、リセット信号が維持され、時間ｔ１までの間延長さ
れる。すなわち、発振回路１が正常発振状態になってか
らプログラムを動作（リセット解除）させるようになっ
ている。
ム暴走を開始すると（図２（Ａ）区間Ｔ１の間）、マイ
クロコンピュータ２の端子Ｐ１から出力されるＰ−ＲＵ
Ｎ信号がローレベルまたはハイレベルに維持され、パル
スでなくなるので積分回路４で周波数／電圧変換され
ず、出力は低下を開始して、比較回路５の基準値を下回
ると、リセットトリガ信号が第１タイマ回路６と、立下
りエッジ検出回路７に供給され、第１タイマ回路６は４
回目のリセットパルスまでは比較回路５からの出力と同
一状態になるが、５回目は図２（Ｈ）に示すように、第
２タイマ回路１０からマイクロコンピュータ２のＳＴＢ
Ｙ端子にリセット信号が供給されている時間ｔ２より長
く、リセット信号が維持され、時間ｔ１までの間延長さ
れる。すなわち、発振回路１が正常発振状態になってか
らプログラムを動作（リセット解除）させるようになっ
ている。
【００１４】すなわち、カウンタ８では比較回路５から
出力されるリセットトリガ信号の立ち下がりエッジの出
現回数を計数して、５回目を検出したとき、そのタイミ
ングを遅延回路９を用いて、ｔ３時間遅延させる。その
ｔ３時間の遅延の後に第２タイマ回路１０からマイクロ
コンピュータ２のＳＴＢＹ端子に発振回路１の発振動作
を停止させる信号をｔ２時間供給すると共に、第１タイ
マ回路６から出力される５回目のリセット信号の発生時
間をｔ１時間まで延長させる。
出力されるリセットトリガ信号の立ち下がりエッジの出
現回数を計数して、５回目を検出したとき、そのタイミ
ングを遅延回路９を用いて、ｔ３時間遅延させる。その
ｔ３時間の遅延の後に第２タイマ回路１０からマイクロ
コンピュータ２のＳＴＢＹ端子に発振回路１の発振動作
を停止させる信号をｔ２時間供給すると共に、第１タイ
マ回路６から出力される５回目のリセット信号の発生時
間をｔ１時間まで延長させる。
【００１５】
【発明の効果】以上説明したように、この発明よれば、
マイクロコンピュータのプログラム動作をリセットする
と共に、クロックパルスを作成する発振回路の動作もリ
セットするので、何らかの原因で発振周波数がずれた
り、停止したりしていても再スタートすることによって
マイクロコンピュータ回路の動作を確実に正常動作に戻
すことができるという効果が得られる。
マイクロコンピュータのプログラム動作をリセットする
と共に、クロックパルスを作成する発振回路の動作もリ
セットするので、何らかの原因で発振周波数がずれた
り、停止したりしていても再スタートすることによって
マイクロコンピュータ回路の動作を確実に正常動作に戻
すことができるという効果が得られる。
【図１】本発明の実施の形態を説明するためのマイクロ
コンピュータ回路の回路ブロック説明図である。
コンピュータ回路の回路ブロック説明図である。
【図２】図１におけるウオッチドッグタイマ回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図３】従来のマイクロコンピュータ回路に用いられて
いるウオッチドッグタイマ回路の回路ブロック説明図で
ある。
いるウオッチドッグタイマ回路の回路ブロック説明図で
ある。
１ 発振回路 ２ マイクロコンピュータ ３、１１ ウオッチドッグタイマ回路 ４ 積分回路 ５ 比較回路 ６、１０ タイマ回路 ７ 立下りエッジ検出回路 ８ カウンタ回路 ９ 遅延回路 １２ エッジ検出・ワンショット出力回路
Claims (1)
- 【請求項１】 ＣＰＵ（２）のプログラムの正常動作に
伴って作成される周期パルスを入力して、その周期パル
スが周期性を有するか否かによってプログラム暴走を判
断し、プログラム暴走と判断した場合にリセットトリガ
信号を出力する周期パルス監視回路（４、５）と、該周
期パルス監視回路からのリセットトリガ信号を受けて少
なくともプログラム動作を停止させるリセット信号を１
回、前記ＣＰＵのリセット端子に供給するプログラムリ
セット手段と、該プログラムリセット手段からのリセッ
ト信号に同期し、かつそのリセット信号の有効時間より
も長い間、前記ＣＰＵのスタンバイ端子にリセット信号
を供給する発振回路リセット手段（７、８、９、１０）
とを有することを特徴とするウオッチドッグタイマ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230363A JPH0973404A (ja) | 1995-09-07 | 1995-09-07 | ウオッチドッグタイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230363A JPH0973404A (ja) | 1995-09-07 | 1995-09-07 | ウオッチドッグタイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0973404A true JPH0973404A (ja) | 1997-03-18 |
Family
ID=16906692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7230363A Pending JPH0973404A (ja) | 1995-09-07 | 1995-09-07 | ウオッチドッグタイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0973404A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343334B1 (en) | 1998-10-20 | 2002-01-29 | Mitsubishi Electric System Lsi Design Corporation | Detector of an oscillation stopping and an apparatus for executing a treatment after the detection of an oscillation stopping |
| KR20180044845A (ko) * | 2016-09-21 | 2018-05-03 | 선전 구딕스 테크놀로지 컴퍼니, 리미티드 | 단일칩 컴퓨터 시스템 및 단일칩 컴퓨터 시스템을 위한 리셋 방법 |
-
1995
- 1995-09-07 JP JP7230363A patent/JPH0973404A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343334B1 (en) | 1998-10-20 | 2002-01-29 | Mitsubishi Electric System Lsi Design Corporation | Detector of an oscillation stopping and an apparatus for executing a treatment after the detection of an oscillation stopping |
| KR20180044845A (ko) * | 2016-09-21 | 2018-05-03 | 선전 구딕스 테크놀로지 컴퍼니, 리미티드 | 단일칩 컴퓨터 시스템 및 단일칩 컴퓨터 시스템을 위한 리셋 방법 |
| US11016548B2 (en) | 2016-09-21 | 2021-05-25 | Shenzhen GOODIX Technology Co., Ltd. | Single chip system and reset method for single chip system |
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