JPH0973426A

JPH0973426A - 入出力ポート、入力ポート及びマイクロコントローラ

Info

Publication number: JPH0973426A
Application number: JP7225428A
Authority: JP
Inventors: Toshiyuki Kamimura; 俊之上村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-09-01
Filing date: 1995-09-01
Publication date: 1997-03-18

Abstract

(57)【要約】【課題】ＣＰＵのストップ命令実行時、リセット時又
は外部バス開放時にも、入出力パッドからの初段のトラ
ンジスタのゲート電圧をハードウェア的に安定させ、低
消費電力化が図れると共に、上述のときに入力電圧を安
定させるためのプログラムが不要な入出力ポートの提
供。【解決手段】ＣＰＵ３２からの信号を記憶する記憶手
段１７の記憶信号に従って、入出力パッド２６を入力状
態又は出力状態にすることにより、入力ポート又は出力
ポートに設定される入出力ポート。入出力パッド２６に
接続され、入出力パッド２６を出力状態にすべき出力回
路３４と、入出力パッド２６を入力状態にすべき入力回
路２０と、入力回路２０の入力端子を入出力パッド２６
又は固定電位端子に切り換え接続する切り換え手段１，
２，３とを備える構成である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコントロ
ーラにおける入出力ポート及び入力ポートの非稼働時の
電位を固定する手段に関するものである。

【０００２】

【従来の技術】図３は、従来の入出力ポートの１ビット
分及びマイクロコントローラの要部構成例を示すブロッ
ク図である。このマイクロコントローラの入出力ポート
は、入出力パッド２６から出力すべき、データバス３１
からのデータを記憶するデータレジスタ１８の１ビット
分の出力が、２入力ＮＡＮＤ回路２１及び２入力ＮＯＲ
回路２３のそれぞれの一方の入力端子へ与えられてい
る。また、データバス３１からのデータを記憶する方向
レジスタ１７の１ビット分の出力が、２入力ＮＡＮＤ回
路２１の他方の入力ポートへ与えられると共に、インバ
ータ２２を介して２入力ＮＯＲ回路２３の他方の入力端
子へ与えられている。方向レジスタ１７はバッファ１６
により正帰還をかけられ、データレジスタ１８は、方向
レジスタ１７の１ビット分の出力が制御信号線に接続さ
れたトライステートバッファ１９により正帰還をかけら
れている。

【０００３】一方、入出力パッド２６には、入力された
データを内部回路へ伝送する入力信号線３０が接続され
ると共に、電源電位Ｖccにソースが接続されたＰチャネ
ル形ＦＥＴ２４及びソースが接地されたＮチャネル形Ｆ
ＥＴ２５の共通接続されたドレインからの出力信号線が
接続されている。Ｐチャネル形ＦＥＴ２４のゲートには
２入力ＮＡＮＤ回路２１の出力端子が接続され、Ｎチャ
ネル形ＦＥＴ２５のゲートには２入力ＮＯＲ回路２３の
出力端子が接続されている。入力信号線３０は、方向レ
ジスタ１７の１ビット分の反転出力が制御信号線に与え
られたトライステートバッファ２０を介して、データバ
ス３１（外部バス）に接続されている。データバス３１
には、ＣＰＵ３２及びメモリ３３が接続されている。

【０００４】方向レジスタ１７及びデータレジスタ１８
には、ＣＰＵ３２からのリセット信号が与えられるリセ
ット信号線１７ａが接続されている。Ｐチャネル形ＦＥ
Ｔ２４、Ｎチャネル形ＦＥＴ２５、２入力ＮＡＮＤ回路
２１、２入力ＮＯＲ回路２３及びインバータ２２は、方
向レジスタ１７の出力により制御されるトライステート
バッファ３４を構成しており、トライステートバッファ
１９，２０も同様の構成である。

【０００５】以下に、このような構成の入出力ポートの
１ビット分及びマイクロコントローラの動作を説明す
る。ＣＰＵ３２のストップ命令実行時、リセット時又は
外部バス開放時には、入出力ポートの入力／出力を設定
する方向レジスタ１７が記憶する信号は、全ビット分が
Ｌレベルになっている。これにより、２入力ＮＡＮＤ回
路２１及び２入力ＮＯＲ回路２３のそれぞれの一方の入
力は、Ｌレベル及びＨレベルになる。従って、データレ
ジスタ１８からの出力レベルに関係なく、２入力ＮＡＮ
Ｄ回路２１からはＨレベルが、２入力ＮＯＲ回路２３か
らはＬレベルがそれぞれ出力され、Ｐチャネル形ＦＥＴ
２４及びＮチャネル形ＦＥＴ２５はそれぞれオフにな
る。

【０００６】また、トライステートバッファ１９，２０
は、方向レジスタ１７のＬレベル信号により、それぞれ
オフ、オンになる。そのため、入出力パッド２６は高入
力インピーダンス状態になり、入出力ポートは入力ポー
トに設定される。

【０００７】この後、入出力ポートを出力ポートとして
使用するときは、データバス３１を介して方向レジスタ
１７へビット毎にＨレベルの信号を設定する。これによ
り、２入力ＮＡＮＤ回路２１及び２入力ＮＯＲ回路２３
のそれぞれの一方の入力は、Ｈレベル及びＬレベルにな
る。また、トライステートバッファ１９，２０は、方向
レジスタ１７のＨレベル信号により、それぞれオン、オ
フになる。従って、データレジスタ１８からの出力がＨ
レベルのとき、２入力ＮＡＮＤ回路２１及び２入力ＮＯ
Ｒ回路２３からは、Ｌレベル信号がそれぞれ出力され、
Ｐチャネル形ＦＥＴ２４はオンに、Ｎチャネル形ＦＥＴ
２５はオフになり、入出力パッド２６の電位はＨレベル
になる。

【０００８】一方、データレジスタ１８からの出力がＬ
レベルのとき、２入力ＮＡＮＤ回路２１及び２入力ＮＯ
Ｒ回路２３からは、Ｈレベル信号がそれぞれ出力され、
Ｐチャネル形ＦＥＴ２４はオフに、Ｎチャネル形ＦＥＴ
２５はオンになり、入出力パッド２６の電位はＬレベル
になる。従って、入出力パッド２６の電位は、データレ
ジスタ１８の出力レベルに等しくなり、方向レジスタ１
７の全ビットにＨレベルの信号を設定することにより、
入出力ポートは出力ポートに設定される。この後、入出
力ポートを入力ポートとして使用するときは、データバ
ス３１を介して方向レジスタ１７へビット毎にＬレベル
の信号を設定する。入力ポートのときの動作は、上述の
説明と同様であり、入出力パッド２６に入力された信号
は、トライステートバッファ２０を通じてデータバス３
１へ送り出される。

【０００９】

【発明が解決しようとする課題】上述のように、入出力
ポートは、ＣＰＵ３２のストップ命令実行時、リセット
時又は外部バス開放時から、方向レジスタ１７の各ビッ
トがＣＰＵ３２によりＨレベルに設定される迄は、各ビ
ットは入力状態に設定されている。ところが、この状態
で入出力パッド２６を電気的に開放し入出力ポートを入
力状態にして、マイクロコントローラを作動させると、
トライステートバッファ２０はフローティング状態であ
り、入出力パッド２６から入り込むノイズにより、入力
信号レベルがＨレベルにもＬレベルにも容易に変化す
る。そのため、トライステートバッファ２０内のＰチャ
ネル形ＦＥＴからＮチャネル形ＦＥＴ（トライステート
バッファ３４参照）へ流れる貫通電流が発生して消費電
流が増加したり、内部回路の誤動作が生じることがあっ
た。

【００１０】このため、従来は、方向レジスタ１７の各
ビットをＨレベルに設定して、トライステートバッファ
２０への入力電圧を安定させることによって、貫通電流
の発生を防止したり、チップ外に別の回路を付加して、
信号線を電源端子又は接地端子に接続するようにしてい
た。また、上述の問題に関しては、入出力パッドを使用
しないときには、プルアップ手段等で入力初段のトラン
ジスタのゲート電圧を固定する特開平５−１０２８３２
号公報、特開平２−１９５７１８号公報、特開平１−１
２５０２０号公報等が、既に開示されている。

【００１１】本発明は、上述の事情に鑑みてなされたも
のであり、第１発明は、入力回路の入力端子を入出力パ
ッド又は固定電位端子に切り換え接続する切り換え手段
を設けることにより、ＣＰＵのストップ命令実行時、リ
セット時又は外部バス開放時にも、入出力パッドからの
初段のトランジスタのゲート電圧をハードウェア的に安
定させ、低消費電力化が図れると共に、上述のときに入
力電圧を安定させるためのプログラムが不要な入出力ポ
ートを提供することを目的とする。第２発明は、ＣＰＵ
のストップ命令実行時、リセット時又は外部バス開放時
には、入力回路の入力端子を固定電位端子に切り換え接
続すべくなしてある切り換え手段を設けることにより、
ＣＰＵのストップ命令実行時、リセット時又は外部バス
開放時にも、入出力パッドからの初段のトランジスタの
ゲート電圧をハードウェア的に安定させ、低消費電力化
が図れると共に、上述のときに入力電圧を安定させるた
めのプログラムが不要な入出力ポートを提供することを
目的とする。

【００１２】第３発明は、請求項１又は２記載の入出力
ポートを設けることにより、ＣＰＵのストップ命令実行
時、リセット時又は外部バス開放時にも、入出力パッド
からの初段のトランジスタのゲート電圧をハードウェア
的に安定させ、低消費電力化が図れると共に、上述のと
きに入力電圧を安定させるためのプログラムが不要なマ
イクロコントローラを提供することを目的とする。第４
発明は、記憶手段の記憶信号とＣＰＵからの制御信号と
に従って、入力回路の入力端子を入力パッド及び固定電
位端子の何れか一方又は両方に接続する切り換え回路を
設けることにより、ＣＰＵのストップ命令実行時、リセ
ット時又は外部バス開放時にも、入力パッドからの初段
のトランジスタのゲート電圧をハードウェア的に安定さ
せ、低消費電力化が図れると共に、上述のときに入力電
圧を安定させるためのプログラムが不要な入力ポートを
提供することを目的とする。

【００１３】第５発明は、ＣＰＵのストップ命令実行
時、リセット時又は外部バス開放時には、ＣＰＵからの
制御信号により、入力回路の入力端子を固定電位端子に
切り換え接続すべくなしてある切り換え回路を設けるこ
とにより、上述のときにも、入力パッドからの初段のト
ランジスタのゲート電圧をハードウェア的に安定させ、
低消費電力化が図れると共に、上述のときに入力電圧を
安定させるためのプログラムが不要な入力ポートを提供
することを目的とする。

【００１４】第６発明は、記憶手段の記憶信号とＣＰＵ
からの制御信号との論理を取る論理素子と、その論理素
子の出力信号により、入力回路の入力端子と固定電位端
子とを接続又は切り離しする第１のスイッチング素子
と、ＣＰＵからの制御信号により、入力端子と入力パッ
ドとを接続又は切り離しする第２のスイッチング素子と
を備える切り換え回路を設けることにより、ＣＰＵのス
トップ命令実行時、リセット時又は外部バス開放時に
も、入力パッドからの初段のトランジスタのゲート電圧
をハードウェア的に安定させ、低消費電力化が図れると
共に、上述のときに入力電圧を安定させるためのプログ
ラムが不要な入力ポートを提供することを目的とする。

【００１５】第７発明は、請求項４〜６の何れかに記載
の入力ポートを設けることにより、ＣＰＵのストップ命
令実行時、リセット時又は外部バス開放時にも、入力パ
ッドからの初段のトランジスタのゲート電圧をハードウ
ェア的に安定させ、低消費電力化が図れると共に、上述
のときに入力電圧を安定させるためのプログラムが不要
なマイクロコントローラを提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明の第１発明に係る
入出力ポートは、ＣＰＵからの信号を記憶する記憶手段
の記憶信号に従って、入出力パッドを入力状態又は出力
状態にすることにより、入力ポート又は出力ポートに設
定される入出力ポートにおいて、前記入出力パッドに接
続され、該入出力パッドを出力状態にすべき出力回路
と、該入出力パッドを入力状態にすべき入力回路と、該
入力回路の入力端子を前記入出力パッド又は固定電位端
子に切り換え接続する切り換え手段とを備えることを特
徴とする。この入出力ポートでは、切り換え手段が、入
力回路の入力端子を入出力パッド又は固定電位端子に切
り換え接続する。

【００１７】第２発明に係る入出力ポートは、切り換え
手段は、ＣＰＵのストップ命令実行時、該ＣＰＵのリセ
ット時又は外部バス開放時には、入力回路の入力端子を
固定電位端子に切り換え接続すべくなしてあることを特
徴とする。この入出力ポートでは、ＣＰＵのストップ命
令実行時、リセット時又は外部バス開放時に、切り換え
手段は、入力回路の入力端子を固定電位端子に切り換え
接続する。

【００１８】第３発明に係るマイクロコントローラは、
請求項１又は２記載の入出力ポートを備えることを特徴
とする。

【００１９】第４発明に係る入力ポートは、ＣＰＵから
の信号を記憶する記憶手段の記憶信号に従って、入力パ
ッドを入力状態又は非入力状態にする入力ポートにおい
て、前記入力パッドを入力状態にすべき入力回路と、前
記記憶信号と前記ＣＰＵからの制御信号とに従って、前
記入力回路の入力端子を前記入力パッド及び固定電位端
子の何れか一方又は両方に接続する切り換え回路とを備
えることを特徴とする。この入力ポートでは、切り換え
回路が、記憶手段の記憶信号とＣＰＵからの制御信号と
に従って、入力回路の入力端子を入力パッド及び固定電
位端子の何れか一方又は両方に接続する。

【００２０】第５発明に係る入力ポートは、切り換え回
路は、切り換え回路は、ＣＰＵのストップ命令実行時、
該ＣＰＵのリセット時又は該外部バス開放時には、ＣＰ
Ｕからの制御信号により、入力回路の入力端子を固定電
位端子に切り換え接続すべくなしてあることを特徴とす
る。この入力ポートでは、ＣＰＵのストップ命令実行
時、リセット時又は外部バス開放時には、切り換え回路
が、ＣＰＵからの制御信号により、入力回路の入力端子
を固定電位端子に切り換え接続する。

【００２１】第６発明に係る入力ポートは、切り換え回
路は、記憶手段の記憶信号とＣＰＵからの制御信号との
論理を取る論理素子と、該論理素子の出力信号により、
入力回路の入力端子と固定電位端子とを接続又は切り離
しする第１のスイッチング素子と、前記制御信号によ
り、前記入力端子と入力パッドとを接続又は切り離しす
る第２のスイッチング素子とを備えることを特徴とす
る。この入力ポートでは、第１のスイッチング素子が、
論理素子の出力信号により、入力回路の入力端子と固定
電位端子とを接続又は切り離しし、第２のスイッチング
素子が、ＣＰＵからの制御信号により、入力端子と入力
パッドとを接続又は切り離しする。

【００２２】第７発明に係るマイクロコントローラは、
請求項４〜６の何れかに記載の入力ポートを備えること
を特徴とする。

【００２３】

【発明の実施の形態】以下に、本発明の実施の形態を、
それを示す図面を参照しながら説明する。図１は、本発
明に係る入出力ポートの１ビット分及びマイクロコント
ローラの要部構成例を示すブロック図である。このマイ
クロコントローラの入出力ポートは、入出力パッド２６
から出力すべき、データバス３１からのデータを記憶す
るデータレジスタ１８の１ビット分の出力が、２入力Ｎ
ＡＮＤ回路２１及び２入力ＮＯＲ回路２３のそれぞれの
一方の入力端子へ与えられている。

【００２４】また、データバス３１からのデータを記憶
する方向レジスタ１７の１ビット分の出力が、２入力Ｎ
ＡＮＤ回路２１の他方の入力ポートへ与えられると共
に、インバータ２２を介して２入力ＮＯＲ回路２３の他
方の入力端子へ与えられている。方向レジスタ１７はバ
ッファ１６により正帰還をかけられ、データレジスタ１
８は、方向レジスタ１７の１ビット分の出力が制御信号
線に接続されたトライステートバッファ１９により正帰
還をかけられている。

【００２５】一方、入出力パッド２６には、入力された
データを内部回路へ伝送する入力信号線３０が接続され
ると共に、電源電位Ｖccにソースが接続されたＰチャネ
ル形ＦＥＴ２４及びソースが接地されたＮチャネル形Ｆ
ＥＴ２５の共通接続されたドレインからの出力信号線が
接続されている。Ｐチャネル形ＦＥＴ２４のゲートには
２入力ＮＡＮＤ回路２１の出力端子が接続され、Ｎチャ
ネル形ＦＥＴ２５のゲートには２入力ＮＯＲ回路２３の
出力端子が接続されている。

【００２６】入力信号線３０は、ＣＰＵ３２からの制御
信号線１がゲート接続されたＰチャネル形ＦＥＴ３を介
して、方向レジスタ１７の１ビット分の反転出力が制御
信号線に与えられたトライステートバッファ２０の入力
端子線４に接続されている。トライステートバッファ２
０の入力端子線４には、ＣＰＵ３２からの制御信号線１
がゲート接続されソースが接地されたＮチャネル形ＦＥ
Ｔ２のドレインが接続されている。トライステートバッ
ファ２０の出力端子は、データバス３１（外部バス）に
接続されている。データバス３１には、ＣＰＵ３２及び
メモリ３３が接続されている。

【００２７】方向レジスタ１７及びデータレジスタ１８
には、ＣＰＵ３２からのリセット信号が与えられるリセ
ット信号線１７ａが接続されている。Ｐチャネル形ＦＥ
Ｔ２４、Ｎチャネル形ＦＥＴ２５、２入力ＮＡＮＤ回路
２１、２入力ＮＯＲ回路２３及びインバータ２２は、方
向レジスタ１７の出力により制御されるトライステート
バッファ３４を構成しており、トライステートバッファ
１９，２０も同様の構成である。

【００２８】以下に、このような構成の入出力ポートの
１ビット分及びマイクロコントローラの動作を説明す
る。ＣＰＵ３２のストップ命令実行時、リセット時又は
外部バス開放時には、入出力ポートの入力／出力を設定
する方向レジスタ１７が記憶する信号は、全ビット分が
Ｌレベルになっている。これにより、２入力ＮＡＮＤ回
路２１及び２入力ＮＯＲ回路２３のそれぞれの一方の入
力は、Ｌレベル及びＨレベルになる。従って、データレ
ジスタ１８からの出力レベルに関係なく、２入力ＮＡＮ
Ｄ回路２１からはＨレベルが、２入力ＮＯＲ回路２３か
らはＬレベルがそれぞれ出力され、Ｐチャネル形ＦＥＴ
２４及びＮチャネル形ＦＥＴ２５はそれぞれオフにな
る。また、トライステートバッファ１９，２０は、方向
レジスタ１７のＬレベル信号により、それぞれオフ、オ
ンになる。

【００２９】一方、ＣＰＵ３２のストップ命令実行時、
リセット時又は外部バス開放時には、ＣＰＵ３２から制
御信号線１にＨレベルの信号が与えられる。そのため、
Ｎチャネル形ＦＥＴ２及びＰチャネル形ＦＥＴ３は、そ
れぞれオン及びオフになり、トライステートバッファ２
０の入力端子線４は接地電位に固定される。そのため、
入出力パッド２６は高入力インピーダンス状態になり、
入出力ポートは入力ポートの状態になるが、トライステ
ートバッファ２０の入力端子線４は、入出力パッド２６
と切り離され、接地電位に固定される。これにより、ト
ライステートバッファ２０内のＰチャネル形ＦＥＴ及び
Ｎチャネル形ＦＥＴ（トライステートバッファ３４参
照）の各ゲートは接地されて安定し、Ｐチャネル形ＦＥ
ＴからＮチャネル形ＦＥＴへ流れる貫通電流は発生しな
い。従って、無駄な電力が消費されることがない。

【００３０】この後、入出力ポートを出力ポートとして
使用するときは、データバス３１を介して方向レジスタ
１７へビット毎にＨレベルの信号を設定する。これによ
り、２入力ＮＡＮＤ回路２１及び２入力ＮＯＲ回路２３
のそれぞれの一方の入力は、Ｈレベル及びＬレベルにな
る。また、トライステートバッファ１９，２０は、方向
レジスタ１７のＨレベル信号により、それぞれオン、オ
フになる。従って、データレジスタ１８からの出力がＨ
レベルのとき、２入力ＮＡＮＤ回路２１及び２入力ＮＯ
Ｒ回路２３からは、Ｌレベル信号がそれぞれ出力され、
Ｐチャネル形ＦＥＴ２４はオンに、Ｎチャネル形ＦＥＴ
２５はオフになり、入出力パッド２６の電位はＨレベル
になる。

【００３１】一方、データレジスタ１８からの出力がＬ
レベルのとき、２入力ＮＡＮＤ回路２１及び２入力ＮＯ
Ｒ回路２３からは、Ｈレベル信号がそれぞれ出力され、
Ｐチャネル形ＦＥＴ２４はオフに、Ｎチャネル形ＦＥＴ
２５はオンになり、入出力パッド２６の電位はＬレベル
になる。従って、入出力パッド２６の電位は、データレ
ジスタ１８の出力レベルに等しくなり、方向レジスタ１
７の全ビットにＨレベルの信号を設定することにより、
入出力ポートは出力ポートに設定される。

【００３２】この後、入出力ポートを入力ポートとして
使用するときは、データバス３１を介して方向レジスタ
１７へビット毎にＬレベルの信号を設定する。これによ
り、２入力ＮＡＮＤ回路２１及び２入力ＮＯＲ回路２３
のそれぞれの一方の入力は、Ｌレベル及びＨレベルにな
る。従って、データレジスタ１８からの出力レベルに関
係なく、２入力ＮＡＮＤ回路２１からはＨレベルが、２
入力ＮＯＲ回路２３からはＬレベルがそれぞれ出力さ
れ、Ｐチャネル形ＦＥＴ２４及びＮチャネル形ＦＥＴ２
５はそれぞれオフになる。また、トライステートバッフ
ァ１９，２０は、方向レジスタ１７のＬレベル信号によ
り、それぞれオフ、オンになる。

【００３３】一方、入出力ポートを入力ポートとして使
用するときは、ＣＰＵ３２から制御信号線１にＬレベル
の信号が与えられる。そのため、Ｎチャネル形ＦＥＴ２
及びＰチャネル形ＦＥＴ３は、それぞれオフ及びオンに
なり、トライステートバッファ２０の入力端子は入出力
パッド２６に接続される。そのため、入出力パッド２６
は高入力インピーダンス状態になり、入出力ポートは入
力ポートの状態になって、入出力パッド２６に入力され
た信号は、トライステートバッファ２０を通じてデータ
バス３１へ送り出される。

【００３４】図２は、本発明に係る入力ポートの１ビッ
ト分の１形態及びマイクロコントローラの要部構成例を
示すブロック図である。このマイクロコントローラの入
力ポートは、データバス３１からのデータを記憶するプ
ルアップレジスタ９と、プルアップレジスタ９の記憶信
号とＣＰＵ３２からの制御信号線２９により与えられる
制御信号との和論理を取るＯＲ回路１０とを備えてい
る。

【００３５】また、インバータ１１の入力端子線３５と
抵抗１５を介した電源端子Ｖccとを、ＯＲ回路１０の出
力信号により、接続又は切り離しするＮチャネル型ＦＥ
Ｔ１２と、インバータ１１の入力端子線３５と入力パッ
ド１４とを、制御信号線２９から与えられる制御信号に
より、接続又は切り離しするＰチャネル型ＦＥＴ１３と
を備えている。インバータ１１は、Ｃ−ＭＯＳで構成さ
れ、電源端子Ｖccと接地端子との間に、ドレインが共通
接続されたＰチャネル型ＦＥＴとＮチャネル型ＦＥＴと
を備えている。データバス３１には、ＣＰＵ３２及びメ
モリ３３が接続されている。

【００３６】以下に、このような構成の入力ポートの１
ビット分及びマイクロコントローラの動作を説明する。
制御信号線２９は、ＣＰＵ３２が通常に作動していると
きＬレベルとなり、ＣＰＵ３２のストップ命令実行時、
リセット時又は外部バス（データバス３１）開放時には
Ｈレベルとなる。ＣＰＵが通常に作動しているとき、制
御信号線２９はＬレベルであるから、Ｐチャネル型ＦＥ
Ｔ１３はオンになる。これによって、プルアップレジス
タ９の記憶信号がＬレベルのとき、この入力ポートは作
動し、入力パッド１４に入力された信号は、インバータ
１１を通じてデータバス３１へ送り出される。プルアッ
プレジスタ９の記憶信号がＨレベルのとき、ＯＲ回路１
０の出力信号はＨレベルとなり、Ｎチャネル型ＦＥＴ１
２はオンになる。これによって、入力パッド１４及びイ
ンバータ１１の入力端子線３５はプルアップされる。

【００３７】ＣＰＵ３２のストップ命令実行時、リセッ
ト時又は外部バス開放時には、制御信号線２９はＨレベ
ルであるから、プルアップレジスタ９の記憶信号に関係
なく、ＯＲ回路１０の出力信号はＨレベルとなり、Ｎチ
ャネル型ＦＥＴ１２はオンになって、インバータ１１の
入力端子線３５はプルアップされる。また、Ｐチャネル
型ＦＥＴ１３はオフになり、インバータ１１の入力端子
線３５と入力パッド１４とは切り離される。従って、イ
ンバータ１１の入力端子線３５は、Ｈレベルにプルアッ
プされて安定するので、インバータ１１を構成するＣ−
ＭＯＳのＰチャネル形ＦＥＴ及びＮチャネル形ＦＥＴの
各ゲートもＨレベルにプルアップされて安定し、Ｐチャ
ネル形ＦＥＴからＮチャネル形ＦＥＴへ流れる貫通電流
は発生しない。従って、無駄な電力が消費されることが
ない。

【００３８】ここで、制御信号線２９が存在しない場合
を考えて見る。ＣＰＵのストップ命令実行時、リセット
時又は外部バス開放時には、プログラムによりプルアッ
プレジスタ９にＨレベル信号をセットしない限り、イン
バータ１１の入力端子線３５の電位は、フローティング
状態にある入力パッド１４と同様にフローティング状態
になる。そのため、インバータ１１内のＰチャネル形Ｆ
ＥＴ及びＮチャネル形ＦＥＴはフローティング状態とな
って、貫通電流が発生し、電力が消費されることにな
る。

【００３９】

【発明の効果】第１，２発明に係る入出力ポートによれ
ば、ＣＰＵのストップ命令実行時、リセット時又は外部
バス開放時にも、入出力パッドからの初段のトランジス
タのゲート電圧をハードウェア的に安定させ、低消費電
力化が図れると共に、上述のときに入力電圧を安定させ
るためのプログラムが不要である。

【００４０】第３発明に係るマイクロコントローラによ
れば、ＣＰＵのストップ命令実行時、リセット時又は外
部バス開放時にも、入出力パッドからの初段のトランジ
スタのゲート電圧をハードウェア的に安定させ、低消費
電力化が図れると共に、上述のときに入力電圧を安定さ
せるためのプログラムが不要である

【００４１】第４〜６発明に係る入力ポートによれば、
ＣＰＵのストップ命令実行時、リセット時又は外部バス
開放時にも、入力パッドからの初段のトランジスタのゲ
ート電圧をハードウェア的に安定させ、低消費電力化が
図れると共に、上述のときに入力電圧を安定させるため
のプログラムが不要である。

【００４２】第７発明に係るマイクロコントローラによ
れば、ＣＰＵのストップ命令実行時、リセット時又は外
部バス開放時にも、入力パッドからの初段のトランジス
タのゲート電圧をハードウェア的に安定させ、低消費電
力化が図れると共に、上述のときに入力電圧を安定させ
るためのプログラムが不要である。

【図面の簡単な説明】

【図１】本発明に係る入出力ポートの１形態の１ビッ
ト分及びマイクロコントローラの要部構成例を示すブロ
ック図である。

【図２】本発明に係る入力ポートの１形態の１ビット
分及びマイクロコントローラの要部構成例を示すブロッ
ク図である。

【図３】従来の入出力ポートの１ビット分及びマイク
ロコントローラの１例の構成を示すブロック図である。

【符号の説明】

１，２９制御信号線、２，２５Ｎチャネル形ＦＥ
Ｔ、３，２４Ｐチャネル形ＦＥＴ、４トライステー
トバッファの入力端子線、９プルアップレジスタ（記
憶手段）、１０ＯＲ回路（論理素子）、１１インバ
ータ（入力回路）、１２Ｎチャネル形ＦＥＴ（第１の
スイッチング素子）、１３Ｐチャネル形ＦＥＴ（第２
のスイッチング素子）、１４入力パッド、１５抵
抗、１７方向レジスタ（記憶手段）、１８データレ
ジスタ、２０トライステートバッファ（入力回路）、
２６入出力パッド、３１データバス、３２ＣＰ
Ｕ、３４トライステートバッファ（出力回路）、３５
インバータの入力端子線、Ｖcc 電源端子（電源電
位）。

Claims

【特許請求の範囲】

【請求項１】ＣＰＵからの信号を記憶する記憶手段の
記憶信号に従って、入出力パッドを入力状態又は出力状
態にすることにより、入力ポート又は出力ポートに設定
される入出力ポートにおいて、前記入出力パッドに接続され、該入出力パッドを出力状
態にすべき出力回路と、該入出力パッドを入力状態にす
べき入力回路と、該入力回路の入力端子を前記入出力パ
ッド又は固定電位端子に切り換え接続する切り換え手段
とを備えることを特徴とする入出力ポート。
【請求項２】切り換え手段は、ＣＰＵのストップ命令
実行時、該ＣＰＵのリセット時又は外部バス開放時に
は、入力回路の入力端子を固定電位端子に切り換え接続
すべくなしてあることを特徴とする請求項１記載の入出
力ポート。
【請求項３】請求項１又は２記載の入出力ポートを備
えるマイクロコントローラ。
【請求項４】ＣＰＵからの信号を記憶する記憶手段の
記憶信号に従って、入力パッドを入力状態又は非入力状
態にする入力ポートにおいて、前記入力パッドを入力状態にすべき入力回路と、前記記
憶信号と前記ＣＰＵからの制御信号とに従って、前記入
力回路の入力端子を前記入力パッド及び固定電位端子の
何れか一方又は両方に接続する切り換え回路とを備える
ことを特徴とする入力ポート。
【請求項５】切り換え回路は、ＣＰＵのストップ命令
実行時、該ＣＰＵのリセット時又は該外部バス開放時に
は、ＣＰＵからの制御信号により、入力回路の入力端子
を固定電位端子に切り換え接続すべくなしてあることを
特徴とする請求項４記載の入力ポート。
【請求項６】切り換え回路は、記憶手段の記憶信号と
ＣＰＵからの制御信号との論理を取る論理素子と、該論
理素子の出力信号により、入力回路の入力端子と固定電
位端子とを接続又は切り離しする第１のスイッチング素
子と、前記制御信号により、前記入力端子と入力パッド
とを接続又は切り離しする第２のスイッチング素子とを
備える請求項４又は５記載の入力ポート。
【請求項７】請求項４〜６の何れかに記載の入力ポー
トを備えるマイクロコントローラ。