JPH0973785A

JPH0973785A - 半導体装置

Info

Publication number: JPH0973785A
Application number: JP7225364A
Authority: JP
Inventors: Akihiko Emori; 昭彦江守; Noboru Akiyama; 秋山　　登; Tomoyuki Someya; 友幸染谷; Kinya Mitsumoto; 欽哉光本; Masahiro Iwamura; 将弘岩村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-09-01
Filing date: 1995-09-01
Publication date: 1997-03-18

Abstract

(57)【要約】【目的】読出し後のイコライズ動作と、書込後のライト
リカバリ動作を１つの制御信号を用いて行ない、小型で
高速動作する半導体装置を提供すること。【構成】データ線対、ワード線を１以上備え、両線の交
差位置に対してメモリセルを配置したメモリ回路と、い
ずれかのメモリセルへの書き込み動作が行なわれた後
に、対応するデータ線の電圧を所定値にするライトリカ
バリ回路と、いずれかのメモリセルからの読み込み動作
が行なわれた後に、対応するデータ線の電圧を所定値に
するイコライズ回路と、前記ライトリカバリ回路および
前記イコライズ回路を、同一の制御信号で駆動するよう
に、該制御信号を生成する制御信号発生回路とを、有す
る半導体装置である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶機能を有する半導
体装置の制御手段に係わり、特に、読出し後のイコライ
ズと、書込後のライトリカバリとを１つの制御信号で行
い、ＳＲＡＭに適用して好適な半導体装置に関する。

【０００２】

【従来の技術】相補信号を受け付けるデータ線対と、ワ
ード線とを複数備え、データ線対とワード線の交差位置
に対応して、メモリセルを配置して構成した半導体メモ
リにおいて、該メモリセルへのデータ書き込み動作が行
なわれる場合、該データ線対（適宜、「相補データ線」
と称する）間の電圧差は、大きなものとなる。そして、
次に行なわれるアクセス動作が、例えば、メモリセルの
記憶内容を反転されるものである場合、相補データ線に
印加される電圧パターンは、今までの印加電圧が反転さ
れるような電圧パターンとなる。この電圧パターンを生
成するために、大きな電圧差を反転させる動作に費やさ
れる時間が大きくなり、また、大電流供給動作が必要と
なる。これを防ぐべく、次に行なわれるアクセス動作に
そなえて、データ書き込み動作後に、前記相補データ線
に所定の電圧を与えおく、いわゆるライトリカバリ回路
を設けた半導体装置が提案されていた。このようなライ
トリカバリ回路を備えた半導体装置として、スタティッ
ク型ＲＡＭがある（特開平４−７６８９４号公報参
照）。

【０００３】

【発明が解決しようとする課題】ところで、従来のライ
トリカバリ回路は、データ書き込み動作後、相補データ
線に所定の電圧を印加するための回路であり、本回路
は、ライトアンプの出力信号を参照して、データの書き
込みが終了したことを検出することによって、その動作
が制御される。したがって、データを連続して読み出す
動作パターンにあっては、ライトアンプからの出力信号
の変化がないため、ライトリカバリ回路は動作しない。
そこで、データの読み出し動作後に生じた相補データ線
の電圧差を、ほぼ「０（Ｖ）」にリセットするために、
いわゆるイコライズ回路を設けた構成とすることが考え
られるが、その場合には、ライトリカバリ回路の他に、
イコライズ回路の動作を制御するための、新たな制御回
路を設ける必要があった。

【０００４】したがって、回路規模の増大や消費電力の
増加は、もちろんのこと、イコライズ回路を設けていな
い場合、動作パターンによっては、相補データ線の電圧
が、所定値まで回復されない等の問題があった。

【０００５】そこで、本発明の目的は、読出し後のイコ
ライズ動作と、書込後のライトリカバリ動作を１つの制
御信号を用いて行ない、小型で高速動作する半導体装置
を提供することにある。

【０００６】

【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するため以下の手段がある。

【０００７】すなわち、データ線対、ワード線を１以上
備え、両線の交差位置に対してメモリセルを１以上配置
したメモリ回路と、いずれかのメモリセルへの書き込み
動作が行なわれた後に、対応するデータ線対の電圧を所
定値にするライトリカバリ回路と、いずれかのメモリセ
ルからの読み込み動作が行なわれた後に、対応するデー
タ線対の電圧を所定値にするイコライズ回路と、前記ラ
イトリカバリ回路および前記イコライズ回路を、同一の
制御信号で駆動するように、該制御信号を生成する制御
信号発生回路とを有する半導体装置である。

【０００８】なお、以下のような態様とするのも好まし
い。

【０００９】すなわち、さらに、新たなライトリカバリ
回路、および、イコライズ回路を設ける。そして、前記
制御信号発生回路は、該新たなライトリカバリ回路およ
びイコライズ回路に対しても、生成した制御信号を供給
する機能を有するように構成した半導体装置である。

【００１０】

【作用】メモリ回路は、データ線対、ワード線を１以上
備え、両線の交差位置に対して記憶素子であるメモリセ
ルを配置して構成される。なお、データ線対は相補信号
の受信が可能であり、また、メモリセルは、通常複数個
設けられている。

【００１１】また、メモリセルへのデータの読み書き
は、対応するデータ線対およびワード線に所定の電圧を
印加することによって行なわれる。

【００１２】ライトリカバリ回路は、いずれかのメモリ
セルへの書き込み動作が行なわれた後に、対応するデー
タ線対の電圧を所定値にし、また、イコライズ回路は、
いずれかのメモリセルからの読み込み動作が行なわれた
後に、対応するデータ線対の電圧を所定値にする。

【００１３】この際、制御信号発生回路は、前記ライト
リカバリ回路および前記イコライズ回路を、同一の制御
信号で駆動するように、該制御信号を生成する。

【００１４】このようにして、イコライズ回路およびラ
イトリカバリ回路が、同一の制御信号に基づいて制御さ
れ、読出し後のイコライズおよび書込後のライトリカバ
リが、１つの制御信号で行われる。

【００１５】即ち、これによって、イコライズおよびラ
イトリカバリが、データの読出し後にも、書込後にも、
高速に行なわれる。

【００１６】

【実施例】以下、本発明の実施例について、図面を参照
しつつ説明する。

【００１７】まず、図１に、本発明の第１実施例の構成
図を示す。

【００１８】１０１、１０２は、夫々、メモリセルＡ、
メモリセルＢであり、「ハイ電圧」と「ロー電圧」の相
補信号の組み合わせで定まる１ビットのデータを記憶す
るための記憶素子である。図１においては、メモリセル
Ａ１０１が、電圧「ＬＨ」の組み合わせからなる、デ
ータ「０」の１ビットデータを記憶しており、メモリセ
ルＢ１０２が、電圧「ＨＬ」の組み合わせからなる、
データ「１」の１ビットデータを記憶している。

【００１９】１０３、１０４は、相補信号を受け付ける
機能を有する、１対のデータ線Ａ、データ線Ｂであり、
メモリセルＡ１０１、メモリセルＢ１０２のいずれにも
接続されている。また、図面水平方向にワード線Ａ、ワ
ード線Ｂが配置されているが、各ワード線に所定の電圧
を印加することによって、所望のメモリセルが選択され
た状態になる。なお、このような選択動作は、通常行な
われている手法であるため、このための回路構成や動作
説明等は行なわない。

【００２０】データ線Ａ１０３およびデータ線Ｂ１０４
を使用して、相補信号の伝送が行なわれることになる。
前述のように、データ線Ａ１０３の電圧が「ハイレベ
ル」であり、データ線Ｂ１０４の電圧が「ローレベル」
の時には、デジタルデータ「１」が記憶されており、逆
に、データ線Ａ１０３の電圧が「ローレベル」であり、
データ線Ｂ１０４の電圧が「ハイレベル」の時には、デ
ジタルデータ「０」が記憶されている。

【００２１】また、１０５、１０６は、夫々、ライトリ
カバリ回路、イコライズ回路であり、両回路とも、前記
メモリセルＡ１０１、メモリセルＢ１０２と並列に、デ
ータ線Ａ１０３およびデータ線Ｂ１０４に接続されてい
る。ライトリカバリ回路１０５は、いずれかのメモリセ
ルへの書き込み動作が行なわれた後に、データ線Ａ、デ
ータ線Ｂの電圧を所定値にする機能を有する回路であ
る。

【００２２】図１に示すライトリカバリ回路１０５は、
ソース端子を電源電圧端子（Ｖｃｃ）に接続した、２つ
のＰ型ＭＯＳＦＥＴを含んで構成されている。なお、１
つのＰ型ＭＯＳＦＥＴのソース端子は、データ線Ａ１０
３に、他のＰ型ＭＯＳＦＥＴのソース端子は、データ線
Ｂ１０４に、夫々、接続されている。そして、これら２
つのＰ型ＭＯＳＦＥＴのゲート端子は、イコライズ回路
１０６の制御端子と共通に、基本パルス発生回路１０７
の出力信号線に接続されている。なお、ライトリカバリ
回路１０５は、バイポーラトランジスタ等のスイッチン
グ素子を含んで構成しても良いことは言うまでもない。

【００２３】また、イコライズ回路１０６は、いずれか
のメモリセルからの読み込み動作が行なわれた後に、デ
ータ線Ａ、データ線Ｂの電圧を所定値にする機能を有す
る。

【００２４】図１に示すイコライズ回路１０６は、１つ
のＰ型ＭＯＳＦＥＴを含んで構成されている。該Ｐ型Ｍ
ＯＳＦＥＴのドレイン端子、ソース端子、および、ゲー
ト端子は、夫々、データ線Ａ１０３、データ線Ｂ１０
４、および、基本パルス発生回路１０７の出力信号線に
接続されている。なお、イコライズ回路１０６を、Ｐ型
ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを並列に接続した構
成にすることにより、カップリング容量がキャンセルさ
れ、効果的なイコライズが実現できる。

【００２５】また、データ線Ａ１０３、データ線Ｂ１０
４は、夫々、「トランスファゲートおよび負荷回路」を
介して、コモンデータ線Ａ１０９、コモンデータ線Ｂ１
１０に接続されている。「トランスファゲートおよび負
荷回路」は、トランスファゲートを選択するための信号
であるトランスファゲート選択信号を受け付けるための
端子を備えている。

【００２６】この「トランスファゲートおよび負荷回
路」において、トランスファゲートは、トランスファゲ
ート選択信号に応じて、データ線Ａとコモンデータ線Ａ
を、データ線Ｂとコモンデータ線Ｂを電気的に接続、分
離する。また、負荷回路は、データ読み出し時の、デー
タ線Ａ、データ線Ｂの電圧を所定値にする機能を有す
る。

【００２７】また、コモンデータ線Ａ１０９、コモンデ
ータ線Ｂ１０９には、夫々、ライトアンプ１０８の出力
信号線が接続されている。

【００２８】そして、与えられたクロック信号によって
動作する基本パルス発生回路１０７から出力される同一
の制御信号が、信号線を介して、ライトリカバリ回路１
０５およびイコライズ回路１０６に供給される構成にな
っている。なお、基本パルス発生回路１０７の出力信号
は、ライトアンプ１０８にも入力されている。

【００２９】即ち、基本パルス発生回路１０７は、ライ
トリカバリ、イコライズ、データ書き込み、データ読み
出し等の各動作を、定められたタイミングで行なうため
の制御信号を生成し、供給する機能を有する。なお、か
かるタイミングを所望のパターンに設定するために、例
えば、与えるクロック信号の周期を所望の値に設定して
おけば良い。このため、基本パルス発生回路１０７は、
各動作同士の同期をとるために、温度や電圧変動に強
い、耐環境性に優れた回路構成にしておくことが好まし
い。

【００３０】また、ライトアンプ１０８は、基本パルス
発生回路１０７の出力信号、書き込み選択した旨を示す
信号である「書き込み選択信号」およびデータを入力す
る旨を示す信号である「データ入力信号」を入力する。
そして、これらの信号に対して、所定の論理演算を行な
い、論理演算結果を相補データとして、２つの出力端子
を介して、コモンデータ線Ａ１０９、コモンデータ線Ｂ
１１０に出力する。

【００３１】なお、図１に示した回路構成例によれば、
メモリセルＡ１０１、メモリセルＢ１０２を備えた、２
ビットの記憶容量を有する、１カラムの構成を有してい
るが、所望の記憶容量を有する回路構成に拡張すること
が可能であることは言うまでもない。即ち、縦方向に、
メモリセルおよび該メモリセルに対応するワード線を、
所望の数だけ設け、横方向に、複数カラムの回路列を有
する構成とすれば良い。

【００３２】この際、各カラムは、共通の相補データ線
である、コモンデータ線Ａ１０９、コモンデータ線Ｂ１
０９に接続した構成にすれば良い。

【００３３】なお、図１に示す回路の動作例については
後に説明するが、図１を参照して分かるように、本発明
の特徴は、ライトリカバリ回路１０５およびイコライズ
回路１０６が同一の制御信号で駆動され、読み出し、書
き込みのいずれの動作の後にも、ライトリカバリ動作、
イコライズ動作が行なわれる点にある。

【００３４】次に、図２にイコライズ動作の概要を示
す。

【００３５】図２（ａ）は、イコライズ動作をしない
（イコライズ未使用）場合、図２（ｂ）は、イコライズ
動作をする（イコライズ使用）場合における、データ線
Ａ、データ線Ｂの電圧の、時間変化を示してある。イコ
ライズ未使用時では、データの読み出し動作が開始され
てから、データがデータ線Ａ、Ｂ上に出現するまでの時
間である「遅延時間」が、イコライズ使用時に比べ、２
倍程度になっていることが分かる。これは、イコライズ
未使用時には、データ線上の電圧変化を、イコライズ使
用時の２倍程度としなければならないことに起因する。
このように、イコライズ、即ち、データ線の電圧を所定
の電圧（図中の「イコライズ電圧」）にしておくことに
よって、遅延時間を低減でき、次のアクセス動作に対し
ても、高速な対応が可能となる。なお、イコライズ電圧
は、任意の電圧値に設定可能であり、例えば、図１の電
源電圧（Ｖｃｃ）に設定しておけば良い。

【００３６】次に、図３にライトリカバリ動作の概要を
示す。

【００３７】図３（ａ）は、ライトリカバリが充分に行
なわれない場合、図３（ｂ）は、ライトリカバリが充分
に行なわれた場合における、データ線Ａ、データ線Ｂの
電圧の時間変化を示してある。

【００３８】まず、ライトリカバリが充分に行なわれな
い、すなわち不十分な場合について説明する。

【００３９】あるメモリーセルにデータを書き込む動作
において、データ線に与える信号は相補信号であるた
め、一方のデータ線、例えば、データ線Ｂのみが「ロ
ー」電圧となる。このため、次の動作において、他のメ
モリセルからデータを読み出す場合、データ線Ｂの電圧
が定常電圧まで回復していないため、データ線Ｂに対す
るデータ線Ａの電位は、常に正となる。したがって、両
データ線の電圧である相補信号からなるデータを、誤っ
て読み出してしまう事態が発生してしまう。

【００４０】これに比べて、ライトリカバリが充分に行
なわれた場合には、書き込み動作によって大きな電圧差
となった両データ線間の電圧差が、小さくなっているこ
とが分かる。図３（ｂ）に示すように、ライトリカバリ
が充分に行なわれた場合には、データ書き込み動作後
の、データ読み出し動作において、データ線Ａとデータ
線Ｂの電圧とが反転し、正常な、データ読み出し動作が
行なわれることになる。

【００４１】図４は、ライトリカバリ回路１０５、イコ
ライズ回路１０６が、与えられた制御信号によって駆動
された状態、具体的には、各回路を構成するＭＯＳＦＥ
Ｔが導通状態となった場合の、等価回路である。なお、
説明の容易化のために、図１に示す、ライトリカバリ回
路１０５、イコライズ回路１０６、およびその周辺回路
のみを特に図示している。

【００４２】ライトリカバリ回路１０５を構成する、Ｐ
型ＭＯＳＦＥＴ１（４０１）、Ｐ型ＭＯＳＦＥＴ２（４
０２）の導通動作により、データ線Ａ、Ｂは、同電圧
（Ｖｃｃ）となり、さらに、イコライズ回路１０６を構
成するＰ型ＭＯＳＦＥＴの導通動作により、データ線
Ａ、Ｂは、短絡されている。ライトリカバリ回路１０５
およびイコライズ回路１０６の動作は、１系統の制御信
号によって、同じタイミングで行なわれる。

【００４３】さて、図４に示す回路において、仮に、イ
コライズ回路１０６を設けないとすると、ロー電圧（図
中の「Ｌ」で表現）であるデータ線Ｂ１０４の電圧を、
ハイ電圧まで上昇させるための（回復させる）素子は、
Ｐ型ＭＯＳＦＥＴ２（４０２）のみである。このため、
Ｐ型ＭＯＳＦＥＴ２（４０２）を大パワー化する必要が
生じ、素子の大型化が必要となる。もちろん、ロー電圧
であるデータ線Ａ１０３の電圧を、ハイ電圧まで上昇さ
せるように、Ｐ型ＭＯＳＦＥＴ１（４０１）も大型化す
る必要がある。

【００４４】しかし、ライトリカバリ回路１０５とイコ
ライズ回路１０６との双方を設けた構成にすると、相補
信号を容易にイコライズ可能にするとともに、２つのＰ
型ＭＯＳＦＥＴ１、２（４０１、４０２）によるリカバ
リ動作も容易になる。したがって、ライトリカバリ回路
１０５およびイコライズ回路１０６の双方を設け、両回
路を１つの制御信号で駆動制御することにより、回路素
子の小型化を図れるとともに、読み出し・書き込みパタ
ーンに係らず、ライトリカバリ動作およびイコライズ動
作を常に行なうことを可能とする。なお、回路素子の小
型化は、ドライバ回路の小型化や回路系の省電力化をも
もたらすことになる。

【００４５】次に、図５に、本発明の特徴である、ライ
トリカバリおよびイコライズの同時動作の説明図を示
す。

【００４６】まず、データの書き込み動作により、デー
タ線Ｂ１０４の電圧は、ロー電圧になる。したがって、
データ線Ａ１０３の電圧は、ハイ電圧である。

【００４７】そして、ライトリカバリ回路１０５および
イコライズ回路１０６が、図４に示したように「オン状
態」になると、まず、データ線Ａ１０３、データ線Ｂ１
０４の電圧は、イコライズ回路１０６によって、両デー
タ線の電圧の中間値（中間電位）に近づくが、ライトリ
カバリ回路１０５によって、定常電圧であるハイ電圧ま
で回復する。この様子を、図５に図示してあるが、両回
路の動作により、効果的に、両データ線の電圧が定常電
圧（例えば、電源電圧Ｖｃｃ）まで回復する様子が分か
る。

【００４８】次に、図６に、本発明にかかる回路の動作
を示すタイミングチャートを示す。

【００４９】ワード線Ａ、ワード線Ｂに印加される電圧
信号と、基本パルス発生回路１０７の出力信号（適宜
「基本パルス」と称する）とは同期している。また、基
本パルスがロー電圧になっている期間に、リカバリ、イ
コライズ動作が行なわれる。

【００５０】まず、「動作１」は、メモリセルＢにデー
タ「１」を書き込む動作である。即ち、ワード線Ｂの電
圧をハイ電圧にして、メモリセルＢを選択し、メモリセ
ルＢは、データ線Ａ１０３、データ線Ｂ１０４と電気的
に接続される。このとき、逆に、ワード線Ａの電圧は、
ロー電圧になり、メモリセルＡは、データ線Ａ１０３、
データ線Ｂ１０４と電気的に分離される。これは、メモ
リセルＢの選択動作が行なわれたからである。基本パル
スに従って、２つのメモリセルＡ、Ｂは、交互に選択さ
れていく。

【００５１】そして、基本パルスがハイ電圧である期
間、ライトアンプ１０８により、データ線Ａ１０３の電
圧を、ロー電圧とし、データ線Ｂ１０４の電圧をハイ電
圧として、メモリセルＢ（対応するデータ線との接続
部）の電圧を、強制的に、データ線Ａ、Ｂの電圧と等し
くする。

【００５２】これが、メモリセルＢへのデータの書き込
み動作である。そして、基本パルスが、ロー電圧である
期間、データ線Ａ、Ｂの電圧を、所定のハイ電圧であ
る、定常電圧まで回復させる、ライトリカバリが行なわ
れる。この様子を、図６中最下段のデータ線Ａ、Ｂの電
圧変化として示している。リカバリ動作によって、両デ
ータ線の電圧が定常電圧まで回復される様子が分かる。

【００５３】ここで、データ線Ａ、Ｂの電圧を、データ
書き込み時の電圧のままとして、次の動作が、データ線
Ａ、Ｂの電圧を、夫々、逆転させる動作パターンである
と、大きな電圧差を反転する間、大電流が流れてしま
う。これは、回路動作の高速化、回路系の低消費電力化
の妨げとなる。そこで、図示するように、データ線Ａ、
Ｂの電圧が、次の動作までに定常電圧に回復させるよう
にして、これを防止しているのである。

【００５４】次に、「動作２」は、メモリセルＡを選択
し、メモリセルＡの電圧状態（記憶されているデータ）
を、データ線Ａ、Ｂに伝送する動作、即ち、メモリセル
Ａの記憶データの読み出し動作である。したがって、動
作１、動作２によって、「データの書き込み−データの
読み出し」が行なわれることになる。動作１における、
書き込み動作と同様に、基本パルスがハイ電圧である期
間に、データ線Ａ、Ｂの電圧に差が生じる。逆に、基本
パルスがロー電圧である期間には、データ線Ａ、Ｂは、
等電位になり、イコライズ動作が行なわれる。

【００５５】ここで、読み出し動作では、データ線Ａ、
Ｂの電位差を生じさせる回路がメモリセルであるため
に、ライトアンプによる書き込み動作ほどの電位差を生
じさせないようにするのが好ましい。

【００５６】次に、「動作３」は、メモリセルＢのデー
タを読み出す動作である。動作２、動作３によって「デ
ータの読み出し−データの読み出し」が行なわれること
になる。

【００５７】基本パルスがハイ電圧である期間に、デー
タの読み出しを行ない、逆に、基本パルスがロー電圧で
ある期間には、データ線Ａ、Ｂは等電位になり、イコラ
イズ動作が行なわれる。

【００５８】以上、図６を参照して説明したように、本
発明によれば、読み出しや書き込み動作の動作パターン
に係らず、データ書き込み後のライトリカバリも、デー
タ読み出し後のイコライズも、１系統の制御信号である
基本パルスに基づいて行なわれている。なお、図６に示
した動作パターンは、一例にすぎず、他の動作パターン
においても、同様に、１系統の制御信号によって、デー
タ書き込み後のライトリカバリも、データ読み出し後の
イコライズも実行することが可能である。

【００５９】次に、図７に、本発明の第２実施例の構成
を示す。

【００６０】図２においては、図１の構成要素と同一の
ものには、同一の符号を付して説明を省略する。本実施
例の特徴は、図中のＡ部を新たに設けた点にある。

【００６１】Ａ部は、ライトリカバリ回路１０５、イコ
ライズ回路１０６を有し、図１における制御信号が、Ａ
部のライトリカバリ回路１０５、イコライズ回路１０６
にも供給される構成になっている。なお、Ａ部におけ
る、１対のデータ線は、コモンデータ線Ａ１０９、コモ
ンデータ線Ｂ１１０に接続されている。

【００６２】Ａ部を設けることにより、ライトリカバリ
動作およびイコライズ動作が、より高速に行なわれるこ
とになる。なお、クランプ回路を設けて、コモンデータ
線Ａ１０９、コモンデータ線Ｂ１１０の電圧をクランプ
し、ライトリカバリやイコライズを効率良く行なうよう
にしている。

【００６３】なお、本実施例では、基本パルス発生回路
１０７の出力と、所定のメモリセル（所定のエリア内に
位置するメモリセル群でも良い）を選択可能にするアド
レス選択信号、および、データを出力するＩＯ（図示せ
ず）を選択するＩＯ選択信号、の論理演算を行ない、所
定のメモリセル（所定のメモリセル群）に対するデータ
アクセスが発生した場合にのみ、ライトリカバリ動作や
イコライズ動作を行なう構成にしている。これにより、
制御動作時における省電力化を図れる。

【００６４】

【発明の効果】以上述べたように、本発明によれば、イ
コライズ回路、および、ライトリカバリ回路の駆動が、
同一の制御信号により行なわれる。よって、読出し動作
後であっても、書込動作後であっても、イコライズ回路
およびライトリカバリ回路を動作可能にし、簡易な構成
で、高速動作する半導体装置を実現することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】イコライズ動作を説明する説明図である。

【図３】ライトリカバリ動作を説明する説明図である。

【図４】ライトリカバリ回路およびイコライズ回路がオ
ン状態である時の等価回路の回路図である。

【図５】ライトリカバリおよびイコライズの同時動作の
説明図である。

【図６】本発明にかかる半導体装置の動作の説明図であ
る。

【図７】本発明にかかる第２実施例の説明図である。

【符号の説明】

１０１…メモリセルＡ、１０２…メモリセルＢ、１０３
…データ線Ａ、１０４…データ線Ｂ、１０５…ライトリ
カバリ回路、１０６…イコライズ回路、１０７…基本パ
ルス発生回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者光本欽哉東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者岩村将弘茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内

Claims

【特許請求の範囲】

【請求項１】データ線対、ワード線を１以上備え、両線
の交差位置に対してメモリセルを１以上配置したメモリ
回路と、いずれかのメモリセルへの書き込み動作が行な
われた後に、対応するデータ線対の電圧を所定値にする
ライトリカバリ回路と、いずれかのメモリセルからの読
み込み動作が行なわれた後に、対応するデータ線対の電
圧を所定値にするイコライズ回路と、前記ライトリカバ
リ回路および前記イコライズ回路を、同一の制御信号で
駆動するように、該制御信号を生成する制御信号発生回
路とを、有する半導体装置。
【請求項２】請求項１において、さらに、新たなライト
リカバリ回路およびイコライズ回路を設け、前記制御信
号発生回路は、該新たなライトリカバリ回路およびイコ
ライズ回路に対しても、生成した制御信号を供給する機
能を有する半導体装置。
【請求項３】所定時に、相補信号を受け付けるデータ線
対の電圧を所定値にするライトリカバリ回路と、所定時
に、前記データ線対の電圧を所定値にするイコライズ回
路と、前記ライトリカバリ回路および前記イコライズ回
路を、同一の制御信号で駆動するために、該制御信号を
生成する制御信号発生回路とを、有する半導体装置。