JPH097393A - マイクロエレクトロニック集積回路のためのメモリ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 マイクロエレクトロニック集積回路と一体と
して形成されるメモリ試験装置を提供すること。 【解決手段】 全体で第１のビット数を有する並列出力
を含む複数のメモリ（３２）を試験する試験装置（２
２）であって、前記第１のビット数よりも小さな第２の
ビット数を有する並列出力バスと、前記メモリの出力を
前記出力バスに選択的に接続しそれにより前記選択され
た出力の全体のビット数が前記第２のビット数よりも大
きくなるようにする出力手段と、を備える。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、広くは、マイクロ
エレクトロニック集積回路技術に関し、更に詳しくは、
集積回路チップの集積部分として形成されるメモリ試験
装置に関する。

【０００２】

【従来の技術】現代のマイクロエレクトロニック集積回
路チップ設計のサイズ増大と複雑さとにより、より多く
のメモリがオンチップで動作することが可能になり、更
に、そのことが、要求されている。

【０００３】これは、困難な問題を提出する。現在のＲ
ＡＭ及びＲＯＭ設計の高密度性により、オンチップ・メ
モリは、製造及び製作における故障（ｆｌａｗ）の可能
性を有している。また、オンチップ・メモリは、与えら
れた試験プログラムの間に、他の論理よりも遥かに低い
フォールト・カバレージを有する傾向にある。

【０００４】Ｓｕｎｒｉｓｅ等の複雑な自動試験プログ
ラム発生器（ＡＴＰＧ）であっても、論理をそのシャド
ーで（ｉｎ ｉｔｓ ｓｈａｄｏｗ）試験するメモリを
利用してはいるが、実際には、メモリ自体を試験するベ
クトルは、発生しない。そのシャドーでメモリを試験す
ることは、試験データをチップの論理回路を通じてメモ
リに与えることを含む。試験結果が誤動作を示している
場合には、その誤動作が、論理回路でのものなのか、メ
モリでのものなのかを判断できない。

【０００５】何らかの現実世界の動作を実行している基
準モデルから抽出した機能試験ベクトルは、よい出発点
である。しかし、メモリの観点からは、この試験は、ラ
ンダムで、無計画であり、制御可能性も観察可能性もよ
くありません。機能的な及びATPGベクトルの利点は、設
計技術の部分ではほとんど努力を必要としないことと、
ハードウェアをまったく必要としないことである。

【０００６】複雑なATPGによって発生される特別の試験
ベクトルは、スキャン・レジスタの付加により、容易に
フォールト・カバレージをチップ全体に対して９５パー
セントのレベルまで増加させうる。

【０００７】しかし、これらのフォールト・カバレージ
の数は、オンチップ・メモリを全く含めていない。その
ようなツールがメモリを利用して回路をそのシャドーで
試験するとしても、このツールは、実際には、メモリを
全く目標にしていない。

【０００８】ＲＡＭを試験することは、単に各位置に書
き込んだり、その位置を読み出したりすること以上のも
のである。特定のパターンである、「１の連続」（ｗａ
ｌｋｉｎｇ ｏｎｅ’ｓ）や「ゼロの連続」（ｗａｌｋ
ｉｎｇ ｚｅｒｏ’ｓ）や「１とゼロとの交互」（ｃｈ
ｅｃｋｅｒｂｏａｒｄ）などが、試験には必要とされ
る。

【０００９】ビルトイン自己試験（ＢＩＳＴ）回路は、
自動的に、そのようなパターンを発生し、メモリが発生
された試験に合格か不合格かを指示する出力を提供す
る。試験ベクトルよりも有利な点といえば、ＢＩＳＴで
は、メモリは、フィールド内の任意の時刻に試験するこ
とができ、従って、ある程度の連続的なフォールト検出
が可能であるということである。

【００１０】

【発明が解決すべき課題】しかし、ＢＩＳＴはテスト対
象であるメモリと比較してかなり大きくなる傾向がある
ので、特に小型のメモリに対しては、総経費（オーバー
ヘッド）は高くなる。また、単一の合格／不合格の出力
では、試験技術が要求し得る問題に関する所望の情報を
与えない。

【００１１】この技術分野では、余分のピンを必要とせ
ず、任意のメモリが試験機上でだけではなくフィールド
において所望の任意の方法で書き込まれ読み出されるこ
とを可能にし、付加されるハードウェアもわずかであ
り、既存の「ノーテストＨ／Ｗ」の設計と容易に一体化
でき、そしてルーティングにほとんど影響しない、メモ
リ試験装置への必要性が存在している。

【００１２】

【課題を解決する手段】以上で認識された必要性を満足
する本発明による試験装置が、マイクロエレクトロニッ
ク集積回路チップの上に一体的に形成され、全体で第１
のビット数を有する並列出力を含む複数のメモリを試験
する。

【００１３】この装置は、試験データをメモリの中に書
き込む入力ユニットと、第１のビット数よりも大きい又
は小さい第２のビット数を有する並列出力と、メモリの
出力を出力バスに選択的に接続し選択された出力の全体
のビット数が第２のビット数よりも大きく又は小さくな
るようにする出力ユニットと、を含む。

【００１４】メモリの出力は、出力ユニットにグループ
で接続されており、出力ユニットは、出力のグループ
を、それぞれの制御信号に応答して出力バスに選択的に
接続して、メモリから試験データを読み出すように構成
されている。

【００１５】データは、メモリからバイト単位で出力ユ
ニットに印加される。１バイトのデータよりも幅の広い
並列出力を有するメモリに対しては、マルチプレクサが
提供され、メモリからのデータを、出力ユニットに継続
的に一度に１バイトずつ与える。

【００１６】出力データは真のデータであり、ビット数
すなわち観測可能性を減らす暗号化はされていない。

【００１７】本発明の以上の及びこれ以外の特徴と効果
とは、以下の詳細な説明と添付の図面とから、当業者に
は明らかであろう。図面では、同じ部分には、同じ参照
番号を付してある。

【００１８】

【実施例】本発明を実現するメモリ試験装置を含むマイ
クロエレクトロニック集積回路１０が、図１に、ブロッ
ク図の形式で図解されている。集積回路１０は、半導体
基板１２上に形成されており、任意の所望の論理機能を
実現し得る。

【００１９】以下で詳細に説明する本発明の好適な実施
例は、本発明の被譲渡人である米国カリフォルニア州ミ
ルタピスのＬＳＩロジック社の製品であるＭＰＥＧビデ
オ・チップのＬ６４１１２／Ｌ６４０００／Ｌ６４００
２のシリーズに含まれる。しかし、本発明は、それに限
定されるものではなく、ユーザ・プログラマブルなイン
ターフェースを有する任意の集積回路に適用され得る。

【００２０】図１の実施例では、回路１０は、中央処理
装置（ＣＰＵ）１４と、複数のランダム・アクセス・メ
モリ（ＲＡＭ）１６と、複数のリード・オンリ・メモリ
（ＲＯＭ）１８と、論理回路２０と、本発明によるメモ
リ試験装置２２と、を含んでいる。

【００２１】図１には、更に、入力試験データ信号を回
路１０に与える試験信号発生器２４と、回路１０が入力
試験データ信号に応答して生じる出力試験データ信号を
分析する試験データ・アナライザ２６と、が図解されて
いる。

【００２２】ＬＳＩロジック社のＭＰＥＧビデオ・デコ
ーダ・チップは、ＬＳＩロジック社の他のより大きなチ
ップと同様に、多くのオフザシェルフ（ｏｆｆ−ｔｈｅ
−ｓｈｅｌｆ）のマイクロコントローラと通信するよう
に設計された標準的な１４ピンのホスト・マイクロコン
トローラ・インターフェースを用いる。このインターフ
ェースは、図１及び図２に図解されており、参照番号２
８が指定されている。インターフェース２８は、基本的
には、様々な内部レジスタのプログラミングと、バック
・ステータス値を読み出すことと、デコーダに接続され
たＤＲＡＭを書き込み／読み出しと、を含むタスクに用
いられる。

【００２３】試験装置２２は、すべてのオンチップ・メ
モリの読み出し及び書き込み動作を実行する記憶素子３
２を含むＲＡＭ試験制御ユニットを含む。記憶素子３２
は、Ｌ６４００２ホスト・インターフェース２８を用い
てセットアップされる。記憶素子３２のアドレスは、Ｌ
６４００２の中に既に存在している記憶素子（図示せ
ず）のアドレスと同じであり、それによって、メモリの
試験に用いられる記憶素子３２は、こららの記憶素子が
そのシャドーに書き込まれるときには常に、書き込まれ
る。

【００２４】オンチップ・メモリ試験のためだけに用い
られる記憶素子３２のホスト・インターフェース２８を
介しての読み戻しは存在しない。記憶素子３２は他のオ
ンチップ記憶装置のシャドーに存在するので、同じアド
レスを有する２つの位置からデータを読み出そうとする
際にコンフリクトがあり得る。

【００２５】書き込み動作の間に、書き込みデータは、
８ビットのホスト・インターフェース２８のピンのバッ
ファされたコピー上のすべてのメモリに与えられる。こ
のバスは、データを提供するように選択されるが、その
理由は、既に複数のモジュールにいっているからであ
る。８ビットよりも幅の広いデータイン・ワードを有す
るメモリに対しては、このデータは、付加的なバイトの
ためにレプリカが作られる。これらの２つの特徴によ
り、ルーティングのインパクトを最小にするのを助け、
他方で、実質的に任意の所望の試験パターンを書き込む
のに十分な柔軟性（可撓性）を提供する。

【００２６】内部的な位置は、外部ＤＲＡＭに同様に書
き込まれ読み出される。ＤＲＡＭアドレスの自己増加機
能は、保持される。ユーザの見地からは、読み出し／書
き込み内部メモリは、読み出し／書き込み外部メモリに
等しい。

【００２７】後で更に詳細に説明するように、メモリ入
力において要求されるハードウェアは、試験又は機能信
号のどちらかを選択する各入力における２：１のマルチ
プレクサを含む。試験データを読み戻すために、マルチ
プレクサがメモリ出力に提供され、試験データ出力の数
を減少させ、ルーティングのインパクトを最小化する。

【００２８】Ｌ６４００２構成では、メモリあたり最大
で８の試験出力を用いるが、これは、付加的なマルチプ
レクサを用いてルーティングのインパクトを更に減少さ
せれば、単一の出力にまで減少させることができ得る。
しかし、読み出し時間は、著しく増大する。

【００２９】試験読み出しの間には、ＲＡＭアドレス
は、メモリ試験専用に用いられる記憶素子３２によって
与えられる。記憶素子３２は、書き込み動作の場合と全
く同じようにホスト・インターフェースを用いてロード
されるか、又は、読み出しアドレスは、毎クロック・サ
イクルにおいて増加が許容される。読み出しアドレスを
制御するこの方法は、メモリ試験読み出しの間は、「自
動増加」モードを称され、ホスト・インターフェースを
介して読み出しアドレスを操作するよりも、オンチップ
・メモリを読み出すより迅速な方法を可能にする。

【００３０】しかし、出力ワード幅は８ビットよりも大
きくなり得るので、データは、上述のマルチプレクサを
介して「シリアル化」される。バイト・セレクタは、メ
モリ出力の各バイトを通して巡回（サイクル）する。Ｌ
６４００２の特定の構成は、また、既存のハードウェア
を利点を利用して、ＲＡＭ試験回路を最小まで減少させ
る。

【００３１】メモリ試験装置２２は、図１及び図２に示
された他の要素と回路１０上に一体的に形成されてい
る。この装置２２は、更に、複数の入力／出力スイッチ
ング・ユニット３４を含む。図面に示した実施例では、
回路１０は、１６−１から１６−２４まで番号の付けら
れた２４個のＲＡＭと、明示的には図解されていない
が、２つのＲＡＭ１８−１、１８−２とを含む。ＲＡＭ
１６は、ＲＯＭ１８と同様に、異なるサイズを有する。
個別に３４−１から３４−２４まで番号の付けられたス
イッチング・ユニット３４が、ＲＡＭ１６−１から１６
−２４にそれぞれ提供されている。

【００３２】スイッチング・ユニット３４−１から３４
−２４は、既存のＲＡＭ１６−１から１６−２４のトッ
プの上にマップされている。加えられた論理及び信号
は、図３において太線で示されている。現在の試験論理
のタイミング・インパクトは、アドレス及びデータイン
・ポート上の約０．７ｎｓの付加された遅延であり、こ
れは、実際には、オンチップＲＡＭにとって非常に通常
のデータ保持問題を緩和するのを助ける。平均のルーテ
ィング・インパクトは、１７の付加された入力と、８の
付加された出力とである。

【００３３】スイッチング・ユニット３４の１つが、図
３に図解され、スイッチング・ユニット３４がいかに、
ホスト・インターフェース２８に接続されている２４の
ＲＡＭ１６に対して試験テンプレートとして機能し、Ｒ
ＡＭ１６を外部の世界にとって制御可能であり観察可能
であるようにするかを、図解している。

【００３４】図解されているＲＡＭ１６は、データ入力
Ｄ＿ＩＮ、書き込みイネーブル入力ＷＥ、アドレス入力
ＡＤＤＲ、及びデータ出力ＯＵＴを有する。データ入力
Ｄ＿ＩＮは、ワード幅ｎ又は個々のＲＡＭに対して変動
するデータ・ワード当たりのビット数を有する。Ｌ６４
００２のＭＰＥＧチップでは、最小のワード数は４ビッ
トであり、最大のワードは１４４ビットである。

【００３５】２つの入力マルチプレクサ３６が提供さ
れ、集積回路１０の論理２０からの通常の又は機能的デ
ータ信号Ｄ＿ＩＮ、又は、制御ユニット３０からの試験
データ信号Ｄ＿ＴＳＴを、ＲＡＭ１６のデータ入力Ｄ＿
ＩＮに選択的に接続する。制御ユニット３０からの試験
イネーブル信号ＴＥＳＴ＿ＥＮがハイであるときには、
試験信号Ｄ＿ＴＳＴが選択され、信号ＴＥＳＴ＿ＥＮが
ローであるときには、通常のデータ信号Ｄ＿ＩＮが選択
される。

【００３６】試験信号Ｄ＿ＴＳＴは、８ビット・ワード
から成る。ＲＡＭ１６の入力ワード幅が８ビットよりも
大きい場合（ｎ＞８）には、試験信号Ｄ＿ＴＳＴは連結
されて、回路３８によって要求される幅を生じる。

【００３７】本質的に類似の態様で、マルチプレクサ４
０が提供され、論理２０からの通常のアドレス信号ＡＤ
ＤＲ、又は、制御ユニット３０からの試験アドレス信号
ＡＤＤＲ＿ＴＳＴを、ＲＡＭ１６のＡＤＤＲ入力ＡＤＤ
Ｒに選択的に接続する。アドレス信号は、この例では１
１ビットである最大の幅ｍを有することができる。１１
ビットよりも小さな幅ｍ、例えば４ビット、を有するＲ
ＡＭ１６については、アドレス信号の中の最下位の４ビ
ットだけが、対応するＲＡＭ１６のアドレス入力ＡＤＤ
Ｒに与えられる。

【００３８】ＯＲゲート４１は、通常の書き込みイネー
ブル・ストローブ信号ＷＥ又は試験書き込みイネーブル
・ストローブ信号ＷＥ＿ＴＳＴを、ＲＡＭ１６の書き込
みイネーブル入力まで送る。

【００３９】ＲＡＭ１６からの出力信号Ｄ＿ＯＵＴは、
また、８ビットよりも大きい可能性のある異なる幅ｎを
有する。ここで示され説明されている特定の例では、た
だ１つの８ビット・バイトの特定のＲＡＭ出力データ信
号Ｄ＿ＯＵＴが、一度に装置２２を試験することによ
り、出力される。これは、制御ユニット３０からのバイ
ト選択信号ＢＹＴＥ＿ＳＥＬに応答して、１つの８ビッ
ト・バイトの全体の幅の出力データＤ＿ＯＵＴを出力す
るマルチプレクサによって達成される。

【００４０】図２に示されているように、すべてのスイ
ッチング・ユニット３４のマルチプレクサ４２からの８
ビットの出力は、制御ユニット３０のデータ選択マルチ
プレクサ４４に接続される。記憶素子３２に記憶された
制御ビットに従って、マルチプレクサ４４とリアセンブ
リ論理４６とは、６４ビットのＴＥＳＴ＿ＯＵＴ信号
を、出力バッファ４８を介して、ＤＲＡＭ出力信号ＤＲ
ＡＭ＿ＤＯとして、アナライザ２６に出力する。

【００４１】また、出力信号ＤＲＡＭ＿ＤＯは、ホスト
・インターフェース２８に与えることができ、それによ
り、出力バッファ４８に対する必要性を除去している。
この場合には、出力データは、Ｄ＿ＯＵＴにおいて示さ
れているように、ホスト・インターフェース２８から読
み出すことができる。しかし、出力データＤ＿ＯＵＴバ
スは、ただ８ビットの幅であり、６４ビットの出力デー
タは、８つの８ビット・バイトの形式でシーケンシャル
に読み出されなければならない。

【００４２】本発明によると、出力信号ＴＳＴ＿ＯＵＴ
の全体のビット数は、出力信号ＤＲＡＭ＿ＤＯのビット
数（６４）よりも大きい。マルチプレクサ４４は、これ
らの信号を時間においてシリアルにマルチプレクスする
機能を与える。

【００４３】ここで説明している本発明の実施例では、
集積回路１０は、本発明の装置２２によって試験される
べき２４のＲＡＭ１６と２つのＲＯＭ１８とを含む。そ
れぞれのスイッチング・ユニット３４は８ビットの出力
を生じるので、マルチプレクサ４４は、２６×８＝２０
８の入力ビットを有する。

【００４４】信号ＤＲＡＭ＿ＤＯｎｏ出力ワード幅は、
６４ビットである。この理由により、ＲＡＭ１６及びＲ
ＯＭ１８は、各グループに対する信号ＴＳＴ＿ＯＵＴの
全体のビット数が出力ワード幅（６４ビット）よりも大
きくならないように、４つのグループに分割される。２
０８／４＝５２であるから、４つのグループは、２６の
メモリに対応するのに十分である。

【００４５】集積回路１０の通常の動作では、試験イネ
ーブル信号ＴＳＴ＿ＥＮはローになり、スイッチング・
ユニット３４のマルチプレクサ３６、４０は、通常の機
能信号を、論理２０からＲＡＭ１６に与える。データ出
力Ｄ＿ＯＵＴは、論理２０に与えられる。出力Ｄ＿ＯＵ
Ｔはまたスイッチング・ユニット３４のマルチプレクサ
４２にも与えられるが、用いられない。

【００４６】回路１０のＲＡＭ１６及びＲＯＭ１８を試
験するために、制御信号が、試験データ発生器２４から
制御ユニット３０に、試験イネーブル信号ＴＳＴ＿ＥＮ
をハイにするホスト・インターフェース２８を介して、
与えられる。これにより、スイッチング・ユニット３４
のマルチプレクサ３６、４０は、試験信号Ｄ＿ＴＳＴ、
ＷＥ＿ＴＳＴ、ＡＤＤＲ＿ＴＳＴを、ＲＡＭ１６に接続
する。

【００４７】試験データは、試験データ発生器２４から
試験装置２２に、ホスト・インターフェース２８を介し
て与えられる。インターフェース２８は、ＲＥＡＤ信
号、ＷＲＩＴＥ信号、８ビットのアドレス信号ＡＤＤ
Ｒ、及び８ビットのデータ信号Ｄ＿ＩＮを受け取り、８
ビットのデータ信号Ｈ＿ＤＡＴＡ、ハイ及びローの８ビ
ットアドレス信号Ｈ＿ＤＡＤＤＲ（Ｈ）及びＨ＿ＤＡＤ
ＤＲ（Ｌ）、及び書き込み信号Ｈ＿ＷＲを、それに応答
して、試験装置２２に与える。データ信号Ｄ＿ＩＮは、
試験装置２２に、上述のように通常の信号線のバッファ
されたコピーを介して与えられる。

【００４８】適切な論理制御により、試験装置２２は、
インターフェース２８からの信号を処理して、記憶素子
３２に、１１ビットのアドレス試験信号ＡＤＤＲ＿ＴＳ
Ｔ（ビット０から１０）、２ビットのグループ選択信号
ＭＥＭ＿ＰＩＮＳ（ビット１１及び１２）、メモリ選択
信号ＭＥＭ＿ＣＯＤＥ（ビット１３から１７）、４つの
１ビット信号を含む１８ビットのワードを、記憶する。
後者は、自動増加ビットＡＵＴＯ＿ＩＮＣ、ＲＡＭ読み
出しビットＲＡＭ＿ＲＥＡＤ、ＲＡＭ書き込みビットＲ
ＡＭ＿ＷＲＩＴＥ、及び試験イネーブル・ビットＴＳＴ
＿ＥＮを含む。これらの信号は、図４に図解されてい
る。

【００４９】次の表１、表２、及び表３は、個々のＲＡ
Ｍ１６がどのように書き込まれ、あるいはまた、共に
（ｕｎｉｓｏｎ）書き込まれるかを示している。ここ
で、表１から表３は、便宜的に分割されているだけであ
り、実際は、連続した１つの表である。

【００５０】

【表１】

【００５１】

【表２】

【００５２】

【表３】

【００５３】この表では、「ＷＲＩＴＥ ＥＮＡＢＬＥ
ＡＳＳＥＲＴＥＤ」（書き込みイネーブル・アサー
ト）のコラムは、２４のＲＡＭ１６のサイズをリストし
ている。例えば、ＲＡＭ１６−１５をとると、ここでｒ
ｒはＲＡＭを表しているが、第１の数（６４）は、ＲＡ
Ｍ１６−１５の深さ（ワード又はアドレス可能なメモリ
位置の数）であり、他方で、第２の数（１６）は、ＲＡ
Ｍ１６−１５の幅（ワード当たりのビット数）である。
書き込みイネーブル信号ＷＥ＿ＴＳＴは、テスト・デー
タＤ＿ＴＳＴをイネーブルして、アドレスＡＤＤＲ＿Ｔ
ＳＴにおける対応するＲＡＭ１６に書き込ませる。

【００５４】ＲＡＭ１６に個別に書き込むためには、Ｍ
ＥＭ＿ＣＯＤＥ信号が、メモリ選択信号として用いられ
て、対応する書き込みストローブ入力ＷＥ＿ＴＳＴをア
サートする。上の表の第２のコラムは、それぞれのＲＡ
Ｍ１６に対するＭＥＭ＿ＣＯＤＥ信号のバイナリ値をリ
ストしている。例えば、０＿００１０（デシマル２）の
ＭＥＭ＿ＣＯＤＥは、書き込みにはＲＡＭ１６−２（ｒ
ｒ０４×１３６）を選択し、他のすべてのＲＡＭは消勢
される。

【００５５】ＭＥＭ＿ＣＯＤＥの値が１＿１１１１（ヘ
キサデシマルの１Ｆ又はデシマル３１）になる場合に
は、すべてのＲＡＭ１６はアサートされ、同時に並列に
書き込まれ得る。

【００５６】上述のように、メモリ・アドレスＡＤＤＲ
＿ＴＳＴは、すべてのＲＡＭ１６とＲＯＭ１８とに与え
られる。メモリは様々なサイズであるので、メモリは、
必ずしも全部が１１ビットを必要とするのではなく、数
ビットだけ、例えば、４：０を必要とするものもある。

【００５７】選択されたＲＡＭに書き込まれるべきデー
タは、８ビットのホスト・インターフェース２８の入力
Ｄ＿ＩＮを介してくる。制御ビットＴＥＳＴ＿ＥＮがハ
イである場合には、データは、直接に、対応するＲＡＭ
１６に送られる。８ビットよりも幅の広いデータ入力を
有するＲＡＭに対しては、Ｈ＿ＤＡＴＡデータ・ビット
は共に連結されて、要求される幅を形成する。

【００５８】制御ビットＲＡＭ＿ＷＲＩＴＥがハイにな
るときには、選択された書き込みストローブもまたハイ
になり、Ｈ＿ＤＡＴＡを選択されたアドレスに書き込
む。制御ビットＡＵＴＯ＿ＩＮＣＲＥＭＥＮＴ＿ＡＤＤ
ＲＥＳＳもまたアクティブであるときには、ＡＤＤＲ＿
ＴＳＴ値は、自動的に、次のアドレスに増加する。この
ようにして、装置２２は、迅速に、１又は複数のＲＡＭ
１６の各アドレスに書き込み、新たなワードを各クロッ
ク・サイクルに書き込む。

【００５９】ＲＡＭ１６とＲＯＭ１８との読み出しにつ
いては、ＷＥ＿ＴＳＴ信号がローになると、ＭＥＭ＿Ｃ
ＯＤＥがバイト選択信号ＢＹＴＥ＿ＳＥＬとして用いら
れ、メモリの４つのグループの中の１つが、ＭＥＭ＿Ｐ
ＩＮＳ信号を用いて選択される。次の表４は、メモリが
どのようにグループに分割され、ＭＥＭ＿ＰＩＮＳを用
いて選択されるかを図解している。２つのＲＯＭ１８
は、１８−１（６４０×２０）及び１８−２（２Ｋ×６
２）としてリストされている。

【００６０】

【表４】

【００６１】ＭＥＭ＿ＰＩＮＳ＝００であるときに、表
４の第２のコラムにおけるメモリの８ビットの出力は、
マルチプレクサ４４によって、６４ビットの出力信号Ｄ
＿ＯＵＴの８ビットの出力の８つのグループとして、選
択される。ＭＥＭ＿ＰＩＮＳ＝０１であるときには、第
３のコラムにおけるメモリの出力が選択される、等であ
る。このようにして、２０８の出力ビットは、６４ビッ
トずつの４つのグループでマルチプレクスされ出力され
る。

【００６２】ＭＥＭ＿ＰＩＮＳの６つの値は用いられな
いことを注意すべきである。これは、図解されている配
列では、全体で４×８＝３２のメモリを提供し、他方
で、集積回路１０は２６だけのメモリから成る。

【００６３】メモリのグループは、組織され、出力デー
タの読み出しに要する時間の長さを最小にする。例え
ば、最も大きなワード数（メモリ位置）を有するメモリ
は、一般には、ＭＥＭ＿ＰＩＮＳ＝００のグループに含
まれる。

【００６４】ＭＥＭ＿ＣＯＤＥ（ＢＹＴＥ＿ＳＥＬ）信
号は、ＲＡＭ１６とＲＯＭ１８とから８ビット・バイト
の出力信号Ｄ＿ＯＵＴをシリアルに出力するのに用いら
れる。例えば、ＲＡＭ１６−３は、１３６ビットの幅を
有し、その出力信号Ｄ＿ＯＵＴは、マルチプレクサ４２
によって、１７の８ビット・バイトとしてマルチプレク
スされる。出力信号Ｄ＿ＯＵＴのバイトは、ＭＥＭ＿Ｃ
ＯＤＥの値を増加させることにより、シーケンシャルに
選択される。

【００６５】図５に示すように、マルチプレクサ４４
は、８つのマルチプレクサ４４−０から４４−７を含
み、２６のメモリから並列に与えられる２０８のビット
信号ＴＳＴ＿ＯＵＴに応答して、６４ビットの信号ＤＲ
ＡＭ＿ＤＯを８つのグループとして生じさせる。グルー
プ選択信号ＭＥＭ＿ＰＩＮＳは、マルチプレクサ４４−
０から４４−７の選択入力に与えられる。

【００６６】マルチプレクサ４４−０は、３：１のマル
チプレクサであり、ＴＳＴ＿ＯＵＴ信号をＲＡＭ１６３
−３、１６−１及び１６−２から受け取り、それらを、
選択信号ＭＥＭ＿ＰＩＮＳがそれぞれ値００、０１、１
０を有するときには、信号ＤＲＡＭ＿ＤＯのビット７：
０を出力する。マルチプレクサ４４−１は、ＴＳＴ＿Ｏ
ＵＴ信号をＲＡＭ１６−２２、１６−１０から受け取
り、それらを、選択信号ＭＥＭ＿ＰＩＮＳがそれぞれ値
００、０１を有するときには、信号ＤＲＡＭ＿ＤＯのビ
ット１５：８を出力する。

【００６７】図６は、回路３８がいかにして８ビットの
入力試験信号Ｄ＿ＴＳＴをレプリカして連結し、最大で
１３６ビットまでもち得るこの信号の連結されたもの
を、マルチプレクサ３６に与える。要素は、図３で用い
られたものと同じ参照番号によって指示され、プライム
は、図面の単純化及び明瞭化のためになされた簡略化に
起因する。

【００６８】回路３８が８ビットの信号から１３６ビッ
トの信号を生じるが、回路３８’は、８ビットの信号
を、２ビットの試験入力信号Ｄ＿ＴＳＴに応答してマル
チプレクサ３６’に与え、それにより、信号Ｄ＿ＴＳＴ
を３回レプリカし、信号Ｄ＿ＴＳＴの最大で４倍多いビ
ット数を有する信号を生じる。

【００６９】マルチプレクサ３６’は、８つの２：１マ
ルチプレクサ３６−０’から３６−７’から成る。通常
の入力信号Ｄ＿ＩＮの個々のビットは、Ｄ＿ＩＮ０から
Ｄ＿ＩＮ７として指定され、それぞれ、マルチプレクサ
３６−０’から３６−７’の入力に与えられる。信号Ｄ
＿ＴＳＴの個々のビットは、Ｄ＿ＴＳＴ０及びＤ＿ＴＳ
Ｔ１として指定される。ビットＤ＿ＴＳＴ０は、偶数番
目のマルチプレクサ３６’に与えられ、他方でＤ＿ＴＳ
Ｔ１は奇数番目のマルチプレクサ３６’の入力に与えら
れる。

【００７０】試験イネーブル信号ＴＥＳＴ＿ＥＮがロー
であるときには、通常の信号Ｄ＿ＩＮ０からＤ＿ＩＮ７
は、マルチプレクサ３６−０’から３６−７’の出力
に、ビット０から７としてスイッチングされる。試験イ
ネーブル信号ＴＥＳＴ＿ＥＮがハイであるときには、ビ
ットＤ＿ＴＳＴ０は、偶数番目のマルチプレクサ３６−
０’から３６−７’の出力にスイッチングされ、他方
で、ビットＤ＿ＴＳＴ１は、奇数番目のマルチプレクサ
３６−０’から３６−７’の出力にスイッチングされ
る。

【００７１】図７は、マルチプレクサ４２の単純化した
ものを図解しているが、これは、４２’として設計さ
れ、８つの３：１のマルチプレクサ４２−０’から４３
−７’から成る。マルチプレクサ４２が最大で１３６ビ
ットまでの入力ビット数を有することができ、８ビット
の出力を生じるが、マルチプレクサ４２’は２４ビット
の入力を有し、８ビットの出力を生じる。よって、マル
チプレクサ４２’は、シリアルに、２４ビットの入力を
マルチプレクスし、３バイトの出力を生じ、それぞれの
バイトは８ビットから成る。

【００７２】マルチプレクサ４２’への２４ビットの入
力信号Ｄ＿ＯＵＴのビットは、ＢＩＴ０からＢＩＴ２３
までの番号が付けられ、図解のように入力に与えられ
る。マルチプレクサ４２−０’から４２−７’は、ＭＥ
Ｍ＿ＣＯＤＥ（ＢＹＴＥ＿ＳＥＬ）信号によってスイッ
チングされる。この信号が００の値を有するときには、
マルチプレクサ４２−０’から４２−７’は、ビットＢ
ＩＴ０からＢＩＴ７をそれらの出力にそれぞれスイッチ
ングする。信号ＭＥＭ＿ＣＯＤＥが値０１を有するとき
には、マルチプレクサ４２−０’から４２−７’が、ビ
ットＢＩＴ８からＢＩＴ５をそれらの出力にそれぞれス
イッチングする。信号ＭＥＭ＿ＣＯＤＥは値１０を有す
るときには、マルチプレクサ４２−０’から４２−７’
は、ビットＢＩＴ１６からＢＩＴ２３を、それらの出力
にそれぞれスイッチングする。

【００７３】図解された実施例では、８ビットだけが、
任意の特定のＲＡＭ又はＲＯＭから一度に読み出され得
る。これは、ＲＡＭ１６及びＲＯＭ１８からＲＡＭ試験
制御ユニット３０へのルーティング・データを最小にす
るためのアーキテクチャの任意の制限である。８ビット
よりも幅の広いワードを有するメモリは、ＢＹＴＥ＿Ｓ
ＥＬ信号を用い、上述のように、ワードの各バイトをシ
ーケンシャルに選択する。

【００７４】本発明は、他のビット幅をリターンするア
ーキテクチャも含む。例えば、図解されている設計は、
それぞれのＲＡＭ１６及びＲＯＭ１８は１ビットだけを
リターンするように修正し得る。更に３つのＢＹＴＥ＿
ＳＥＬビットが各メモリへのルーティングには必要であ
るが、それぞれのメモリを読み出すのに８倍の時間がか
かるという、トレードオフの関係がある。しかし、８倍
多くのメモリは、非常に多数のメモリを有する設計にお
いて同時に読み出される。

【００７５】本発明の範囲から離れることなく、当業者
であれば、様々な修正が可能であることを本明細書の記
載から理解するであろう。

【図面の簡単な説明】

【図１】本発明を実現するメモリ試験装置を含むマイク
ロエレクトロニック集積回路を図解するブロック図であ
る。

【図２】本発明のメモリ試験装置を図解する概略のブロ
ック図である。

【図３】本発明のメモリ試験装置を図解するメモリ入力
／出力マルチプレクス構成を示す概略のブロック図であ
る。

【図４】本発明のメモリ試験装置のデータ制御の例を示
す図である。

【図５】本発明のメモリ試験装置の出力マルチプレクス
回路を示す回路図である。

【図６】本発明のメモリ試験装置の入力スイッチング及
び連結の回路を示す回路図である。

【図７】本発明のメモリ試験装置の出力バイト選択回路
を示す回路図である。

Claims (20)

【特許請求の範囲】
1. 【請求項１】 全体で第１のビット数を有する並列出力
   を含む複数のメモリを試験する試験装置において、 前記第１のビット数よりも小さな第２のビット数を有す
   る並列出力バスと、 前記メモリの出力を前記出力バスに選択的に接続し、そ
   れにより、前記選択された出力の全体のビット数が前記
   第２のビット数よりも大きくなるようにする出力手段
   と、 を備えることを特徴とする試験装置。
2. 【請求項２】 請求項１記載の試験装置において、 試験データを入力する入力手段と、 前記入力手段を制御して前記試験データを前記メモリに
   書き込み、前記出力手段を制御して前記試験データを前
   記メモリから読み出し、前記試験データを前記出力バス
   に与える、制御手段と、 を更に備えることを特徴とする試験装置。
3. 【請求項３】 請求項２記載の試験装置において、 前記メモリの前記出力は、前記出力手段にグループで接
   続されており、 前記出力手段は、出力の前記グループを、前記制御手段
   からのそれぞれの制御信号に応答して、前記出力バスに
   選択的に接続するように構成されていることを特徴とす
   る試験装置。
4. 【請求項４】 請求項３記載の試験装置において、前記
   出力手段は、前記メモリの前記出力に接続されたデータ
   入力を有するマルチプレクサと、前記出力バスに接続さ
   れたデータ出力と、前記制御手段に接続された選択入力
   と、を備えることを特徴とする試験装置。
5. 【請求項５】 請求項２記載の試験装置において、前記
   制御手段は、前記入力手段を制御して、前記試験データ
   を同時に並列に前記メモリに書き込むことを特徴とする
   試験装置。
6. 【請求項６】 請求項２記載の試験装置において、 前記メモリの中の１つは、第３のビット数を有する並列
   入力を含み、 前記試験データは、前記第３のビット数よりも小さな第
   ４のビット数を有し、 前記入力手段は、前記試験データをレプリカして連結し
   前記第３のビット数を有する連結された試験データを作
   成し前記連結された試験データを前記並列入力に与える
   回路を含むことを特徴とする試験装置。
7. 【請求項７】 請求項２記載の試験装置において、 各メモリは並列入力を有しており、 この試験装置は、更に、前記メモリにそれぞれ接続され
   それぞれが前記メモリの前記並列入力に接続された並列
   出力を有する複数の入力スイッチ手段と、論理データを
   受け取る並列論理入力と、前記試験データを受け取る並
   列試験入力とを備えることを特徴とする試験装置。
8. 【請求項８】 請求項２記載の試験装置において、 前記メモリの中の１つは、第３のビット数を有する並列
   出力を含み、 この試験装置は、更に、前記メモリの中の前記１つの前
   記並列出力に接続された並列入力を有する出力スイッチ
   手段と、前記出力手段に接続された前記第３のビット数
   よりも小さな第４のビット数を有する並列出力とを有
   し、 前記出力スイッチ手段は、前記メモリの中の前記１つの
   出力のグループを前記出力手段に、各グループが前記第
   ３のビット数を有するように、選択的に接続する手段を
   有し、 前記制御手段は、前記出力スイッチ手段を制御して出力
   の前記グループをシーケンシャルに前記出力手段に接続
   する手段を有することを特徴とする試験装置。
9. 【請求項９】 請求項８記載の試験装置において、出力
   の各グループは１バイトの前記試験データに対応するこ
   とを特徴とする試験装置。
10. 【請求項１０】 請求項９記載の試験装置において、前
    記出力スイッチ手段は、マルチプレクサを備えることを
    特徴とする試験装置。
11. 【請求項１１】 マイクロエレクトロニック回路におい
    て、 全体で第１のビット数を有する並列出力を含む複数のメ
    モリを備え、このメモリは、 前記第１のビット数よりも小さな第２のビット数を有す
    る並列出力バスと、前記メモリの出力を前記出力バスに
    選択的に接続し、それにより、前記選択さ れた出力の全体のビット数が前記第２のビット数よりも
    大きくなるようにする出力手段と、 を備えることを特徴とするマイクロエレクトロニック回
    路。
12. 【請求項１２】 請求項１１記載のマイクロエレクトロ
    ニック回路において、 試験データを入力する入力手段と、 前記入力手段を制御して前記試験データを前記メモリに
    書き込み、前記出力手段を制御して前記試験データを前
    記メモリから読み出し、前記試験データを前記出力バス
    に与える、制御手段と、 を更に備えることを特徴とするマイクロエレクトロニッ
    ク回路。
13. 【請求項１３】 請求項１２記載のマイクロエレクトロ
    ニック回路において、 前記メモリの前記出力は、前記出力手段にグループで接
    続されており、 前記出力手段は、出力の前記グループを、前記制御手段
    からのそれぞれの制御信号に応答して、前記出力バスに
    選択的に接続するように構成されていることを特徴とす
    るマイクロエレクトロニック回路。
14. 【請求項１４】 請求項１３記載のマイクロエレクトロ
    ニック回路において、前記出力手段は、前記メモリの前
    記出力に接続されたデータ入力を有するマルチプレクサ
    と、前記出力バスに接続されたデータ出力と、前記制御
    手段に接続された選択入力と、を備えることを特徴とす
    るマイクロエレクトロニック回路。
15. 【請求項１５】 請求項１２記載のマイクロエレクトロ
    ニック回路において、前記制御手段は、前記入力手段を
    制御して、前記試験データを同時に並列に前記メモリに
    書き込むことを特徴とするマイクロエレクトロニック回
    路。
16. 【請求項１６】 請求項１２記載のマイクロエレクトロ
    ニック回路において、 前記メモリの中の１つは、第３のビット数を有する並列
    入力を含み、 前記試験データは、前記第３のビット数よりも小さな第
    ４のビット数を有し、 前記入力手段は、前記試験データをレプリカして連結し
    前記第３のビット数を有する連結された試験データを作
    成し前記連結された試験データを前記並列入力に与える
    回路を含むことを特徴とするマイクロエレクトロニック
    回路。
17. 【請求項１７】 請求項１２記載のマイクロエレクトロ
    ニック回路において、 各メモリは並列入力を有しており、 このマイクロエレクトロニック回路は、更に、前記メモ
    リにそれぞれ接続されそれぞれが前記メモリの前記並列
    入力に接続された並列出力を有する複数の入力スイッチ
    手段と、論理データを論理回路から受け取る並列論理入
    力と、前記試験データを受け取る並列試験入力とを備え
    ることを特徴とするマイクロエレクトロニック回路。
18. 【請求項１８】 請求項１２記載のマイクロエレクトロ
    ニック回路において、 前記メモリの中の１つは、第３のビット数を有する並列
    出力を含み、 このマイクロエレクトロニック回路は、更に、前記メモ
    リの中の前記１つの前記並列出力に接続された並列入力
    を有する出力スイッチ手段と、前記出力手段に接続され
    た前記第３のビット数よりも小さな第４のビット数を有
    する並列出力とを有し、 前記出力スイッチ手段は、前記メモリの中の前記１つの
    出力のグループを前記出力手段に、各グループが前記第
    ３のビット数を有するように、選択的に接続する手段を
    有し、 前記制御手段は、前記出力スイッチ手段を制御して出力
    の前記グループをシーケンシャルに前記出力手段に接続
    する手段を有することを特徴とするマイクロエレクトロ
    ニック回路。
19. 【請求項１９】 請求項１８記載のマイクロエレクトロ
    ニック回路において、出力の各グループは１バイトの前
    記試験データに対応することを特徴とするマイクロエレ
    クトロニック回路。
20. 【請求項２０】 請求項１９記載のマイクロエレクトロ
    ニック回路において、前記出力スイッチ手段は、マルチ
    プレクサを備えることを特徴とするマイクロエレクトロ
    ニック回路。